riscv-privileged-v1.10.pdf

【实例截图】

【核心代码】

Contents
Preface i
1 Introduction 1
1.1 RISC-V Hardware Platform Terminology . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 RISC-V Privileged Software Stack Terminology . . . . . . . . . . . . . . . . . . . . . 2
1.3 Privilege Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.4 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
2 Control and Status Registers (CSRs) 7
2.1 CSR Address Mapping Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 CSR Listing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3 CSR Field Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
3 Machine-Level ISA, version 1.10 15
3.1 Machine-Level CSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.1 Machine ISA Register misa . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.2 Machine Vendor ID Register mvendorid . . . . . . . . . . . . . . . . . . . . . 18
3.1.3 Machine Architecture ID Register marchid . . . . . . . . . . . . . . . . . . . 18
3.1.4 Machine Implementation ID Register mimpid . . . . . . . . . . . . . . . . . . 19
3.1.5 Hart ID Register mhartid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3.1.6 Machine Status Register (mstatus) . . . . . . . . . . . . . . . . . . . . . . . . 19
3.1.7 Privilege and Global Interrupt-Enable Stack in mstatus register . . . . . . . 20
v
vi Volume II: RISC-V Privileged Architectures V1.10
3.1.8 Base ISA Control in mstatus Register . . . . . . . . . . . . . . . . . . . . . . 21
3.1.9 Memory Privilege in mstatus Register . . . . . . . . . . . . . . . . . . . . . . 22
3.1.10 Virtualization Support in mstatus Register . . . . . . . . . . . . . . . . . . . 22
3.1.11 Extension Context Status in mstatus Register . . . . . . . . . . . . . . . . . 23
3.1.12 Machine Trap-Vector Base-Address Register (mtvec) . . . . . . . . . . . . . . 26
3.1.13 Machine Trap Delegation Registers (medeleg and mideleg) . . . . . . . . . . 27
3.1.14 Machine Interrupt Registers (mip and mie) . . . . . . . . . . . . . . . . . . . 28
3.1.15 Machine Timer Registers (mtime and mtimecmp) . . . . . . . . . . . . . . . . 30
3.1.16 Hardware Performance Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.1.17 Counter-Enable Registers ([m|h|s]counteren) . . . . . . . . . . . . . . . . . 32
3.1.18 Machine Scratch Register (mscratch) . . . . . . . . . . . . . . . . . . . . . . 33
3.1.19 Machine Exception Program Counter (mepc) . . . . . . . . . . . . . . . . . . 34
3.1.20 Machine Cause Register (mcause) . . . . . . . . . . . . . . . . . . . . . . . . 34
3.1.21 Machine Trap Value (mtval) Register . . . . . . . . . . . . . . . . . . . . . . 35
3.2 Machine-Mode Privileged Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.2.1 Environment Call and Breakpoint . . . . . . . . . . . . . . . . . . . . . . . . 37
3.2.2 Trap-Return Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.2.3 Wait for Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.3 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.4 Non-Maskable Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.5 Physical Memory Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.5.1 Main Memory versus I/O versus Empty Regions . . . . . . . . . . . . . . . . 41
3.5.2 Supported Access Type PMAs . . . . . . . . . . . . . . . . . . . . . . . . . . 41
3.5.3 Atomicity PMAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
3.5.4 Memory-Ordering PMAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.5.5 Coherence and Cacheability PMAs . . . . . . . . . . . . . . . . . . . . . . . . 43
3.5.6 Idempotency PMAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.6 Physical Memory Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Volume II: RISC-V Privileged Architectures V1.10 vii
3.6.1 Physical Memory Protection CSRs . . . . . . . . . . . . . . . . . . . . . . . . 45
4 Supervisor-Level ISA, Version 1.10 49
4.1 Supervisor CSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
4.1.1 Supervisor Status Register (sstatus) . . . . . . . . . . . . . . . . . . . . . . 49
4.1.2 Base ISA Control in sstatus Register . . . . . . . . . . . . . . . . . . . . . . 50
4.1.3 Memory Privilege in sstatus Register . . . . . . . . . . . . . . . . . . . . . . 51
4.1.4 Supervisor Trap Vector Base Address Register (stvec) . . . . . . . . . . . . . 51
4.1.5 Supervisor Interrupt Registers (sip and sie) . . . . . . . . . . . . . . . . . . 52
4.1.6 Supervisor Timers and Performance Counters . . . . . . . . . . . . . . . . . . 53
4.1.7 Counter-Enable Register (scounteren) . . . . . . . . . . . . . . . . . . . . . 53
4.1.8 Supervisor Scratch Register (sscratch) . . . . . . . . . . . . . . . . . . . . . 54
4.1.9 Supervisor Exception Program Counter (sepc) . . . . . . . . . . . . . . . . . 54
4.1.10 Supervisor Cause Register (scause) . . . . . . . . . . . . . . . . . . . . . . . 54
4.1.11 Supervisor Trap Value (stval) Register . . . . . . . . . . . . . . . . . . . . . 55
4.1.12 Supervisor Address Translation and Protection (satp) Register . . . . . . . . 56
4.2 Supervisor Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.2.1 Supervisor Memory-Management Fence Instruction . . . . . . . . . . . . . . . 58
4.3 Sv32: Page-Based 32-bit Virtual-Memory Systems . . . . . . . . . . . . . . . . . . . 59
4.3.1 Addressing and Memory Protection . . . . . . . . . . . . . . . . . . . . . . . 59
4.3.2 Virtual Address Translation Process . . . . . . . . . . . . . . . . . . . . . . . 62
4.4 Sv39: Page-Based 39-bit Virtual-Memory System . . . . . . . . . . . . . . . . . . . . 62
4.4.1 Addressing and Memory Protection . . . . . . . . . . . . . . . . . . . . . . . 63
4.5 Sv48: Page-Based 48-bit Virtual-Memory System . . . . . . . . . . . . . . . . . . . . 63
4.5.1 Addressing and Memory Protection . . . . . . . . . . . . . . . . . . . . . . . 64
5 Hypervisor Extensions, Version 0.0 65
6 RISC-V Privileged Instruction Set Listings 67
viii Volume II: RISC-V Privileged Architectures V1.10
7 Platform-Level Interrupt Controller (PLIC) 69
7.1 PLIC Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
7.2 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
7.2.1 Local Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
7.2.2 Global Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
7.3 Interrupt Targets and Hart Contexts . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
7.4 Interrupt Gateways . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
7.5 Interrupt Identifiers (IDs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
7.6 Interrupt Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
7.7 Interrupt Enables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
7.8 Interrupt Priority Thresholds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
7.9 Interrupt Notifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
7.10 Interrupt Claims . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
7.11 Interrupt Completion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
7.12 Interrupt Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
7.13 PLIC Core Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
7.14 Controlling Access to the PLIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
8 Machine Configuration Description 77
8.1 Configuration String Search Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . 77
9 History 79
9.1 Research Funding at UC Berkeley . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79