The RISC-V Instruction Set Manual Volume I: User-Level ISA Document Version 2.2

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【核心代码】

Contents
Preface i
1 Introduction 1
1.1 RISC-V ISA Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.2 Instruction Length Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.3 Exceptions, Traps, and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2 RV32I Base Integer Instruction Set, Version 2.0 9
2.1 Programmers’ Model for Base Integer Subset . . . . . . . . . . . . . . . . . . . . . . 9
2.2 Base Instruction Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3 Immediate Encoding Variants . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.4 Integer Computational Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5 Control Transfer Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.6 Load and Store Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.7 Memory Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.8 Control and Status Register Instructions . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.9 Environment Call and Breakpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3 RV32E Base Integer Instruction Set, Version 1.9 27
3.1 RV32E Programmers’ Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.2 RV32E Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.3 RV32E Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
v
vi Volume I: RISC-V User-Level ISA V2.2
4 RV64I Base Integer Instruction Set, Version 2.0 29
4.1 Register State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.2 Integer Computational Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.3 Load and Store Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.4 System Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
5 RV128I Base Integer Instruction Set, Version 1.7 33
6 “M” Standard Extension for Integer Multiplication and Division, Version 2.0 35
6.1 Multiplication Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
6.2 Division Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
7 “A” Standard Extension for Atomic Instructions, Version 2.0 39
7.1 Specifying Ordering of Atomic Instructions . . . . . . . . . . . . . . . . . . . . . . . 39
7.2 Load-Reserved/Store-Conditional Instructions . . . . . . . . . . . . . . . . . . . . . . 40
7.3 Atomic Memory Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
8 “F” Standard Extension for Single-Precision Floating-Point, Version 2.0 45
8.1 F Register State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
8.2 Floating-Point Control and Status Register . . . . . . . . . . . . . . . . . . . . . . . 47
8.3 NaN Generation and Propagation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
8.4 Subnormal Arithmetic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
8.5 Single-Precision Load and Store Instructions . . . . . . . . . . . . . . . . . . . . . . . 49
8.6 Single-Precision Floating-Point Computational Instructions . . . . . . . . . . . . . . 49
8.7 Single-Precision Floating-Point Conversion and Move Instructions . . . . . . . . . . 51
8.8 Single-Precision Floating-Point Compare Instructions . . . . . . . . . . . . . . . . . . 52
8.9 Single-Precision Floating-Point Classify Instruction . . . . . . . . . . . . . . . . . . . 53
9 “D” Standard Extension for Double-Precision Floating-Point, Version 2.0 55
9.1 D Register State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Volume I: RISC-V User-Level ISA V2.2 vii
9.2 NaN Boxing of Narrower Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
9.3 Double-Precision Load and Store Instructions . . . . . . . . . . . . . . . . . . . . . . 56
9.4 Double-Precision Floating-Point Computational Instructions . . . . . . . . . . . . . . 57
9.5 Double-Precision Floating-Point Conversion and Move Instructions . . . . . . . . . . 57
9.6 Double-Precision Floating-Point Compare Instructions . . . . . . . . . . . . . . . . . 59
9.7 Double-Precision Floating-Point Classify Instruction . . . . . . . . . . . . . . . . . . 59
10 “Q” Standard Extension for Quad-Precision Floating-Point, Version 2.0 61
10.1 Quad-Precision Load and Store Instructions . . . . . . . . . . . . . . . . . . . . . . . 61
10.2 Quad-Precision Computational Instructions . . . . . . . . . . . . . . . . . . . . . . . 62
10.3 Quad-Precision Convert and Move Instructions . . . . . . . . . . . . . . . . . . . . . 62
10.4 Quad-Precision Floating-Point Compare Instructions . . . . . . . . . . . . . . . . . . 63
10.5 Quad-Precision Floating-Point Classify Instruction . . . . . . . . . . . . . . . . . . . 63
11 “L” Standard Extension for Decimal Floating-Point, Version 0.0 65
11.1 Decimal Floating-Point Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
12 “C” Standard Extension for Compressed Instructions, Version 2.0 67
12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
12.2 Compressed Instruction Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
12.3 Load and Store Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
12.4 Control Transfer Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
12.5 Integer Computational Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
12.6 Usage of C Instructions in LR/SC Sequences . . . . . . . . . . . . . . . . . . . . . . 80
12.7 RVC Instruction Set Listings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
13 “B” Standard Extension for Bit Manipulation, Version 0.0 85
14 “J” Standard Extension for Dynamically Translated Languages, Version 0.0 87
15 “T” Standard Extension for Transactional Memory, Version 0.0 89
viii Volume I: RISC-V User-Level ISA V2.2
16 “P” Standard Extension for Packed-SIMD Instructions, Version 0.1 91
17 “V” Standard Extension for Vector Operations, Version 0.2 93
17.1 Vector Unit State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
17.2 Element Datatypes and Width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
17.3 Vector Configuration Registers (vcmaxw, vctype, vcp) . . . . . . . . . . . . . . . . . 95
17.4 Vector Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
17.5 Rapid Configuration Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
18 “N” Standard Extension for User-Level Interrupts, Version 1.1 101
18.1 Additional CSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
18.2 User Status Register (ustatus) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
18.3 Other CSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
18.4 N Extension Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
18.5 Reducing Context-Swap Overhead . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
19 RV32/64G Instruction Set Listings 103
20 RISC-V Assembly Programmer’s Handbook 109
21 Extending RISC-V 113
21.1 Extension Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
21.2 RISC-V Extension Design Philosophy . . . . . . . . . . . . . . . . . . . . . . . . . . 116
21.3 Extensions within fixed-width 32-bit instruction format . . . . . . . . . . . . . . . . 116
21.4 Adding aligned 64-bit instruction extensions . . . . . . . . . . . . . . . . . . . . . . . 118
21.5 Supporting VLIW encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
22 ISA Subset Naming Conventions 121
22.1 Case Sensitivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
22.2 Base Integer ISA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
22.3 Instruction Extensions Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Volume I: RISC-V User-Level ISA V2.2 ix
22.4 Version Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
22.5 Non-Standard Extension Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
22.6 Supervisor-level Instruction Subsets . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
22.7 Supervisor-level Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
22.8 Subset Naming Convention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
23 History and Acknowledgments 125
23.1 History from Revision 1.0 of ISA manual . . . . . . . . . . . . . . . . . . . . . . . . . 125
23.2 History from Revision 2.0 of ISA manual . . . . . . . . . . . . . . . . . . . . . . . . . 126
23.3 History for Revision 2.1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
23.4 History for Revision 2.2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
23.5 Funding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
x Volume I: RISC-V User-Level ISA V2.2
Chapter 1