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FPGA千兆以太网UDP协议实现

一般编程问题

下载此实例
  • 开发语言:Others
  • 实例大小:18.71M
  • 下载次数:15
  • 浏览次数:74
  • 发布时间:2023-02-06
  • 实例类别:一般编程问题
  • 发 布 人:lanxifan531
  • 文件格式:.rar
  • 所需积分:1
 相关标签: FPGA UDP 以太网 实现 DP

实例介绍

【实例简介】FPGA千兆以太网UDP协议实现

verilog实现千兆以太网的UDP协议实现

【实例截图】

【核心代码】

.
├── FPGA千兆以太网UDP协议实现_eth_udp_loop.rar
└── eth_udp_loop
    ├── eth_udp_loop.cache
    │   ├── compile_simlib
    │   │   ├── activehdl
    │   │   ├── ies
    │   │   ├── modelsim
    │   │   ├── questa
    │   │   ├── riviera
    │   │   ├── vcs
    │   │   └── xcelium
    │   ├── ip
    │   │   └── 2019.2
    │   │       ├── 0a0dd92a4666dc5d
    │   │       │   ├── 0a0dd92a4666dc5d.xci
    │   │       │   ├── sync_fifo_2048x32b.dcp
    │   │       │   ├── sync_fifo_2048x32b_sim_netlist.v
    │   │       │   ├── sync_fifo_2048x32b_sim_netlist.vhdl
    │   │       │   ├── sync_fifo_2048x32b_stub.v
    │   │       │   └── sync_fifo_2048x32b_stub.vhdl
    │   │       └── cc872d33149c84f7
    │   │           ├── cc872d33149c84f7.xci
    │   │           ├── clk_wiz.dcp
    │   │           ├── clk_wiz_sim_netlist.v
    │   │           ├── clk_wiz_sim_netlist.vhdl
    │   │           ├── clk_wiz_stub.v
    │   │           └── clk_wiz_stub.vhdl
    │   └── wt
    │       ├── gui_handlers.wdf
    │       ├── java_command_handlers.wdf
    │       ├── project.wpc
    │       ├── synthesis.wdf
    │       ├── synthesis_details.wdf
    │       └── webtalk_pa.xml
    ├── eth_udp_loop.hw
    │   ├── eth_udp_loop.lpr
    │   └── hw_1
    │       ├── hw.xml
    │       └── wave
    ├── eth_udp_loop.ip_user_files
    │   ├── README.txt
    │   ├── ip
    │   │   ├── clk_wiz
    │   │   │   ├── clk_wiz.veo
    │   │   │   ├── clk_wiz_stub.v
    │   │   │   └── clk_wiz_stub.vhdl
    │   │   ├── ila_0
    │   │   │   ├── ila_0.veo
    │   │   │   ├── ila_0_stub.v
    │   │   │   └── ila_0_stub.vhdl
    │   │   └── sync_fifo_2048x32b
    │   │       ├── sync_fifo_2048x32b.veo
    │   │       ├── sync_fifo_2048x32b.vho
    │   │       ├── sync_fifo_2048x32b_stub.v
    │   │       └── sync_fifo_2048x32b_stub.vhdl
    │   ├── ipstatic
    │   │   ├── hdl
    │   │   │   ├── fifo_generator_v13_2_rfs.v
    │   │   │   └── fifo_generator_v13_2_rfs.vhd
    │   │   └── simulation
    │   │       └── fifo_generator_vlog_beh.v
    │   └── sim_scripts
    │       └── ila_0
    │           ├── README.txt
    │           ├── activehdl
    │           │   ├── README.txt
    │           │   ├── compile.do
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   ├── ila_0.udo
    │           │   ├── simulate.do
    │           │   └── wave.do
    │           ├── ies
    │           │   ├── README.txt
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   └── run.f
    │           ├── modelsim
    │           │   ├── README.txt
    │           │   ├── compile.do
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   ├── ila_0.udo
    │           │   ├── simulate.do
    │           │   └── wave.do
    │           ├── questa
    │           │   ├── README.txt
    │           │   ├── compile.do
    │           │   ├── elaborate.do
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   ├── ila_0.udo
    │           │   ├── simulate.do
    │           │   └── wave.do
    │           ├── riviera
    │           │   ├── README.txt
    │           │   ├── compile.do
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   ├── ila_0.udo
    │           │   ├── simulate.do
    │           │   └── wave.do
    │           ├── vcs
    │           │   ├── README.txt
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   └── simulate.do
    │           ├── xcelium
    │           │   ├── README.txt
    │           │   ├── file_info.txt
    │           │   ├── glbl.v
    │           │   ├── ila_0.sh
    │           │   └── run.f
    │           └── xsim
    │               ├── README.txt
    │               ├── cmd.tcl
    │               ├── elab.opt
    │               ├── file_info.txt
    │               ├── glbl.v
    │               ├── ila_0.sh
    │               ├── vlog.prj
    │               └── xsim.ini
    ├── eth_udp_loop.runs
    │   ├── clk_wiz_synth_1
    │   │   ├── ISEWrap.js
    │   │   ├── ISEWrap.sh
    │   │   ├── __synthesis_is_complete__
    │   │   ├── clk_wiz.dcp
    │   │   ├── clk_wiz.tcl
    │   │   ├── clk_wiz.vds
    │   │   ├── clk_wiz_utilization_synth.pb
    │   │   ├── clk_wiz_utilization_synth.rpt
    │   │   ├── dont_touch.xdc
    │   │   ├── gen_run.xml
    │   │   ├── htr.txt
    │   │   ├── rundef.js
    │   │   ├── runme.bat
    │   │   ├── runme.log
    │   │   ├── runme.sh
    │   │   ├── vivado.jou
    │   │   └── vivado.pb
    │   ├── impl_2
    │   │   ├── ISEWrap.js
    │   │   ├── ISEWrap.sh
    │   │   ├── eth_udp_loop.bit
    │   │   ├── eth_udp_loop.tcl
    │   │   ├── eth_udp_loop.vdi
    │   │   ├── eth_udp_loop_bus_skew_routed.pb
    │   │   ├── eth_udp_loop_bus_skew_routed.rpt
    │   │   ├── eth_udp_loop_bus_skew_routed.rpx
    │   │   ├── eth_udp_loop_clock_utilization_routed.rpt
    │   │   ├── eth_udp_loop_control_sets_placed.rpt
    │   │   ├── eth_udp_loop_drc_opted.pb
    │   │   ├── eth_udp_loop_drc_opted.rpt
    │   │   ├── eth_udp_loop_drc_opted.rpx
    │   │   ├── eth_udp_loop_drc_routed.pb
    │   │   ├── eth_udp_loop_drc_routed.rpt
    │   │   ├── eth_udp_loop_drc_routed.rpx
    │   │   ├── eth_udp_loop_io_placed.rpt
    │   │   ├── eth_udp_loop_methodology_drc_routed.pb
    │   │   ├── eth_udp_loop_methodology_drc_routed.rpt
    │   │   ├── eth_udp_loop_methodology_drc_routed.rpx
    │   │   ├── eth_udp_loop_opt.dcp
    │   │   ├── eth_udp_loop_physopt.dcp
    │   │   ├── eth_udp_loop_placed.dcp
    │   │   ├── eth_udp_loop_power_routed.rpt
    │   │   ├── eth_udp_loop_power_routed.rpx
    │   │   ├── eth_udp_loop_power_summary_routed.pb
    │   │   ├── eth_udp_loop_route_status.pb
    │   │   ├── eth_udp_loop_route_status.rpt
    │   │   ├── eth_udp_loop_routed.dcp
    │   │   ├── eth_udp_loop_timing_summary_routed.pb
    │   │   ├── eth_udp_loop_timing_summary_routed.rpt
    │   │   ├── eth_udp_loop_timing_summary_routed.rpx
    │   │   ├── eth_udp_loop_utilization_placed.pb
    │   │   ├── eth_udp_loop_utilization_placed.rpt
    │   │   ├── gen_run.xml
    │   │   ├── htr.txt
    │   │   ├── init_design.pb
    │   │   ├── opt_design.pb
    │   │   ├── phys_opt_design.pb
    │   │   ├── place_design.pb
    │   │   ├── project.wdf
    │   │   ├── route_design.pb
    │   │   ├── rundef.js
    │   │   ├── runme.bat
    │   │   ├── runme.log
    │   │   ├── runme.sh
    │   │   ├── usage_statistics_webtalk.html
    │   │   ├── usage_statistics_webtalk.xml
    │   │   ├── vivado.jou
    │   │   ├── vivado.pb
    │   │   └── write_bitstream.pb
    │   ├── sync_fifo_2048x32b_synth_1
    │   │   ├── ISEWrap.js
    │   │   ├── ISEWrap.sh
    │   │   ├── __synthesis_is_complete__
    │   │   ├── dont_touch.xdc
    │   │   ├── gen_run.xml
    │   │   ├── htr.txt
    │   │   ├── rundef.js
    │   │   ├── runme.bat
    │   │   ├── runme.log
    │   │   ├── runme.sh
    │   │   ├── sync_fifo_2048x32b.dcp
    │   │   ├── sync_fifo_2048x32b.tcl
    │   │   ├── sync_fifo_2048x32b.vds
    │   │   ├── sync_fifo_2048x32b_utilization_synth.pb
    │   │   ├── sync_fifo_2048x32b_utilization_synth.rpt
    │   │   ├── vivado.jou
    │   │   └── vivado.pb
    │   └── synth_1
    │       ├── ISEWrap.js
    │       ├── ISEWrap.sh
    │       ├── __synthesis_is_complete__
    │       ├── eth_udp_loop.dcp
    │       ├── eth_udp_loop.tcl
    │       ├── eth_udp_loop.vds
    │       ├── eth_udp_loop_utilization_synth.pb
    │       ├── eth_udp_loop_utilization_synth.rpt
    │       ├── gen_run.xml
    │       ├── htr.txt
    │       ├── rundef.js
    │       ├── runme.bat
    │       ├── runme.log
    │       ├── runme.sh
    │       ├── vivado.jou
    │       └── vivado.pb
    ├── eth_udp_loop.sim
    ├── eth_udp_loop.srcs
    │   ├── constrs_1
    │   │   └── new
    │   │       └── eth_udp_loop.xdc
    │   └── sources_1
    │       ├── ip
    │       │   ├── clk_wiz
    │       │   │   ├── clk_wiz.dcp
    │       │   │   ├── clk_wiz.v
    │       │   │   ├── clk_wiz.veo
    │       │   │   ├── clk_wiz.xci
    │       │   │   ├── clk_wiz.xdc
    │       │   │   ├── clk_wiz.xml
    │       │   │   ├── clk_wiz_board.xdc
    │       │   │   ├── clk_wiz_clk_wiz.v
    │       │   │   ├── clk_wiz_ooc.xdc
    │       │   │   ├── clk_wiz_sim_netlist.v
    │       │   │   ├── clk_wiz_sim_netlist.vhdl
    │       │   │   ├── clk_wiz_stub.v
    │       │   │   ├── clk_wiz_stub.vhdl
    │       │   │   ├── mmcm_pll_drp_func_7s_mmcm.vh
    │       │   │   ├── mmcm_pll_drp_func_7s_pll.vh
    │       │   │   ├── mmcm_pll_drp_func_us_mmcm.vh
    │       │   │   ├── mmcm_pll_drp_func_us_pll.vh
    │       │   │   ├── mmcm_pll_drp_func_us_plus_mmcm.vh
    │       │   │   └── mmcm_pll_drp_func_us_plus_pll.vh
    │       │   └── sync_fifo_2048x32b
    │       │       ├── hdl
    │       │       │   ├── blk_mem_gen_v8_4_vhsyn_rfs.vhd
    │       │       │   └── fifo_generator_v13_2_vhsyn_rfs.vhd
    │       │       ├── sync_fifo_2048x32b.dcp
    │       │       ├── sync_fifo_2048x32b.veo
    │       │       ├── sync_fifo_2048x32b.vho
    │       │       ├── sync_fifo_2048x32b.xci
    │       │       ├── sync_fifo_2048x32b.xdc
    │       │       ├── sync_fifo_2048x32b.xml
    │       │       ├── sync_fifo_2048x32b_ooc.xdc
    │       │       ├── sync_fifo_2048x32b_sim_netlist.v
    │       │       ├── sync_fifo_2048x32b_sim_netlist.vhdl
    │       │       ├── sync_fifo_2048x32b_stub.v
    │       │       ├── sync_fifo_2048x32b_stub.vhdl
    │       │       └── synth
    │       │           └── sync_fifo_2048x32b.vhd
    │       └── new
    │           ├── arp
    │           │   ├── arp.v
    │           │   ├── arp_rx.v
    │           │   ├── arp_tx.v
    │           │   └── crc32_d8.v
    │           ├── eth_ctrl.v
    │           ├── eth_udp_loop.v
    │           ├── gmii_to_rgmii
    │           │   ├── gmii_to_rgmii.v
    │           │   ├── rgmii_rx.v
    │           │   └── rgmii_tx.v
    │           └── udp
    │               ├── udp.v
    │               ├── udp_rx.v
    │               └── udp_tx.v
    ├── eth_udp_loop.xpr
    └── sim
        └── tb
            └── tb_udp.v

57 directories, 241 files


标签: FPGA UDP 以太网 实现 DP

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