实例介绍
【实例简介】Xilinx FPGA基于Verilog语言实现串口回传
使用Xilinx的FPGA实现串口收发功能，FPGA收到上位机的数据并原数据返回给上位机。
【实例截图】
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├── 9_uart_loopback_top
│ ├── uart_loopback_top.cache
│ │ ├── compile_simlib
│ │ │ ├── activehdl
│ │ │ ├── ies
│ │ │ ├── modelsim
│ │ │ ├── modelsim_20210730_135401
│ │ │ ├── questa
│ │ │ ├── riviera
│ │ │ ├── vcs
│ │ │ └── xcelium
│ │ ├── ip
│ │ │ └── 2018.3
│ │ │ ├── 899641a833d8fb07
│ │ │ │ ├── 899641a833d8fb07.xci
│ │ │ │ ├── u_ila_0.dcp
│ │ │ │ ├── u_ila_0_sim_netlist.v
│ │ │ │ ├── u_ila_0_sim_netlist.vhdl
│ │ │ │ ├── u_ila_0_stub.v
│ │ │ │ └── u_ila_0_stub.vhdl
│ │ │ └── b5b762810d755dc6
│ │ │ ├── b5b762810d755dc6.xci
│ │ │ ├── dbg_hub.dcp
│ │ │ ├── dbg_hub_sim_netlist.v
│ │ │ ├── dbg_hub_sim_netlist.vhdl
│ │ │ ├── dbg_hub_stub.v
│ │ │ └── dbg_hub_stub.vhdl
│ │ └── wt
│ │ ├── gui_handlers.wdf
│ │ ├── java_command_handlers.wdf
│ │ ├── project.wpc
│ │ ├── synthesis.wdf
│ │ ├── synthesis_details.wdf
│ │ └── webtalk_pa.xml
│ ├── uart_loopback_top.hw
│ │ ├── backup
│ │ │ └── hw_ila_data_1.ila
│ │ ├── hw_1
│ │ │ ├── hw.xml
│ │ │ ├── layout
│ │ │ │ └── hw_ila_1.layout
│ │ │ └── wave
│ │ │ └── hw_ila_data_1
│ │ │ ├── hw_ila_data_1.wcfg
│ │ │ └── hw_ila_data_1.wdb
│ │ └── uart_loopback_top.lpr
│ ├── uart_loopback_top.ip_user_files
│ ├── uart_loopback_top.runs
│ │ ├── impl_1
│ │ │ ├── ISEWrap.js
│ │ │ ├── ISEWrap.sh
│ │ │ ├── debug_nets.ltx
│ │ │ ├── gen_run.xml
│ │ │ ├── htr.txt
│ │ │ ├── init_design.pb
│ │ │ ├── opt_design.pb
│ │ │ ├── place_design.pb
│ │ │ ├── project.wdf
│ │ │ ├── route_design.pb
│ │ │ ├── rundef.js
│ │ │ ├── runme.bat
│ │ │ ├── runme.log
│ │ │ ├── runme.sh
│ │ │ ├── uart_loopback_top.bit
│ │ │ ├── uart_loopback_top.dcp
│ │ │ ├── uart_loopback_top.ltx
│ │ │ ├── uart_loopback_top.tcl
│ │ │ ├── uart_loopback_top.vdi
│ │ │ ├── uart_loopback_top_bus_skew_routed.pb
│ │ │ ├── uart_loopback_top_bus_skew_routed.rpt
│ │ │ ├── uart_loopback_top_bus_skew_routed.rpx
│ │ │ ├── uart_loopback_top_clock_utilization_routed.rpt
│ │ │ ├── uart_loopback_top_control_sets_placed.rpt
│ │ │ ├── uart_loopback_top_drc_opted.pb
│ │ │ ├── uart_loopback_top_drc_opted.rpt
│ │ │ ├── uart_loopback_top_drc_opted.rpx
│ │ │ ├── uart_loopback_top_drc_routed.pb
│ │ │ ├── uart_loopback_top_drc_routed.rpt
│ │ │ ├── uart_loopback_top_drc_routed.rpx
│ │ │ ├── uart_loopback_top_io_placed.rpt
│ │ │ ├── uart_loopback_top_methodology_drc_routed.pb
│ │ │ ├── uart_loopback_top_methodology_drc_routed.rpt
│ │ │ ├── uart_loopback_top_methodology_drc_routed.rpx
│ │ │ ├── uart_loopback_top_opt.dcp
│ │ │ ├── uart_loopback_top_placed.dcp
│ │ │ ├── uart_loopback_top_power_routed.rpt
│ │ │ ├── uart_loopback_top_power_routed.rpx
│ │ │ ├── uart_loopback_top_power_summary_routed.pb
│ │ │ ├── uart_loopback_top_route_status.pb
│ │ │ ├── uart_loopback_top_route_status.rpt
│ │ │ ├── uart_loopback_top_routed.dcp
│ │ │ ├── uart_loopback_top_timing_summary_routed.pb
│ │ │ ├── uart_loopback_top_timing_summary_routed.rpt
│ │ │ ├── uart_loopback_top_timing_summary_routed.rpx
│ │ │ ├── uart_loopback_top_utilization_placed.pb
│ │ │ ├── uart_loopback_top_utilization_placed.rpt
│ │ │ ├── usage_statistics_webtalk.html
│ │ │ ├── usage_statistics_webtalk.xml
│ │ │ ├── vivado.jou
│ │ │ ├── vivado.pb
│ │ │ ├── vivado_11360.backup.jou
│ │ │ └── write_bitstream.pb
│ │ └── synth_1
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── __synthesis_is_complete__
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.log
│ │ ├── runme.sh
│ │ ├── uart_loopback_top.dcp
│ │ ├── uart_loopback_top.tcl
│ │ ├── uart_loopback_top.vds
│ │ ├── uart_loopback_top_utilization_synth.pb
│ │ ├── uart_loopback_top_utilization_synth.rpt
│ │ ├── vivado.jou
│ │ └── vivado.pb
│ ├── uart_loopback_top.sim
│ ├── uart_loopback_top.srcs
│ │ ├── constrs_1
│ │ │ └── new
│ │ │ └── Navigator.xdc
│ │ └── sources_1
│ │ └── new
│ │ ├── uart_loop.v
│ │ ├── uart_loopback_top.v
│ │ ├── uart_recv.v
│ │ └── uart_send.v
│ ├── uart_loopback_top.xpr
│ └── 说明.txt
└── Xilinx FPGA基于Verilog语言实现串口回传_9_uart_loopback_top.rar
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