基于ANSYS的信号和电源完整性设计与分析配套资料

【实例简介】基于ANSYS的信号和电源完整性设计与分析配套资料

【实例截图】

【核心代码】
.
├── ansys工程文件
│   ├── 2_Project
│   │   ├── Ansoft
│   │   │   ├── P3.adsn
│   │   │   ├── P3.adsnresults
│   │   │   │   ├── 4F9F1456145828984419.gif
│   │   │   │   ├── 526A1456145829006321.gif
│   │   │   │   ├── 52C21456145829009023.gif
│   │   │   │   ├── C91456145828366418.gif
│   │   │   │   ├── Circuit1.asol
│   │   │   │   ├── ManagedFiles_Design0.asol
│   │   │   │   └── mf_0
│   │   │   ├── P3.aedb
│   │   │   │   ├── footprint.def
│   │   │   │   ├── footprint0
│   │   │   │   ├── footprint1
│   │   │   │   ├── footprint2
│   │   │   │   ├── footprint3
│   │   │   │   ├── footprint4
│   │   │   │   ├── footprint5
│   │   │   │   ├── footprint6
│   │   │   │   ├── layout.def
│   │   │   │   ├── layout0
│   │   │   │   ├── lock
│   │   │   │   ├── padstack
│   │   │   │   └── padstack.def
│   │   │   ├── PersonalLib
│   │   │   ├── wxmhdmi.adsn
│   │   │   ├── wxmhdmi.adsnresults
│   │   │   │   ├── Circuit1
│   │   │   │   ├── Circuit1.asol
│   │   │   │   ├── ManagedFiles_Design0.asol
│   │   │   │   ├── ManagedFiles_Design2.asol
│   │   │   │   ├── ManagedFiles_Design3.asol
│   │   │   │   ├── ManagedFiles_Design4.asol
│   │   │   │   ├── ManagedFiles_Design5.asol
│   │   │   │   ├── ManagedFiles_Design6.asol
│   │   │   │   ├── ManagedFiles_Design7.asol
│   │   │   │   ├── mf_0
│   │   │   │   └── sss_8e2febe39f22e7e212b8a3bf6fa43b98_12.sss
│   │   │   ├── wxmhdmi.aedb
│   │   │   │   ├── footprint.def
│   │   │   │   ├── footprint0
│   │   │   │   ├── footprint1
│   │   │   │   ├── footprint10
│   │   │   │   ├── footprint11
│   │   │   │   ├── footprint12
│   │   │   │   ├── footprint13
│   │   │   │   ├── footprint14
│   │   │   │   ├── footprint15
│   │   │   │   ├── footprint16
│   │   │   │   ├── footprint17
│   │   │   │   ├── footprint18
│   │   │   │   ├── footprint2
│   │   │   │   ├── footprint3
│   │   │   │   ├── footprint4
│   │   │   │   ├── footprint5
│   │   │   │   ├── footprint6
│   │   │   │   ├── footprint7
│   │   │   │   ├── footprint8
│   │   │   │   ├── footprint9
│   │   │   │   ├── layout.def
│   │   │   │   ├── layout0
│   │   │   │   ├── lock
│   │   │   │   ├── padstack
│   │   │   │   └── padstack.def
│   │   │   └── wxmhdmi_1.aedb
│   │   │       ├── footprint.def
│   │   │       ├── footprint0
│   │   │       ├── footprint1
│   │   │       ├── footprint11
│   │   │       ├── footprint12
│   │   │       ├── footprint15
│   │   │       ├── footprint19
│   │   │       ├── footprint20
│   │   │       ├── footprint21
│   │   │       ├── footprint22
│   │   │       ├── footprint23
│   │   │       ├── footprint24
│   │   │       ├── footprint25
│   │   │       ├── footprint26
│   │   │       ├── footprint27
│   │   │       ├── footprint28
│   │   │       ├── footprint3
│   │   │       ├── footprint4
│   │   │       ├── footprint5
│   │   │       ├── footprint9
│   │   │       ├── layout.def
│   │   │       ├── layout0
│   │   │       ├── lock
│   │   │       ├── padstack
│   │   │       └── padstack.def
│   │   ├── HDMI_designkit
│   │   │   ├── HyperLynx.xml
│   │   │   ├── Molex_HDMI_cable_4port.pls
│   │   │   ├── Molex_HDMI_cable_4port.s4p
│   │   │   ├── Molex_HDMI_cable_8port.s8p
│   │   │   ├── S8p model 1m HDMI 887689800.pdf
│   │   │   ├── TMDS_stimulus.bit
│   │   │   ├── Untitled.ffs
│   │   │   ├── User.mask
│   │   │   ├── coS.log
│   │   │   ├── ep4sgx230kf40_f1517.ibs
│   │   │   ├── models.ini
│   │   │   ├── pci_express.ibs
│   │   │   ├── test.dcs
│   │   │   ├── test.ffs
│   │   │   ├── test.pjh
│   │   │   ├── test_cable_TMDS341_trial.ffs
│   │   │   ├── test_cable_TMDS341_trial.pjh
│   │   │   ├── test_coupling.pjh
│   │   │   ├── test_for_inter_pair_skew.ffs
│   │   │   ├── test_for_inter_pair_skew.pjh
│   │   │   ├── test_for_intra_pair_skew.ffs
│   │   │   ├── test_for_intra_pair_skew.pjh
│   │   │   └── tmds341.ibs
│   │   ├── Molex_HDMI_cable_4port.s4p
│   │   ├── Molex_HDMI_cable_8port.s8p
│   │   ├── PersonalLib
│   │   ├── Project1.aedt
│   │   ├── Project1.aedtresults
│   │   │   ├── HFSSDesign1.asol
│   │   │   ├── HFSSDesign1.results
│   │   │   │   ├── DV53_MI0_V46.sd
│   │   │   │   ├── DV53_S50_ADP0_V0.sd
│   │   │   │   ├── DV53_S50_ADP1_V0.sd
│   │   │   │   ├── DV53_S50_ADP2_V0.sd
│   │   │   │   ├── DV53_S50_ADP3_V0.sd
│   │   │   │   ├── DV53_S50_ADP4_V0.sd
│   │   │   │   ├── DV53_S50_ADP5_V0.sd
│   │   │   │   ├── DV53_S50_ADP6_V0.sd
│   │   │   │   ├── DV53_S50_ADP7_V0.sd
│   │   │   │   ├── DV53_S50_ADP8_V0.sd
│   │   │   │   ├── DV53_S50_ADP9_V0.sd
│   │   │   │   ├── DV53_S50_MI0_V0.sd
│   │   │   │   ├── DV53_S50_V0.cmesh
│   │   │   │   ├── DV53_S50_V0.profile
│   │   │   │   ├── DV53_S50_V0.sfmesh
│   │   │   │   ├── DV53_S52_V0_F97
│   │   │   │   ├── DV53_SOL51_M1_V0.sd
│   │   │   │   ├── DV53_SOL51_M2_V0.sd
│   │   │   │   ├── DV53_SOL51_M3_V0.sd
│   │   │   │   ├── DV53_SOL51_M4_V0.sd
│   │   │   │   ├── DV53_SOL51_M5_V0.sd
│   │   │   │   ├── DV53_SOL51_M6_V0.sd
│   │   │   │   ├── DV53_SOL51_M7_V0.sd
│   │   │   │   ├── DV53_SOL51_M8_V0.sd
│   │   │   │   ├── DV53_SOL51_M9_V0.sd
│   │   │   │   ├── DV53_SOL52_M0_V0.sd
│   │   │   │   ├── DV53_SOL54_M0_V0.sd
│   │   │   │   └── DV53_V46.imesh
│   │   │   ├── ManagedFiles_Design0.asol
│   │   │   └── mf_0
│   │   │       ├── GeometryCache
│   │   │       ├── radfld
│   │   │       └── svcache
│   │   ├── Project1.hfss
│   │   ├── Project1.hfssresults
│   │   │   ├── HFSSDesign1.asol
│   │   │   ├── HFSSDesign1.results
│   │   │   │   ├── DV53_MI0_V46.sd
│   │   │   │   ├── DV53_S50_ADP0_V146.sd
│   │   │   │   ├── DV53_S50_ADP1_V147.sd
│   │   │   │   ├── DV53_S50_ADP2_V148.sd
│   │   │   │   ├── DV53_S50_ADP3_V149.sd
│   │   │   │   ├── DV53_S50_ADP4_V150.sd
│   │   │   │   ├── DV53_S50_ADP5_V151.sd
│   │   │   │   ├── DV53_S50_ADP6_V152.sd
│   │   │   │   ├── DV53_S50_ADP7_V153.sd
│   │   │   │   ├── DV53_S50_ADP8_V154.sd
│   │   │   │   ├── DV53_S50_ADP9_V155.sd
│   │   │   │   ├── DV53_S50_MI0_V0.sd
│   │   │   │   ├── DV53_S50_V0.cmesh
│   │   │   │   ├── DV53_S50_V0.profile
│   │   │   │   ├── DV53_S50_V0.sfmesh
│   │   │   │   ├── DV53_S52_V0_F97
│   │   │   │   ├── DV53_SOL51_A0_V0.sd
│   │   │   │   ├── DV53_SOL51_A1_V0.sd
│   │   │   │   ├── DV53_SOL51_A2_V0.sd
│   │   │   │   ├── DV53_SOL51_A3_V0.sd
│   │   │   │   ├── DV53_SOL51_A4_V0.sd
│   │   │   │   ├── DV53_SOL51_A5_V0.sd
│   │   │   │   ├── DV53_SOL51_A6_V0.sd
│   │   │   │   ├── DV53_SOL51_A7_V0.sd
│   │   │   │   ├── DV53_SOL51_A8_V0.sd
│   │   │   │   ├── DV53_SOL51_A9_V0.sd
│   │   │   │   ├── DV53_SOL51_M1_V0.sd
│   │   │   │   ├── DV53_SOL51_M2_V0.sd
│   │   │   │   ├── DV53_SOL51_M3_V0.sd
│   │   │   │   ├── DV53_SOL51_M4_V0.sd
│   │   │   │   ├── DV53_SOL51_M5_V0.sd
│   │   │   │   ├── DV53_SOL51_M6_V0.sd
│   │   │   │   ├── DV53_SOL51_M7_V0.sd
│   │   │   │   ├── DV53_SOL51_M8_V0.sd
│   │   │   │   ├── DV53_SOL51_M9_V0.sd
│   │   │   │   ├── DV53_SOL52_M0_V0.sd
│   │   │   │   ├── DV53_SOL54_M0_V0.sd
│   │   │   │   └── DV53_V46.imesh
│   │   │   ├── ManagedFiles_Design0.asol
│   │   │   └── mf_0
│   │   │       ├── GeometryCache
│   │   │       ├── radfld
│   │   │       └── svcache
│   │   ├── Project2.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint1
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint17
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint19
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint21
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint23
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint25
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint27
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint28
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint29
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint31
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint58
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint59
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint62
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2.aedt
│   │   ├── Project2.aedt.lock
│   │   ├── Project2.aedtresults
│   │   │   ├── Circuit1
│   │   │   │   ├── DV81_S75_V95.cir.log
│   │   │   │   ├── DV81_S75_V95.cir.nxm
│   │   │   │   ├── DV81_S78_V95.cir.log
│   │   │   │   ├── DV81_S78_V95.cir.nxm
│   │   │   │   └── temp
│   │   │   ├── Circuit1 (2).asol
│   │   │   ├── Circuit1.asol
│   │   │   ├── ManagedFiles_Design0.asol
│   │   │   ├── ManagedFiles_Design10.asol
│   │   │   ├── ManagedFiles_Design11.asol
│   │   │   ├── ManagedFiles_Design12.asol
│   │   │   ├── ManagedFiles_Design13.asol
│   │   │   ├── ManagedFiles_Design14.asol
│   │   │   ├── ManagedFiles_Design15.asol
│   │   │   ├── ManagedFiles_Design16.asol
│   │   │   ├── ManagedFiles_Design17.asol
│   │   │   ├── ManagedFiles_Design18.asol
│   │   │   ├── ManagedFiles_Design19.asol
│   │   │   ├── ManagedFiles_Design2.asol
│   │   │   ├── ManagedFiles_Design20.asol
│   │   │   ├── ManagedFiles_Design21.asol
│   │   │   ├── ManagedFiles_Design22.asol
│   │   │   ├── ManagedFiles_Design23.asol
│   │   │   ├── ManagedFiles_Design24.asol
│   │   │   ├── ManagedFiles_Design25.asol
│   │   │   ├── ManagedFiles_Design26.asol
│   │   │   ├── ManagedFiles_Design27.asol
│   │   │   ├── ManagedFiles_Design28.asol
│   │   │   ├── ManagedFiles_Design29.asol
│   │   │   ├── ManagedFiles_Design3.asol
│   │   │   ├── ManagedFiles_Design30.asol
│   │   │   ├── ManagedFiles_Design31.asol
│   │   │   ├── ManagedFiles_Design32.asol
│   │   │   ├── ManagedFiles_Design33.asol
│   │   │   ├── ManagedFiles_Design34.asol
│   │   │   ├── ManagedFiles_Design35.asol
│   │   │   ├── ManagedFiles_Design36.asol
│   │   │   ├── ManagedFiles_Design37.asol
│   │   │   ├── ManagedFiles_Design38.asol
│   │   │   ├── ManagedFiles_Design39.asol
│   │   │   ├── ManagedFiles_Design4.asol
│   │   │   ├── ManagedFiles_Design40.asol
│   │   │   ├── ManagedFiles_Design41.asol
│   │   │   ├── ManagedFiles_Design42.asol
│   │   │   ├── ManagedFiles_Design43.asol
│   │   │   ├── ManagedFiles_Design44.asol
│   │   │   ├── ManagedFiles_Design45.asol
│   │   │   ├── ManagedFiles_Design46.asol
│   │   │   ├── ManagedFiles_Design47.asol
│   │   │   ├── ManagedFiles_Design48.asol
│   │   │   ├── ManagedFiles_Design49.asol
│   │   │   ├── ManagedFiles_Design5.asol
│   │   │   ├── ManagedFiles_Design50.asol
│   │   │   ├── ManagedFiles_Design51.asol
│   │   │   ├── ManagedFiles_Design52.asol
│   │   │   ├── ManagedFiles_Design53.asol
│   │   │   ├── ManagedFiles_Design54.asol
│   │   │   ├── ManagedFiles_Design55.asol
│   │   │   ├── ManagedFiles_Design56.asol
│   │   │   ├── ManagedFiles_Design57.asol
│   │   │   ├── ManagedFiles_Design58.asol
│   │   │   ├── ManagedFiles_Design6.asol
│   │   │   ├── ManagedFiles_Design7.asol
│   │   │   ├── ManagedFiles_Design8.asol
│   │   │   ├── ManagedFiles_Design9.asol
│   │   │   ├── __COPIED__
│   │   │   │   └── temp
│   │   │   ├── mf_0
│   │   │   │   └── svcache
│   │   │   └── sss_8e2febe39f22e7e212b8a3bf6fa43b98_12.sss
│   │   ├── Project2_8.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_9.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   └── padstack.def
│   │   ├── Project3.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint.def
│   │   │   ├── footprint0
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint1
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint10
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint11
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint12
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint13
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint14
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint15
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint16
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   ├── tech.db
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│   │   │   ├── footprint17
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│   │   │   ├── layout.def
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│   │   │   └── padstack.def
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│   │   │   └── sss_8e2febe39f22e7e212b8a3bf6fa43b98_12.sss
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│   │   │   ├── layout.def
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│   │   │   │   └── tech.db
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│   │   │   ├── footprint18
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│   │   │   │   └── tech.db
│   │   │   ├── footprint2
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│   │   │   ├── footprint20
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│   │   │   └── sss_c89f16b9f26ba7786458139144dc3e66_4.sss
│   │   ├── Project5_1.aedb
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│   │   │   │   └── tech.db
│   │   │   ├── footprint14
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint15
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint16
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint17
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint18
│   │   │   │   ├── cell0
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│   │   │   ├── footprint19
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│   │   │   │   └── tech.db
│   │   │   ├── footprint20
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint3
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint5
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint7
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint9
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project6.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint0
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint1
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   └── padstack.def
│   │   ├── Project6.aedt.lock
│   │   ├── Project6.aedtresults
│   │   │   └── Circuit1
│   │   │       └── temp
│   │   ├── User.mask
│   │   ├── allegro.jrl
│   │   ├── cn0cp011.hfss
│   │   ├── cn0cp011.hfssresults
│   │   │   ├── HFSSModel1.results
│   │   │   └── mf_0
│   │   │       ├── GeometryCache
│   │   │       ├── radfld
│   │   │       └── svcache
│   │   ├── extract.log,1
│   │   ├── extract.log,2
│   │   ├── pciep0n0.hfss
│   │   ├── pciep0n0.hfssresults
│   │   ├── s4_pcie_devkit_revb.brd
│   │   ├── s4_pcie_devkit_revb.cmp
│   │   ├── s4_pcie_devkit_revb_v2.anf
│   │   ├── s4_pcie_devkit_revb_v2.log
│   │   ├── s4_pcie_devkit_revb_v2.siw
│   │   ├── s4_pcie_devkit_revb_v2.siwaveresults
│   │   │   ├── 0000
│   │   │   │   ├── 0000.exec
│   │   │   │   ├── 0000.prof
│   │   │   │   ├── 0000.running
│   │   │   │   └── 0000.siw
│   │   │   ├── 0001
│   │   │   │   ├── 0001.exec
│   │   │   │   ├── 0001.running
│   │   │   │   └── 0001.siw
│   │   │   ├── 0002
│   │   │   │   ├── 0002.exec
│   │   │   │   ├── 0002.running
│   │   │   │   └── 0002.siw
│   │   │   ├── 0003
│   │   │   │   ├── 0003.exec
│   │   │   │   ├── 0003.running
│   │   │   │   └── 0003.siw
│   │   │   ├── s4_pcie_devkit_revb_v2.ResultsInfo
│   │   │   ├── s4_pcie_devkit_revb_v2.aplt
│   │   │   ├── s4_pcie_devkit_revb_v2.asol
│   │   │   ├── s4_pcie_devkit_revb_v2.siwaveresults
│   │   │   │   ├── ManagedFiles_Design-1.asol
│   │   │   │   ├── ManagedFiles_Design1.asol
│   │   │   │   ├── mf_-1
│   │   │   │   ├── mf_1
│   │   │   │   ├── s4_pcie_devkit_revb_v2.asol
│   │   │   │   └── s4_pcie_devkit_revb_v2.results
│   │   │   └── valchk
│   │   │       ├── valchk.aborted
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk.siw
│   │   ├── s4_pcie_devkit_revb_v22.log
│   │   ├── s4_pcie_devkit_revb_v22.s12p
│   │   ├── s4_pcie_devkit_revb_v22.siw
│   │   ├── s4_pcie_devkit_revb_v22.siwaveresults
│   │   │   ├── 0000_TMDS_SYZ_Sweep
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.Sbin
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.Ybin
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.Zbin
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.cmd
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.cpminfo
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.dfv
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.exec
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.fac
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.finished
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.fpm
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.gridstats
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.ipr
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.lmap
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.loops
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.lprof
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.mfc
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.model
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.msh
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.net
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.nni
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.pnt
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.ppb
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.prof
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.simlog
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.siw
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.slog
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.stk
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.syzinfo
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep.vstk
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_Sdc.bin
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_Sdc.dat
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_gp.slog
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_input.loops
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_invalid_input.loops
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_output.fac
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_output.loops
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_output.map
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_output.mfc
│   │   │   │   ├── 0000_TMDS_SYZ_Sweep_output.pnt
│   │   │   │   ├── CouplingTime.txt
│   │   │   │   ├── Performance.txt
│   │   │   │   ├── Segments.txt
│   │   │   │   ├── SegmentsZ.txt
│   │   │   │   ├── Splits.txt
│   │   │   │   ├── StatisticsSplits.txt
│   │   │   │   ├── StatisticsTraces.txt
│   │   │   │   ├── Traces.txt
│   │   │   │   ├── coupled_vias.txt
│   │   │   │   ├── dcsolns
│   │   │   │   ├── dcthermal
│   │   │   │   ├── profile
│   │   │   │   └── solver_initialized.txt
│   │   │   ├── s4_pcie_devkit_revb_v22.asol
│   │   │   └── valchk
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk_error_warning.log
│   │   ├── signoise.run
│   │   │   ├── case1
│   │   │   ├── cases.cfg
│   │   │   └── cases.cfg,1
│   │   ├── tmds341.ibs
│   │   └── wxmhdmi.s12p
│   ├── 3_Project
│   │   ├── CL21B104KACNNN.s2p
│   │   ├── Mentor_AMI_Rx.ami
│   │   ├── Mentor_AMI_Rx.dll
│   │   ├── Mentor_AMI_Tx.ami
│   │   ├── Mentor_AMI_Tx.dll
│   │   ├── Mentor_AMI_Tx_log.xml
│   │   ├── Mentor_AMI_Tx_parameters.xml
│   │   ├── ami7.adsn
│   │   ├── ami7.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint11
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint12
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint14
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint15
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint16
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint17
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint2
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint22
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint23
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint24
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint25
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint26
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint3
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│   │   │   │   └── tech.db
│   │   │   ├── footprint30
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint31
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint4
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint5
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint6
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint7
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint8
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint9
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout.def
│   │   │   ├── layout1
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout6
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── ami_getwave_resp.txt
│   │   ├── ami_init_resp.txt
│   │   ├── cn0cp011.hfss
│   │   ├── cn0cp011.hfssportInfo
│   │   ├── cn0cp011.hfssresults
│   │   │   ├── HFSSModel1.asol
│   │   │   ├── HFSSModel1.results
│   │   │   │   ├── DV204_MI0_V163.sd
│   │   │   │   ├── DV204_S6_MI0_V163.sd
│   │   │   │   ├── DV204_S6_THM_V0.sd
│   │   │   │   ├── DV204_S6_V163.cmesh
│   │   │   │   ├── DV204_S6_V163.profile
│   │   │   │   ├── DV204_S9_V164_F215
│   │   │   │   ├── DV204_SOL73_A0_V164.sd
│   │   │   │   ├── DV204_SOL73_A10_V164.sd
│   │   │   │   ├── DV204_SOL73_A11_V164.sd
│   │   │   │   ├── DV204_SOL73_A12_V164.sd
│   │   │   │   ├── DV204_SOL73_A1_V164.sd
│   │   │   │   ├── DV204_SOL73_A2_V164.sd
│   │   │   │   ├── DV204_SOL73_A3_V164.sd
│   │   │   │   ├── DV204_SOL73_A4_V164.sd
│   │   │   │   ├── DV204_SOL73_A5_V164.sd
│   │   │   │   ├── DV204_SOL73_A6_V164.sd
│   │   │   │   ├── DV204_SOL73_A7_V164.sd
│   │   │   │   ├── DV204_SOL73_A8_V164.sd
│   │   │   │   ├── DV204_SOL73_A9_V164.sd
│   │   │   │   ├── DV204_SOL73_M10_V164.sd
│   │   │   │   ├── DV204_SOL73_M11_V164.sd
│   │   │   │   ├── DV204_SOL73_M12_V164.sd
│   │   │   │   ├── DV204_SOL73_M1_V164.sd
│   │   │   │   ├── DV204_SOL73_M2_V164.sd
│   │   │   │   ├── DV204_SOL73_M3_V164.sd
│   │   │   │   ├── DV204_SOL73_M4_V164.sd
│   │   │   │   ├── DV204_SOL73_M5_V164.sd
│   │   │   │   ├── DV204_SOL73_M6_V164.sd
│   │   │   │   ├── DV204_SOL73_M7_V164.sd
│   │   │   │   ├── DV204_SOL73_M8_V164.sd
│   │   │   │   ├── DV204_SOL73_M9_V164.sd
│   │   │   │   ├── DV204_SOL99_M0_V164.sd
│   │   │   │   ├── DV204_SOL9_M0_V164.sd
│   │   │   │   └── DV204_V163.imesh
│   │   │   ├── ManagedFiles_Design0.asol
│   │   │   └── mf_0
│   │   │       ├── GeometryCache
│   │   │       ├── radfld
│   │   │       └── svcache
│   │   ├── ep4sgx230kf40_f1517.ibs
│   │   ├── pciep0n0.hfss
│   │   ├── pciep0n0.hfssportInfo
│   │   ├── pciep0n0.hfssresults
│   │   ├── s4_pcie_devkit_revb.brd
│   │   ├── s4_pcie_devkit_revb.cmp
│   │   ├── s4_pcie_devkit_revb_v2.anf
│   │   ├── s4_pcie_devkit_revb_v2_diff.s4p
│   │   ├── s4_pcie_tx_n0_p0.log
│   │   ├── s4_pcie_tx_n0_p0.siw
│   │   ├── s4_pcie_tx_n0_p0.siwaveresults
│   │   │   └── 0000
│   │   │       ├── 0000.aborted
│   │   │       ├── 0000.cpminfo
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│   │   │       ├── 0000.exec
│   │   │       ├── 0000.gridstats
│   │   │       ├── 0000.prof
│   │   │       ├── 0000.psisyzinfo
│   │   │       ├── 0000.s2p
│   │   │       ├── 0000.siw
│   │   │       ├── 0000.sp
│   │   │       ├── 0000_AC.log
│   │   │       ├── 0000_AC_Error.log
│   │   │       ├── 0000_Consolidate.xml
│   │   │       ├── 0000_PSI.log
│   │   │       ├── 0000_Port
│   │   │       └── asp.log
│   │   ├── siwave_trance.log
│   │   ├── siwave_trance.s4p
│   │   ├── siwave_trance.siw
│   │   └── siwave_trance.siwaveresults
│   │       ├── 0000
│   │       │   ├── 0000.Sbin
│   │       │   ├── 0000.Ybin
│   │       │   ├── 0000.Zbin
│   │       │   ├── 0000.cmd
│   │       │   ├── 0000.cpminfo
│   │       │   ├── 0000.dfv
│   │       │   ├── 0000.exec
│   │       │   ├── 0000.fac
│   │       │   ├── 0000.finished
│   │       │   ├── 0000.fpm
│   │       │   ├── 0000.gridstats
│   │       │   ├── 0000.ids
│   │       │   ├── 0000.lmap
│   │       │   ├── 0000.loops
│   │       │   ├── 0000.lprof
│   │       │   ├── 0000.mfc
│   │       │   ├── 0000.model
│   │       │   ├── 0000.msh
│   │       │   ├── 0000.net
│   │       │   ├── 0000.pnt
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│   │       │   ├── 0000.prof
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│   │       │   ├── 0000_ids_data.tmp
│   │       │   ├── 0000_input.loops
│   │       │   ├── 0000_input_loops.sm2
│   │       │   ├── 0000_invalid_input.loops
│   │       │   ├── 0000_output.fac
│   │       │   ├── 0000_output.loops
│   │       │   ├── 0000_output.map
│   │       │   ├── 0000_output.mfc
│   │       │   ├── 0000_output.pnt
│   │       │   ├── CouplingTime.txt
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│   │       │   ├── SegmentsZ.txt
│   │       │   ├── Splits.txt
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│   │       ├── siwave_trance.ResultsInfo
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│   │       ├── siwave_trance.siwaveresults
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│   │       │   ├── siwave_trance.asol
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│   │       └── valchk
│   │           ├── valchk.prof
│   │           ├── valchk.result
│   │           └── valchk.siw
│   ├── 4_Project
│   │   ├── AMI_Model
│   │   │   ├── Altera_AMI_Tx .ami
│   │   │   ├── Altera_AMI_Tx .dll
│   │   │   ├── Altera_AMI_Tx .xml
│   │   │   ├── Altera_AMI_Tx _log.xml
│   │   │   ├── Altera_AMI_Tx _parameters.xml
│   │   │   └── ~$rectory_Contents.doc
│   │   ├── Candence_Brd
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│   │   │   ├── allegro.jrl,1
│   │   │   ├── idf_out.log
│   │   │   ├── s5gx_si-eval_revd.brd
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│   │   ├── Designer_simulation
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│   │   │   ├── SDD22.tab
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│   │   │   │   ├── lock
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│   │   │   │   └── padstack.def
│   │   │   ├── Sys_Simulation.aedt
│   │   │   ├── Sys_Simulation.aedtresults
│   │   │   │   ├── AMI_EYE
│   │   │   │   ├── AMI_EYE.asol
│   │   │   │   ├── ManagedFiles_Design0.asol
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│   │   │   │   ├── S_Paraments
│   │   │   │   ├── S_Paraments.asol
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│   │   │   │   └── sss_d93466102b30cd4880fed8f15fffc2c7_4.sss
│   │   │   ├── UI.mask
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│   │   ├── Pkg
│   │   │   └── svgx_tx_pkg.s4p
│   │   ├── SFP_channel
│   │   │   └── SFP_channel.s4p
│   │   ├── SIwave_simulation
│   │   │   ├── SFP_Chanel
│   │   │   │   ├── SFP_Chanel.log
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│   │   │   ├── SFP_Chanel.s4p
│   │   │   ├── SFP_Channel.log
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│   │   │   │   ├── 0000
│   │   │   │   ├── SFP_Channel.ResultsInfo
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│   │   │   │   ├── SFP_Channel.siwaveresults
│   │   │   │   └── valchk
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│   │   │   ├── s5gx_board.log
│   │   │   ├── s5gx_board.siw
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│   │   │   │   ├── s5gx_board.ResultsInfo
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│   │   └── molex_connect
│   │       ├── EE-74441-001.pdf
│   │       └── SP-74441-001 -A- -1- -pcasher- -RELEASE- -EE_DOCS-.s8p
│   ├── 5_Project
│   │   ├── 3D 2.5D
│   │   │   ├── A0.top
│   │   │   ├── DDR3BOT_DQS.top
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│   │   │   │   ├── A0.top
│   │   │   │   ├── devices.dml
│   │   │   │   ├── ibis_models.inc,1
│   │   │   │   ├── interconn.iml
│   │   │   │   ├── interconn.iml,1
│   │   │   │   ├── signoise.log
│   │   │   │   ├── signoise.log,1
│   │   │   │   ├── signoise.log,2
│   │   │   │   ├── signoise.log,3
│   │   │   │   ├── sigxp.jrl
│   │   │   │   ├── sigxp.jrl,1
│   │   │   │   ├── sigxp.run
│   │   │   │   └── sigxp_sparamgen_report.log
│   │   │   ├── Designer
│   │   │   │   ├── DDRBOT_DQS_1.adsn
│   │   │   │   ├── DDRBOT_DQS_1.adsn.lock
│   │   │   │   └── DDRBOT_DQS_1.adsnresults
│   │   │   ├── Siwave
│   │   │   │   ├── s4_pcie_HFSSModel1.s4p
│   │   │   │   ├── s4_pcie_devkit_revb.log
│   │   │   │   ├── s4_pcie_devkit_revb.siw
│   │   │   │   ├── s4_pcie_devkit_revb.siwaveresults
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1.hfss
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1.hfssresults
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1.log
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1.siw
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1.siwaveresults
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1.sp
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_simplification.hfss
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_simplification.hfssresults
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_simplification_fws.snb
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_simplification_fws.sp
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_simplification_fws_4.sss
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_small.log
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_small.siw
│   │   │   │   └── s4_pcie_devkit_revb_DDRBOT_DQS1_small.siwaveresults
│   │   │   ├── Sparameter
│   │   │   │   ├── SP_DDR3BOT_DQS_N1.s2p
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_s4_pcie_devkit_revb_DDRBOT_DQS1(diff_siw).s4p
│   │   │   │   ├── s4_pcie_devkit_revb_DDRBOT_DQS1_s4_pcie_devkit_revb_DDRBOT_DQS1(signal-siw).s4p
│   │   │   │   └── sp.s2p
│   │   │   ├── Validation Checker.iew
│   │   │   ├── allegro_S02116.6_AllegroMiniDump.dmp
│   │   │   ├── devices.dml
│   │   │   ├── devices.dml,1
│   │   │   ├── ibis_models.inc,1
│   │   │   ├── interconn.iml
│   │   │   ├── interconn.iml,1
│   │   │   ├── lib
│   │   │   │   ├── 010rd.pad
│   │   │   │   ├── 013rd.pad
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│   │   │   │   ├── 030x120_slot.pad
│   │   │   │   ├── 0402.dra
│   │   │   │   ├── 0402.psm
│   │   │   │   ├── 040x140_slot.pad
│   │   │   │   ├── 048rd028.pad
│   │   │   │   ├── 052rd032.pad
│   │   │   │   ├── 052sq032.pad
│   │   │   │   ├── 055rd035.pad
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│   │   │   │   ├── 060sq040.pad
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│   │   │   │   ├── 160rd128.pad
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│   │   │   │   ├── 60r040.pad
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│   │   │   │   ├── cap_smd_pol_3_cap_594d_c_dni.txt
│   │   │   │   ├── cap_smd_pol_6032p_330uf.txt
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│   │   │   │   ├── cap_x2y_x2y_0603_01uf.txt
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│   │   │   │   ├── zc2800esot_0_smb403a_03_mbrs13.txt
│   │   │   │   ├── zenerdiode_smb403a_03_20vzener.txt
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│   │   │   │   └── signoise.cfg,1
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│   │   │   ├── sigxp.run
│   │   │   │   ├── case0
│   │   │   │   ├── cases.cfg
│   │   │   │   ├── cases.cfg,1
│   │   │   │   ├── signoise.cfg
│   │   │   │   └── signoise.cfg,1
│   │   │   ├── sigxp_S02016.6_AllegroMiniDump.dmp
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│   │   │   │   └── DV237_S235_V0.cir.log
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│   │   │   ├── ODT120_1333_SI_interpolating sweep
│   │   │   │   └── DV237_S235_V0.cir.log
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│   │   │   │   ├── 0000_DC_IR_Sim_1.lprof
│   │   │   │   ├── 0000_DC_IR_Sim_1.lrp
│   │   │   │   ├── 0000_DC_IR_Sim_1.lvl
│   │   │   │   ├── 0000_DC_IR_Sim_1.model
│   │   │   │   ├── 0000_DC_IR_Sim_1.net
│   │   │   │   ├── 0000_DC_IR_Sim_1.nni
│   │   │   │   ├── 0000_DC_IR_Sim_1.outline
│   │   │   │   ├── 0000_DC_IR_Sim_1.pathres
│   │   │   │   ├── 0000_DC_IR_Sim_1.ppb
│   │   │   │   ├── 0000_DC_IR_Sim_1.prof
│   │   │   │   ├── 0000_DC_IR_Sim_1.pwrtree
│   │   │   │   ├── 0000_DC_IR_Sim_1.refine
│   │   │   │   ├── 0000_DC_IR_Sim_1.rpb
│   │   │   │   ├── 0000_DC_IR_Sim_1.simlog
│   │   │   │   ├── 0000_DC_IR_Sim_1.siw
│   │   │   │   ├── 0000_DC_IR_Sim_1.slog
│   │   │   │   ├── 0000_DC_IR_Sim_1.spice
│   │   │   │   ├── 0000_DC_IR_Sim_1.stk
│   │   │   │   ├── 0000_DC_IR_Sim_1.totalpwr
│   │   │   │   ├── 0000_DC_IR_Sim_1.vias
│   │   │   │   ├── 0000_DC_IR_Sim_1.vpb
│   │   │   │   └── dcthermal
│   │   │   ├── DDR_1clip.asol
│   │   │   └── valchk
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk_error_warning.log
│   │   ├── DDR_clip.log
│   │   ├── DDR_clip.siw
│   │   ├── DDR_clip.siwaveresults
│   │   │   ├── 0000_DC_IR_Sim_1
│   │   │   │   ├── 0000_DC_IR_Sim_1.aborted
│   │   │   │   ├── 0000_DC_IR_Sim_1.bws
│   │   │   │   ├── 0000_DC_IR_Sim_1.cmd
│   │   │   │   ├── 0000_DC_IR_Sim_1.dcinfo
│   │   │   │   ├── 0000_DC_IR_Sim_1.exec
│   │   │   │   ├── 0000_DC_IR_Sim_1.gridstats
│   │   │   │   ├── 0000_DC_IR_Sim_1.ipr
│   │   │   │   ├── 0000_DC_IR_Sim_1.lmap
│   │   │   │   ├── 0000_DC_IR_Sim_1.loops
│   │   │   │   ├── 0000_DC_IR_Sim_1.model
│   │   │   │   ├── 0000_DC_IR_Sim_1.net
│   │   │   │   ├── 0000_DC_IR_Sim_1.nni
│   │   │   │   ├── 0000_DC_IR_Sim_1.outline
│   │   │   │   ├── 0000_DC_IR_Sim_1.ppb
│   │   │   │   ├── 0000_DC_IR_Sim_1.prof
│   │   │   │   ├── 0000_DC_IR_Sim_1.pwrtree
│   │   │   │   ├── 0000_DC_IR_Sim_1.simlog
│   │   │   │   ├── 0000_DC_IR_Sim_1.siw
│   │   │   │   ├── 0000_DC_IR_Sim_1.stk
│   │   │   │   └── 0000_DC_IR_Sim_1.vias
│   │   │   └── valchk
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk_error_warning.log
│   │   ├── DDR_step1_discrete_sweep.log
│   │   ├── DDR_step1_discrete_sweep.s24p
│   │   ├── DDR_step1_discrete_sweep.sp
│   │   ├── DDR_step1_discrete_sweep_X5R.log
│   │   ├── DDR_step1_discrete_sweep_X5R.s24p
│   │   ├── DDR_step1_discrete_sweep_X5R.siw
│   │   ├── DDR_step1_discrete_sweep_X5R.sp
│   │   ├── DDR_step1_discrete_sweep_step7.4.1.log
│   │   ├── DDR_step1_discrete_sweep_step7.4.1.siw
│   │   ├── DDR_step1_discrete_sweep_step7.4.2.log
│   │   ├── DDR_step1_discrete_sweep_step7.4.2.siw
│   │   ├── DDR_step1_discrete_sweep_step7.4.3.siw
│   │   ├── DDR_step1_interpolating_sweep.s44p
│   │   ├── DDR_step1_interpolating_sweep.siw
│   │   ├── DDR_step1_interpolating_sweep.sp
│   │   ├── Project1.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project1.aedt.lock
│   │   ├── Project1.aedtresults
│   │   │   └── Circuit1
│   │   │       └── temp
│   │   ├── Project1_1.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project1_2.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint0
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── footprint1
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── tech.db
│   │   │   │   └── tech.db.cdslck
│   │   │   └── padstack.def
│   │   ├── Project2.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_1.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_2.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_3.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_4.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_5.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_6.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── Project2_7.aedb
│   │   │   ├── footprint.def
│   │   │   ├── layout.def
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── adv_04_DDR3.adsnresults
│   │   │   ├── ManagedFiles_Design0.asol
│   │   │   ├── ManagedFiles_Design49.asol
│   │   │   ├── ManagedFiles_Design58.asol
│   │   │   ├── ManagedFiles_Design67.asol
│   │   │   ├── ManagedFiles_Design69.asol
│   │   │   ├── ManagedFiles_Design71.asol
│   │   │   ├── ODT120_1333_SI_PI_interpolating sweep
│   │   │   │   └── UserDefinedDocuments
│   │   │   ├── mf_49
│   │   │   │   └── svcache
│   │   │   ├── mf_67
│   │   │   │   └── svcache
│   │   │   ├── sss_2716c2637c7b4f7f839b4db44c886_24.sss
│   │   │   └── sss_f46cd36505bf4af76c8cf9d3c4c4db_44.sss
│   │   ├── adv_04_DDR3.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint0
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint1
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint2
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint3
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint4
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint5
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint6
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint7
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint8
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint9
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout1
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout2
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout3
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout4
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout5
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── adv_04_DDR3_1.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint0
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint1
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint2
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint3
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint4
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint5
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint6
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint7
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint8
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint9
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout.def
│   │   │   ├── layout0
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout1
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout2
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── layout3
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   └── padstack.def
│   │   ├── ep4sgx230kf40_f1517.ibs
│   │   ├── s4
│   │   ├── s4_pcie_devkit_revb_v2.aedt
│   │   ├── s4_pcie_devkit_revb_v2.aedt.auto
│   │   ├── s4_pcie_devkit_revb_v2.aedt.lock
│   │   ├── s4_pcie_devkit_revb_v2.aedtresults
│   │   │   ├── HFSSModel1.asol
│   │   │   ├── HFSSModel1.results
│   │   │   │   └── NDV71_V0.dmesh
│   │   │   ├── ManagedFiles_Design-1.asol
│   │   │   ├── mf_-1
│   │   │   │   ├── GeometryCache
│   │   │   │   ├── radfld
│   │   │   │   └── svcache
│   │   │   └── s4_pcie_devkit_revb_v2
│   │   │       └── temp
│   │   ├── s4_pcie_devkit_revb_v2.anf
│   │   ├── s4_pcie_devkit_revb_v2.log
│   │   ├── s4_pcie_devkit_revb_v2.s4p
│   │   ├── s4_pcie_devkit_revb_v2.siw
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│   │   │   ├── 0000
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│   │   │   ├── 0001
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│   │   │   │   └── 0001.siw
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│   │   │   │   └── 0002.siw
│   │   │   ├── 0003
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│   │   │   │   ├── 0005_DQS1.gridstats
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│   │   │   │   ├── 0005_DQS1.lmap
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│   │   │   │   ├── 0005_DQS1_output.map
│   │   │   │   ├── 0005_DQS1_output.mfc
│   │   │   │   ├── 0005_DQS1_output.pnt
│   │   │   │   ├── CouplingTime.txt
│   │   │   │   ├── Performance.txt
│   │   │   │   ├── Segments.txt
│   │   │   │   ├── SegmentsZ.txt
│   │   │   │   ├── Splits.txt
│   │   │   │   ├── StatisticsSplits.txt
│   │   │   │   ├── StatisticsTraces.txt
│   │   │   │   ├── Traces.txt
│   │   │   │   ├── coupled_vias.txt
│   │   │   │   ├── profile
│   │   │   │   └── solver_initialized.txt
│   │   │   ├── ClipDesignInput.pwg
│   │   │   ├── ClipDesignInput.pxt
│   │   │   ├── ClipDesignInput.sel
│   │   │   ├── ClipDesignInput.siw
│   │   │   ├── ClipDesignOutput.anf
│   │   │   ├── ClipDesignOutput.bo
│   │   │   ├── anspjtgen3d.be
│   │   │   ├── anspjtgen3d.bw3Dprofiles
│   │   │   ├── anspjtgen3d.bwmodels
│   │   │   ├── anspjtgen3d.cmdline
│   │   │   ├── anspjtgen3d.coaxPorts
│   │   │   ├── anspjtgen3d.config
│   │   │   ├── anspjtgen3d.matforms
│   │   │   ├── anspjtgen3d.noPorts
│   │   │   ├── anspjtgen3d.options
│   │   │   ├── anspjtgen3d.pents
│   │   │   ├── anspjtgen3d.rlcVias
│   │   │   ├── anspjtgen3d.sbmodels
│   │   │   ├── anspjtgen3d.vplate
│   │   │   ├── clipdesign.config
│   │   │   ├── export3d.siw
│   │   │   ├── netTerms.txt
│   │   │   ├── s4_pcie_devkit_revb_v2.ResultsInfo
│   │   │   ├── s4_pcie_devkit_revb_v2.aplt
│   │   │   ├── s4_pcie_devkit_revb_v2.asol
│   │   │   ├── s4_pcie_devkit_revb_v2.siwaveresults
│   │   │   │   ├── ManagedFiles_Design-1.asol
│   │   │   │   ├── ManagedFiles_Design1.asol
│   │   │   │   ├── mf_-1
│   │   │   │   ├── mf_1
│   │   │   │   ├── s4_pcie_devkit_revb_v2.asol
│   │   │   │   └── s4_pcie_devkit_revb_v2.results
│   │   │   ├── tempModelFiles
│   │   │   │   └── Design_-1.setup
│   │   │   └── valchk
│   │   │       ├── valchk.aborted
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk_error_warning.log
│   │   ├── s4_pcie_devkit_revb_v21.s4p
│   │   ├── s4_pcie_devkit_revb_v22.aedt
│   │   ├── s4_pcie_devkit_revb_v22.aedt.lock
│   │   ├── s4_pcie_devkit_revb_v22.hfssportInfo
│   │   ├── s4_pcie_devkit_revb_v22.log
│   │   ├── s4_pcie_devkit_revb_v22.s2p
│   │   ├── s4_pcie_devkit_revb_v22.siwaveresults
│   │   │   └── valchk
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk_error_warning.log
│   │   ├── s4_pcie_devkit_revb_v23.log
│   │   ├── s4_pcie_devkit_revb_v23.s4p
│   │   ├── s4_pcie_devkit_revb_v23.siw
│   │   ├── s4_pcie_devkit_revb_v23.siwaveresults
│   │   │   ├── 0000_DQS1
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│   │   │   │   ├── 0000_DQS1.Zbin
│   │   │   │   ├── 0000_DQS1.cmd
│   │   │   │   ├── 0000_DQS1.cpminfo
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│   │   │   │   ├── 0000_DQS1.fac
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│   │   │   │   ├── 0000_DQS1.fpm
│   │   │   │   ├── 0000_DQS1.gridstats
│   │   │   │   ├── 0000_DQS1.ids
│   │   │   │   ├── 0000_DQS1.ipr
│   │   │   │   ├── 0000_DQS1.lmap
│   │   │   │   ├── 0000_DQS1.loops
│   │   │   │   ├── 0000_DQS1.lprof
│   │   │   │   ├── 0000_DQS1.mfc
│   │   │   │   ├── 0000_DQS1.model
│   │   │   │   ├── 0000_DQS1.msh
│   │   │   │   ├── 0000_DQS1.net
│   │   │   │   ├── 0000_DQS1.nni
│   │   │   │   ├── 0000_DQS1.pnt
│   │   │   │   ├── 0000_DQS1.ppb
│   │   │   │   ├── 0000_DQS1.prof
│   │   │   │   ├── 0000_DQS1.simlog
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│   │   │   │   ├── 0000_DQS1.slog
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│   │   │   │   ├── 0000_DQS1_output.map
│   │   │   │   ├── 0000_DQS1_output.mfc
│   │   │   │   ├── 0000_DQS1_output.pnt
│   │   │   │   ├── CouplingTime.txt
│   │   │   │   ├── Performance.txt
│   │   │   │   ├── Segments.txt
│   │   │   │   ├── SegmentsZ.txt
│   │   │   │   ├── Splits.txt
│   │   │   │   ├── StatisticsSplits.txt
│   │   │   │   ├── StatisticsTraces.txt
│   │   │   │   ├── Traces.txt
│   │   │   │   ├── coupled_vias.txt
│   │   │   │   ├── profile
│   │   │   │   └── solver_initialized.txt
│   │   │   ├── s4_pcie_devkit_revb_v23.asol
│   │   │   └── valchk
│   │   │       ├── valchk.prof
│   │   │       ├── valchk.result
│   │   │       └── valchk_error_warning.log
│   │   ├── s4_pcie_devkit_revb_v2_1.aedt.lock
│   │   ├── s4_pcie_devkit_revb_v2_1.aedtresults
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│   │   │       └── temp
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│   ├── 6_project
│   │   ├── DDR3
│   │   │   ├── DDR3_SSN_Analyze.aedb
│   │   │   │   ├── footprint.def
│   │   │   │   ├── footprint0
│   │   │   │   ├── footprint1
│   │   │   │   ├── footprint2
│   │   │   │   ├── footprint3
│   │   │   │   ├── footprint4
│   │   │   │   ├── footprint5
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│   │   │   │   ├── footprint8
│   │   │   │   ├── layout.def
│   │   │   │   ├── layout0
│   │   │   │   ├── lock
│   │   │   │   ├── padstack
│   │   │   │   └── padstack.def
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│   │   ├── s5gx_board_DC.siw
│   │   ├── s5gx_board_PDS.siw
│   │   ├── s5gx_board_resnant.siw
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│   │       ├── Project3.adsn
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│   │       ├── s5gx_board_SSN_2.s30p
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│   │       └── tset.ibs
│   ├── 7_project
│   │   ├── Project.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint0
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│   │   │   │   └── tech.db
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│   │   │   └── padstack.def
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│   │   │   ├── footprint6
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│   │   │   ├── footprint68
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│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
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│   │   │   │   └── DV25_S23_V372.cir.nxm
│   │   │   ├── Circuit1.asol
│   │   │   ├── ManagedFiles_Design0.asol
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│   │   │   ├── ManagedFiles_Design11.asol
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│   │   │   ├── ManagedFiles_Design13.asol
│   │   │   ├── ManagedFiles_Design2.asol
│   │   │   ├── ManagedFiles_Design3.asol
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│   │   │   ├── ManagedFiles_Design5.asol
│   │   │   ├── ManagedFiles_Design6.asol
│   │   │   ├── ManagedFiles_Design7.asol
│   │   │   ├── ManagedFiles_Design8.asol
│   │   │   ├── ManagedFiles_Design9.asol
│   │   │   ├── Model1_1
│   │   │   │   ├── Model1_1.acsl
│   │   │   │   └── ndsolution0.ands
│   │   │   ├── Model1_2
│   │   │   │   ├── Model1_2.acsl
│   │   │   │   └── ndsolution0.ands
│   │   │   ├── Model1_3
│   │   │   │   └── Model1_3.acsl
│   │   │   ├── Model1_4
│   │   │   │   ├── Model1_4.acsl
│   │   │   │   └── ndsolution0.ands
│   │   │   ├── Model1_5
│   │   │   │   └── Model1_5.acsl
│   │   │   ├── mf_0
│   │   │   │   └── svcache
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│   │   ├── Project_1.aedb
│   │   │   ├── footprint.def
│   │   │   ├── footprint2
│   │   │   │   ├── cell0
│   │   │   │   └── tech.db
│   │   │   ├── footprint3
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│   │   │   │   └── tech.db
│   │   │   ├── lock
│   │   │   │   └── tech.db
│   │   │   ├── padstack
│   │   │   │   └── tech.db
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│   │   │   │   ├── 0000_Near_Field_Sim_1.fpm
│   │   │   │   ├── 0000_Near_Field_Sim_1.gridstats
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│   │   │   │   ├── 0000_Near_Field_Sim_1.lmap
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│   │   │   │   ├── 0000_Near_Field_Sim_1_output.pnt
│   │   │   │   ├── CouplingTime.txt
│   │   │   │   ├── Performance.txt
│   │   │   │   ├── Segments.txt
│   │   │   │   ├── SegmentsZ.txt
│   │   │   │   ├── StatisticsTraces.txt
│   │   │   │   ├── Traces.txt
│   │   │   │   ├── coupled_vias.txt
│   │   │   │   ├── profile
│   │   │   │   └── solver_initialized.txt
│   │   │   ├── 0001_SYZ_Sweep_1
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│   │   │   │   ├── 0001_SYZ_Sweep_1.loops
│   │   │   │   ├── 0001_SYZ_Sweep_1.lprof
│   │   │   │   ├── 0001_SYZ_Sweep_1.mfc
│   │   │   │   ├── 0001_SYZ_Sweep_1.model
│   │   │   │   ├── 0001_SYZ_Sweep_1.msh
│   │   │   │   ├── 0001_SYZ_Sweep_1.net
│   │   │   │   ├── 0001_SYZ_Sweep_1.nni
│   │   │   │   ├── 0001_SYZ_Sweep_1.outline
│   │   │   │   ├── 0001_SYZ_Sweep_1.pnt
│   │   │   │   ├── 0001_SYZ_Sweep_1.ppb
│   │   │   │   ├── 0001_SYZ_Sweep_1.prof
│   │   │   │   ├── 0001_SYZ_Sweep_1.simlog
│   │   │   │   ├── 0001_SYZ_Sweep_1.siw
│   │   │   │   ├── 0001_SYZ_Sweep_1.slog
│   │   │   │   ├── 0001_SYZ_Sweep_1.stk
│   │   │   │   ├── 0001_SYZ_Sweep_1.syzinfo
│   │   │   │   ├── 0001_SYZ_Sweep_1.vstk
│   │   │   │   ├── 0001_SYZ_Sweep_1_Sdc.bin
│   │   │   │   ├── 0001_SYZ_Sweep_1_Sdc.dat
│   │   │   │   ├── 0001_SYZ_Sweep_1_gp.slog
│   │   │   │   ├── 0001_SYZ_Sweep_1_input.loops
│   │   │   │   ├── 0001_SYZ_Sweep_1_invalid_input.loops
│   │   │   │   ├── 0001_SYZ_Sweep_1_output.fac
│   │   │   │   ├── 0001_SYZ_Sweep_1_output.loops
│   │   │   │   ├── 0001_SYZ_Sweep_1_output.map
│   │   │   │   ├── 0001_SYZ_Sweep_1_output.mfc
│   │   │   │   ├── 0001_SYZ_Sweep_1_output.pnt
│   │   │   │   ├── CouplingTime.txt
│   │   │   │   ├── Performance.txt
│   │   │   │   ├── Segments.txt
│   │   │   │   ├── SegmentsZ.txt
│   │   │   │   ├── StatisticsTraces.txt
│   │   │   │   ├── Traces.txt
│   │   │   │   ├── coupled_vias.txt
│   │   │   │   ├── dcsolns
│   │   │   │   ├── dcthermal
│   │   │   │   ├── profile
│   │   │   │   └── solver_initialized.txt
│   │   │   ├── 0002_Far_Field_Sim_1
│   │   │   │   ├── 0002_Far_Field_Sim_1.acinfo
│   │   │   │   ├── 0002_Far_Field_Sim_1.cmd
│   │   │   │   ├── 0002_Far_Field_Sim_1.dfv
│   │   │   │   ├── 0002_Far_Field_Sim_1.exec
│   │   │   │   ├── 0002_Far_Field_Sim_1.exported
│   │   │   │   ├── 0002_Far_Field_Sim_1.fac
│   │   │   │   ├── 0002_Far_Field_Sim_1.ffinfo
│   │   │   │   ├── 0002_Far_Field_Sim_1.finished
│   │   │   │   ├── 0002_Far_Field_Sim_1.fpm
│   │   │   │   ├── 0002_Far_Field_Sim_1.gridstats
│   │   │   │   ├── 0002_Far_Field_Sim_1.ipr
│   │   │   │   ├── 0002_Far_Field_Sim_1.lmap
│   │   │   │   ├── 0002_Far_Field_Sim_1.loops
│   │   │   │   ├── 0002_Far_Field_Sim_1.lprof
│   │   │   │   ├── 0002_Far_Field_Sim_1.mfc
│   │   │   │   ├── 0002_Far_Field_Sim_1.model
│   │   │   │   ├── 0002_Far_Field_Sim_1.msh
│   │   │   │   ├── 0002_Far_Field_Sim_1.net
│   │   │   │   ├── 0002_Far_Field_Sim_1.nni
│   │   │   │   ├── 0002_Far_Field_Sim_1.pnt
│   │   │   │   ├── 0002_Far_Field_Sim_1.ppb
│   │   │   │   ├── 0002_Far_Field_Sim_1.prof
│   │   │   │   ├── 0002_Far_Field_Sim_1.simlog
│   │   │   │   ├── 0002_Far_Field_Sim_1.siw
│   │   │   │   ├── 0002_Far_Field_Sim_1.slog
│   │   │   │   ├── 0002_Far_Field_Sim_1.stk
│   │   │   │   ├── 0002_Far_Field_Sim_1.swp
│   │   │   │   ├── 0002_Far_Field_Sim_1.vstk
│   │   │   │   ├── 0002_Far_Field_Sim_1_far_field.cmd
│   │   │   │   ├── 0002_Far_Field_Sim_1_far_field.dat
│   │   │   │   ├── 0002_Far_Field_Sim_1_gp.slog
│   │   │   │   ├── 0002_Far_Field_Sim_1_input.loops
│   │   │   │   ├── 0002_Far_Field_Sim_1_invalid_input.loops
│   │   │   │   ├── 0002_Far_Field_Sim_1_output.fac
│   │   │   │   ├── 0002_Far_Field_Sim_1_output.loops
│   │   │   │   ├── 0002_Far_Field_Sim_1_output.map
│   │   │   │   ├── 0002_Far_Field_Sim_1_output.mfc
│   │   │   │   ├── 0002_Far_Field_Sim_1_output.pnt
│   │   │   │   ├── CouplingTime.txt
│   │   │   │   ├── Far Field Sim 1.ffdat
│   │   │   │   ├── Performance.txt
│   │   │   │   ├── Segments.txt
│   │   │   │   ├── SegmentsZ.txt
│   │   │   │   ├── StatisticsTraces.txt
│   │   │   │   ├── Traces.txt
│   │   │   │   ├── coupled_vias.txt
│   │   │   │   ├── profile
│   │   │   │   └── solver_initialized.txt
│   │   │   ├── SI1469775932_NexximTransient_sources.tmp
│   │   │   ├── SI1469776098_NexximTransient_sources.tmp
│   │   │   ├── noCap.asol
│   │   │   ├── noCap_plots.aedt
│   │   │   ├── noCap_plots.aedtresults
│   │   │   │   ├── ManagedFiles_Design1.asol
│   │   │   │   ├── mf_1
│   │   │   │   ├── noCap
│   │   │   │   └── noCap.asol
│   │   │   ├── pi_SI1469775932_0_Vcc_NexximTransient.tmp
│   │   │   ├── pi_SI1469775932_1_p1_NexximTransient.tmp
│   │   │   ├── pi_SI1469775932_2_p2_NexximTransient.tmp
│   │   │   ├── pi_SI1469776098_0_Vcc_NexximTransient.tmp
│   │   │   ├── pi_SI1469776098_1_p1_NexximTransient.tmp
│   │   │   └── pi_SI1469776098_2_p2_NexximTransient.tmp
│   │   └── test.ibs
│   └── 8_project
│       ├── S_paraments(official)
│       │   ├── s5gx_board_SSN_2.siw
│       │   ├── svgx_tx_pkg.s4p
│       │   └── test.ibs
│       ├── finish
│       │   ├── S_parameter.aedb
│       │   │   ├── footprint.def
│       │   │   ├── footprint0
│       │   │   ├── footprint1
│       │   │   ├── footprint2
│       │   │   ├── footprint3
│       │   │   ├── footprint4
│       │   │   ├── footprint5
│       │   │   ├── footprint6
│       │   │   ├── footprint7
│       │   │   ├── footprint8
│       │   │   ├── layout.def
│       │   │   ├── layout0
│       │   │   ├── lock
│       │   │   ├── padstack
│       │   │   └── padstack.def
│       │   ├── S_parameter.aedt
│       │   ├── S_parameter.aedtresults
│       │   ├── TDR_simulation.aedb
│       │   │   ├── footprint.def
│       │   │   ├── footprint0
│       │   │   ├── footprint1
│       │   │   ├── footprint10
│       │   │   ├── footprint2
│       │   │   ├── footprint3
│       │   │   ├── footprint4
│       │   │   ├── footprint5
│       │   │   ├── footprint6
│       │   │   ├── footprint7
│       │   │   ├── footprint8
│       │   │   ├── footprint9
│       │   │   ├── layout.def
│       │   │   ├── layout0
│       │   │   ├── lock
│       │   │   ├── padstack
│       │   │   └── padstack.def
│       │   ├── TDR_simulation.aedt
│       │   ├── TDR_simulation.aedtresults
│       │   │   ├── ManagedFiles_Design0.asol
│       │   │   ├── TDR_simulation.asol
│       │   │   └── mf_0
│       │   └── s5gx_board.siw
│       └── s5gx_board.siw
└── 基于ANSYS的信号和电源完整性设计与分析配套资料.zip

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