zynq7系列FPGA串口通信回环实验

【核心代码】

.
├── uart_loopback
│   ├── uart_loopback.cache
│   │   ├── compile_simlib
│   │   │   ├── activehdl
│   │   │   ├── modelsim
│   │   │   ├── questa
│   │   │   ├── riviera
│   │   │   ├── vcs
│   │   │   └── xcelium
│   │   ├── ip
│   │   │   └── 2021.2
│   │   └── wt
│   │       ├── project.wpc
│   │       ├── synthesis.wdf
│   │       ├── synthesis_details.wdf
│   │       └── webtalk_pa.xml
│   ├── uart_loopback.hw
│   │   ├── hw_1
│   │   │   ├── hw.xml
│   │   │   ├── layout
│   │   │   └── wave
│   │   └── uart_loopback.lpr
│   ├── uart_loopback.ip_user_files
│   │   └── README.txt
│   ├── uart_loopback.runs
│   │   ├── impl_1
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── init_design.pb
│   │   │   ├── opt_design.pb
│   │   │   ├── phys_opt_design.pb
│   │   │   ├── place_design.pb
│   │   │   ├── project.wdf
│   │   │   ├── route_design.pb
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── uart_loopback_top.bit
│   │   │   ├── uart_loopback_top.tcl
│   │   │   ├── uart_loopback_top.vdi
│   │   │   ├── uart_loopback_top_bus_skew_routed.pb
│   │   │   ├── uart_loopback_top_bus_skew_routed.rpt
│   │   │   ├── uart_loopback_top_bus_skew_routed.rpx
│   │   │   ├── uart_loopback_top_clock_utilization_routed.rpt
│   │   │   ├── uart_loopback_top_control_sets_placed.rpt
│   │   │   ├── uart_loopback_top_drc_opted.pb
│   │   │   ├── uart_loopback_top_drc_opted.rpt
│   │   │   ├── uart_loopback_top_drc_opted.rpx
│   │   │   ├── uart_loopback_top_drc_routed.pb
│   │   │   ├── uart_loopback_top_drc_routed.rpt
│   │   │   ├── uart_loopback_top_drc_routed.rpx
│   │   │   ├── uart_loopback_top_io_placed.rpt
│   │   │   ├── uart_loopback_top_methodology_drc_routed.pb
│   │   │   ├── uart_loopback_top_methodology_drc_routed.rpt
│   │   │   ├── uart_loopback_top_methodology_drc_routed.rpx
│   │   │   ├── uart_loopback_top_opt.dcp
│   │   │   ├── uart_loopback_top_physopt.dcp
│   │   │   ├── uart_loopback_top_placed.dcp
│   │   │   ├── uart_loopback_top_power_routed.rpt
│   │   │   ├── uart_loopback_top_power_routed.rpx
│   │   │   ├── uart_loopback_top_power_summary_routed.pb
│   │   │   ├── uart_loopback_top_route_status.pb
│   │   │   ├── uart_loopback_top_route_status.rpt
│   │   │   ├── uart_loopback_top_routed.dcp
│   │   │   ├── uart_loopback_top_timing_summary_routed.pb
│   │   │   ├── uart_loopback_top_timing_summary_routed.rpt
│   │   │   ├── uart_loopback_top_timing_summary_routed.rpx
│   │   │   ├── uart_loopback_top_utilization_placed.pb
│   │   │   ├── uart_loopback_top_utilization_placed.rpt
│   │   │   ├── vivado.jou
│   │   │   ├── vivado.pb
│   │   │   └── write_bitstream.pb
│   │   └── synth_1
│   │       ├── ISEWrap.js
│   │       ├── ISEWrap.sh
│   │       ├── __synthesis_is_complete__
│   │       ├── gen_run.xml
│   │       ├── htr.txt
│   │       ├── rundef.js
│   │       ├── runme.bat
│   │       ├── runme.log
│   │       ├── runme.sh
│   │       ├── uart_loopback_top.dcp
│   │       ├── uart_loopback_top.tcl
│   │       ├── uart_loopback_top.vds
│   │       ├── uart_loopback_top_utilization_synth.pb
│   │       ├── uart_loopback_top_utilization_synth.rpt
│   │       ├── vivado.jou
│   │       └── vivado.pb
│   ├── uart_loopback.sim
│   ├── uart_loopback.srcs
│   │   ├── constrs_1
│   │   │   └── new
│   │   │       └── uart_loopback.xdc
│   │   ├── sources_1
│   │   │   └── new
│   │   │       ├── uart_loopback.v
│   │   │       ├── uart_loopback_top.v
│   │   │       ├── uart_recv.v
│   │   │       └── uart_send.v
│   │   └── utils_1
│   │       └── imports
│   │           └── synth_1
│   │               └── uart_loopback_top.dcp
│   ├── uart_loopback.xpr
│   ├── vivado.jou
│   ├── vivado.log
│   ├── vivado_18984.backup.jou
│   └── vivado_18984.backup.log
└── zynq7系列FPGA串口通信回环实验.zip

29 directories, 84 files