实例介绍
【实例简介】Verilog-A (SIMetrix仿真语言)
什么是Verilog-A？
Verilog-A是一种定义模拟模型的语言；它适用于定义具有高度抽象的行为模型以及半导体器件的高度详细的模型。
在引入Verilog-A和其他类似语言（如VHDL-AMS和MAST）之前，只有使用受控源、任意源和各种半导体器件的子电路，才能实现此类模型的定义。这种方法不灵活、笨拙，通常效率很低。
此外，SIMetrix Verilog-A是一种编译语言。这意味着Verilog-A代码以实现内置设备模型的相同方式编译为二进制可执行程序。这使得Verilog-A模型的速度非常快。
Verilog-A的SIMetrix实现使用编译器将Verilog-A源代码转换为使用“C”语言的程序代码。这又被编译成一个DLL，然后加载到SIMetrix内存映像中。然后使用模型和实例行在网表级别访问verilog-A描述。
使用Verilog-a无需安装“C”编译器。SIMetrix Verilog-a随开源“C”编译器gcc一起提供，使用的是mingw扩展。我们使用了一个精简版的gcc，它只包含实现此功能所需的基本文件。
SIMetrix Verilog-A编译器由我们开发；我们不授权第三方的产品，也不基于开源软件。这意味着我们对其了如指掌，能够提供与我们所有产品一样的高水平支持。
1.2 Verilog-A语言参考手册SIMetrix实现最初是基于版本2.2语言参考开发的
手册从版本8.3开始，我们更新了文档和编译器消息，以参考最新版本LRM 2.4。在大多数领域，LRM 2.4是LRM 2.2的超集，在几乎所有情况下，为LRM 2.2编写的Verilog-a模块在2.4实现中的工作方式相同，无需修改。
2.4版语言参考手册可从Verilog-A语言参考手册获得
【实例截图】
相关软件
小贴士
感谢您为本站写下的评论，您的评论对其它用户来说具有重要的参考价值，所以请认真填写。
- 类似“顶”、“沙发”之类没有营养的文字，对勤劳贡献的楼主来说是令人沮丧的反馈信息。
- 相信您也不想看到一排文字/表情墙，所以请不要反馈意义不大的重复字符，也请尽量不要纯表情的回复。
- 提问之前请再仔细看一遍楼主的说明，或许是您遗漏了。
- 请勿到处挖坑绊人、招贴广告。既占空间让人厌烦，又没人会搭理，于人于己都无利。
关于好例子网
本站旨在为广大IT学习爱好者提供一个非营利性互相学习交流分享平台。本站所有资源都可以被免费获取学习研究。本站资源来自网友分享，对搜索内容的合法性不具有预见性、识别性、控制性，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，平台无法对用户传输的作品、信息、内容的权属或合法性、安全性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论平台是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二与二十三条之规定，若资源存在侵权或相关问题请联系本站客服人员，点此联系我们。关于更多版权及免责申明参见 版权及免责申明
网友评论
我要评论