educoder verloig 语言实践

【实例截图】

【核心代码】

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├── educoder verloig 语言实践.zip
└── touge
    ├── 时序逻辑电路设计（第一部分）_答案
    │   ├── 触发器和寄存器
    │   │   ├── 第一关
    │   │   │   ├── dff_sync.sv
    │   │   │   └── dff_sync_tb.sv
    │   │   ├── 第三关
    │   │   │   ├── dff_sync.sv
    │   │   │   ├── reg_4bits.sv
    │   │   │   └── reg_4bits_tb.sv
    │   │   ├── 第二关
    │   │   │   ├── dff_en.sv
    │   │   │   └── dff_en_tb.sv
    │   │   └── 第四关
    │   │       ├── reg_4bits.sv
    │   │       └── reg_4bits_tb.sv
    │   ├── 计数器（基础版）
    │   │   ├── 第一关
    │   │   │   ├── cnt_bin.sv
    │   │   │   └── cnt_bin_tb.sv
    │   │   ├── 第三关
    │   │   │   ├── cnt_mod.sv
    │   │   │   └── cnt_mod_tb.sv
    │   │   ├── 第二关
    │   │   │   ├── cnt_bin.sv
    │   │   │   └── cnt_bin_tb.sv
    │   │   └── 第四关
    │   │       ├── cnt_ud.sv
    │   │       └── cnt_ud_tb.sv
    │   └── 移位寄存器（基础版）
    │       ├── 第一关
    │       │   ├── sreg_siso.sv
    │       │   └── sreg_siso_tb.sv
    │       ├── 第三关
    │       │   ├── sreg_piso.sv
    │       │   └── sreg_piso_tb.sv
    │       └── 第二关
    │           ├── sreg_sipo.sv
    │           └── sreg_sipo_tb.sv
    ├── 时序逻辑电路设计（第三部分）_答案
    │   ├── 存储器
    │   │   ├── 第一关
    │   │   │   ├── regfiles.sv
    │   │   │   └── regfiles_tb.sv
    │   │   └── 第二关
    │   │       ├── ram.sv
    │   │       └── ram_tb.sv
    │   ├── 有限状态机
    │   │   ├── 第一关
    │   │   │   ├── seqdet_fsm.sv
    │   │   │   └── seqdet_fsm_tb.sv
    │   │   └── 第二关
    │   │       ├── seqdet_fsm.sv
    │   │       └── seqdet_fsm_tb.sv
    │   └── 组合逻辑测试程序
    │       └── 第一关
    │           ├── wl.sv
    │           └── wl_tb.sv
    ├── 时序逻辑电路设计（第二部分）_答案
    │   ├── 计数器的应用
    │   │   ├── 第一关
    │   │   │   ├── clkdiv.sv
    │   │   │   └── clkdiv_tb.sv
    │   │   ├── 第三关
    │   │   │   ├── pwm.sv
    │   │   │   └── pwm_tb.sv
    │   │   └── 第二关
    │   │       ├── clken.sv
    │   │       └── clken_tb.sv
    │   └── 移位寄存器的应用
    │       ├── 第一关
    │       │   ├── edge_det.sv
    │       │   └── edge_det_tb.sv
    │       └── 第二关
    │           ├── clken.sv
    │           ├── debouncing.sv
    │           └── debouncing_tb.sv
    ├── 组合逻辑电路设计（第一部分）_答案
    │   ├── 编码器（基础版）_答案
    │   │   ├── 第一关
    │   │   │   ├── enc8to3.sv
    │   │   │   └── enc8to3_tb.sv
    │   │   ├── 第三关
    │   │   │   ├── bin2bcd_4bits.sv
    │   │   │   └── bin2bcd_4bits_tb.sv
    │   │   ├── 第二关
    │   │   │   ├── prio_enc8to3.sv
    │   │   │   └── prio_enc8to3_tb.sv
    │   │   └── 第四关
    │   │       ├── gray_4bits.sv
    │   │       └── gray_4bits_tb.sv
    │   ├── 译码器（基础版）_答案
    │   │   ├── 第一关
    │   │   │   ├── dec3to8.sv
    │   │   │   └── dec3to8_tb.sv
    │   │   ├── 第三关
    │   │   │   ├── hex7seg.sv
    │   │   │   └── hex7seg_tb.sv
    │   │   └── 第二关
    │   │       ├── dec3to8.sv
    │   │       └── dec3to8_tb.sv
    │   ├── 编码器（基础版）_答案.rar
    │   ├── 译码器（基础版）_答案.rar
    │   ├── 多路选择器（基础版）_答案
    │   │   ├── 第一关
    │   │   │   ├── mux8.sv
    │   │   │   └── mux8_tb.sv
    │   │   ├── 第三关
    │   │   │   ├── mux8.sv
    │   │   │   └── mux8_tb.sv
    │   │   ├── 第二关
    │   │   │   ├── mux8.sv
    │   │   │   └── mux8_tb.sv
    │   │   ├── 第五关
    │   │   │   ├── mux8_4bits.sv
    │   │   │   └── mux8_4bits_tb.sv
    │   │   └── 第四关
    │   │       ├── mux2.sv
    │   │       ├── mux4.sv
    │   │       ├── mux8.sv
    │   │       └── mux8_tb.sv
    │   └── 多路选择器（基础版）_答案.rar
    └── 组合逻辑电路设计（第二部分）_答案
        ├── 运算器
        │   ├── 第一关
        │   │   ├── fulladder.sv
        │   │   └── fulladder_tb.sv
        │   ├── 第三关
        │   │   ├── adder_8bits.sv
        │   │   ├── alu_8bits.sv
        │   │   ├── alu_8bits_tb.sv
        │   │   └── fulladder.sv
        │   ├── 第二关
        │   │   ├── adder_8bits.sv
        │   │   ├── adder_8bits_tb.sv
        │   │   └── fulladder.sv
        │   └── 第四关
        │       ├── mul_8bits.sv
        │       └── mul_8bits_tb.sv
        ├── 测试程序
        │   └── 第一关
        │       ├── wl.sv
        │       └── wl_tb.sv
        ├── 编码器（进阶版）
        │   ├── 第一关
        │   │   ├── 74LS148.sv
        │   │   └── 74LS148_tb.sv
        │   ├── 第三关
        │   │   ├── bin2bcd.sv
        │   │   └── bin2bcd_tb.sv
        │   └── 第二关
        │       ├── 74LS148.sv
        │       ├── enc10to4.sv
        │       └── enc10to4_tb.sv
        ├── 译码器（进阶版）
        │   ├── 第一关
        │   │   ├── 74LS138.sv
        │   │   └── 74LS138_tb.sv
        │   ├── 第三关
        │   │   ├── 74LS138.sv
        │   │   ├── dec4to16.sv
        │   │   └── dec4to16_tb.sv
        │   ├── 第二关
        │   │   ├── 74LS138.sv
        │   │   ├── fulladder.sv
        │   │   └── fulladder_tb.sv
        │   └── 第四关
        │       ├── 74LS138.sv
        │       ├── 74LS151.sv
        │       ├── comp_4bits.sv
        │       └── comp_4bits_tb.sv
        └── 多路选择器（进阶版）
            ├── 第一关
            │   ├── 74LS253.sv
            │   └── 74LS253_tb.sv
            └── 第二关
                ├── 74LS253.sv
                ├── fulladder.sv
                └── fulladder_tb.sv

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