实例介绍
【实例简介】vivado FIFO IP的使用（包含完整工程文件）
【实例截图】
【核心代码】
.
├── FIFO_Use.cache
│ ├── compile_simlib
│ │ ├── activehdl
│ │ ├── ies
│ │ ├── modelsim
│ │ ├── questa
│ │ ├── riviera
│ │ └── vcs
│ └── wt
│ ├── gui_resources.wdf
│ ├── java_command_handlers.wdf
│ ├── project.wpc
│ ├── synthesis.wdf
│ ├── webtalk_pa.xml
│ └── xsim.wdf
├── FIFO_Use.hw
│ └── FIFO_Use.lpr
├── FIFO_Use.ip_user_files
│ ├── README.txt
│ ├── ip
│ │ ├── clk_wiz_0
│ │ │ ├── clk_wiz_0.veo
│ │ │ ├── clk_wiz_0_stub.v
│ │ │ └── clk_wiz_0_stub.vhdl
│ │ └── fifo_generator_0
│ │ ├── fifo_generator_0.veo
│ │ ├── fifo_generator_0.vho
│ │ ├── fifo_generator_0_stub.v
│ │ └── fifo_generator_0_stub.vhdl
│ ├── ipstatic
│ │ ├── hdl
│ │ │ ├── fifo_generator_v13_1_rfs.v
│ │ │ └── fifo_generator_v13_1_rfs.vhd
│ │ └── simulation
│ │ └── fifo_generator_vlog_beh.v
│ └── sim_scripts
│ ├── clk_wiz_0
│ │ ├── README.txt
│ │ ├── activehdl
│ │ │ ├── README.txt
│ │ │ ├── clk_wiz_0.sh
│ │ │ ├── clk_wiz_0.udo
│ │ │ ├── compile.do
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── ies
│ │ │ ├── README.txt
│ │ │ ├── clk_wiz_0.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ └── run.f
│ │ ├── modelsim
│ │ │ ├── README.txt
│ │ │ ├── clk_wiz_0.sh
│ │ │ ├── clk_wiz_0.udo
│ │ │ ├── compile.do
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── questa
│ │ │ ├── README.txt
│ │ │ ├── clk_wiz_0.sh
│ │ │ ├── clk_wiz_0.udo
│ │ │ ├── compile.do
│ │ │ ├── elaborate.do
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── riviera
│ │ │ ├── README.txt
│ │ │ ├── clk_wiz_0.sh
│ │ │ ├── clk_wiz_0.udo
│ │ │ ├── compile.do
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── vcs
│ │ │ ├── README.txt
│ │ │ ├── clk_wiz_0.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ └── simulate.do
│ │ └── xsim
│ │ ├── README.txt
│ │ ├── clk_wiz_0.sh
│ │ ├── cmd.tcl
│ │ ├── elab.opt
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── vlog.prj
│ │ └── xsim.ini
│ └── fifo_generator_0
│ ├── README.txt
│ ├── activehdl
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── fifo_generator_0.sh
│ │ ├── fifo_generator_0.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── ies
│ │ ├── README.txt
│ │ ├── fifo_generator_0.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ └── run.f
│ ├── modelsim
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── fifo_generator_0.sh
│ │ ├── fifo_generator_0.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── questa
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── elaborate.do
│ │ ├── fifo_generator_0.sh
│ │ ├── fifo_generator_0.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── riviera
│ │ ├── README.txt
│ │ ├── compile.do
│ │ ├── fifo_generator_0.sh
│ │ ├── fifo_generator_0.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── vcs
│ │ ├── README.txt
│ │ ├── fifo_generator_0.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ └── simulate.do
│ └── xsim
│ ├── README.txt
│ ├── cmd.tcl
│ ├── elab.opt
│ ├── fifo_generator_0.sh
│ ├── file_info.txt
│ ├── glbl.v
│ ├── vhdl.prj
│ ├── vlog.prj
│ └── xsim.ini
├── FIFO_Use.runs
│ ├── clk_wiz_0_synth_1
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── clk_wiz_0.dcp
│ │ ├── clk_wiz_0.tcl
│ │ ├── clk_wiz_0.vds
│ │ ├── clk_wiz_0_utilization_synth.pb
│ │ ├── clk_wiz_0_utilization_synth.rpt
│ │ ├── dont_touch.xdc
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── project.wdf
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.log
│ │ ├── runme.sh
│ │ ├── vivado.jou
│ │ └── vivado.pb
│ └── fifo_generator_0_synth_1
│ ├── ISEWrap.js
│ ├── ISEWrap.sh
│ ├── dont_touch.xdc
│ ├── fifo_generator_0.dcp
│ ├── fifo_generator_0.tcl
│ ├── fifo_generator_0.vds
│ ├── fifo_generator_0_utilization_synth.pb
│ ├── fifo_generator_0_utilization_synth.rpt
│ ├── gen_run.xml
│ ├── htr.txt
│ ├── project.wdf
│ ├── rundef.js
│ ├── runme.bat
│ ├── runme.log
│ ├── runme.sh
│ ├── vivado.jou
│ └── vivado.pb
├── FIFO_Use.sim
│ └── sim_1
│ └── behav
│ ├── compile.bat
│ ├── compile.log
│ ├── elaborate.bat
│ ├── elaborate.log
│ ├── glbl.v
│ ├── sim_FIFO.tcl
│ ├── sim_FIFO_behav.wdb
│ ├── sim_FIFO_vhdl.prj
│ ├── sim_FIFO_vlog.prj
│ ├── simulate.bat
│ ├── simulate.log
│ ├── webtalk.jou
│ ├── webtalk.log
│ ├── webtalk_67416.backup.jou
│ ├── webtalk_67416.backup.log
│ ├── xelab.pb
│ ├── xsim.dir
│ │ ├── sim_FIFO_behav
│ │ │ ├── Compile_Options.txt
│ │ │ ├── TempBreakPointFile.txt
│ │ │ ├── webtalk
│ │ │ │ ├── usage_statistics_ext_xsim.html
│ │ │ │ └── usage_statistics_ext_xsim.xml
│ │ │ ├── xsim.dbg
│ │ │ ├── xsim.mem
│ │ │ ├── xsim.reloc
│ │ │ ├── xsim.rtti
│ │ │ ├── xsim.svtype
│ │ │ ├── xsim.type
│ │ │ ├── xsim.xdbg
│ │ │ ├── xsimSettings.ini
│ │ │ ├── xsimcrash.log
│ │ │ ├── xsimk.exe
│ │ │ └── xsimkernel.log
│ │ ├── xil_defaultlib
│ │ │ ├── @max_@get.sdb
│ │ │ ├── clk_wiz_0.sdb
│ │ │ ├── clk_wiz_0_clk_wiz.sdb
│ │ │ ├── fifo_generator_0.sdb
│ │ │ ├── fifo_rd.sdb
│ │ │ ├── fifo_wr.sdb
│ │ │ ├── glbl.sdb
│ │ │ ├── my_@f@i@f@o.sdb
│ │ │ ├── sim_@f@i@f@o.sdb
│ │ │ └── xil_defaultlib.rlx
│ │ └── xsim.svtype
│ ├── xsim.ini
│ ├── xsim.ini.bak
│ ├── xvhdl.log
│ ├── xvhdl.pb
│ ├── xvlog.log
│ └── xvlog.pb
├── FIFO_Use.srcs
│ ├── sim_1
│ │ └── new
│ │ └── sim_FIFO.v
│ └── sources_1
│ ├── imports
│ │ └── src
│ │ ├── fifo_rd.v
│ │ └── fifo_wr.v
│ ├── ip
│ │ ├── clk_wiz_0
│ │ │ ├── clk_wiz_0.dcp
│ │ │ ├── clk_wiz_0.v
│ │ │ ├── clk_wiz_0.veo
│ │ │ ├── clk_wiz_0.xci
│ │ │ ├── clk_wiz_0.xdc
│ │ │ ├── clk_wiz_0.xml
│ │ │ ├── clk_wiz_0_board.xdc
│ │ │ ├── clk_wiz_0_clk_wiz.v
│ │ │ ├── clk_wiz_0_ooc.xdc
│ │ │ ├── clk_wiz_0_sim_netlist.v
│ │ │ ├── clk_wiz_0_sim_netlist.vhdl
│ │ │ ├── clk_wiz_0_stub.v
│ │ │ ├── clk_wiz_0_stub.vhdl
│ │ │ ├── doc
│ │ │ │ └── clk_wiz_v5_4_changelog.txt
│ │ │ ├── mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ ├── mmcm_pll_drp_func_7s_pll.vh
│ │ │ ├── mmcm_pll_drp_func_us_mmcm.vh
│ │ │ ├── mmcm_pll_drp_func_us_pll.vh
│ │ │ ├── mmcm_pll_drp_func_us_plus_mmcm.vh
│ │ │ └── mmcm_pll_drp_func_us_plus_pll.vh
│ │ └── fifo_generator_0
│ │ ├── doc
│ │ │ └── fifo_generator_v13_1_changelog.txt
│ │ ├── fifo_generator_0.dcp
│ │ ├── fifo_generator_0.veo
│ │ ├── fifo_generator_0.vho
│ │ ├── fifo_generator_0.xci
│ │ ├── fifo_generator_0.xdc
│ │ ├── fifo_generator_0.xml
│ │ ├── fifo_generator_0_clocks.xdc
│ │ ├── fifo_generator_0_ooc.xdc
│ │ ├── fifo_generator_0_sim_netlist.v
│ │ ├── fifo_generator_0_sim_netlist.vhdl
│ │ ├── fifo_generator_0_stub.v
│ │ ├── fifo_generator_0_stub.vhdl
│ │ ├── hdl
│ │ │ ├── blk_mem_gen_v8_3_vhsyn_rfs.vhd
│ │ │ ├── fifo_generator_v13_1_rfs.v
│ │ │ ├── fifo_generator_v13_1_rfs.vhd
│ │ │ └── fifo_generator_v13_1_vhsyn_rfs.vhd
│ │ ├── sim
│ │ │ └── fifo_generator_0.v
│ │ ├── simulation
│ │ │ └── fifo_generator_vlog_beh.v
│ │ └── synth
│ │ └── fifo_generator_0.vhd
│ └── new
│ ├── Max_Get.v
│ └── my_FIFO.v
├── FIFO_Use.xpr
├── sim_FIFO_behav.wcfg
├── vivado FIFO IP的使用（包含完整工程文件）.zip
├── vivado.jou
├── vivado.log
├── vivado_23188.backup.jou
├── vivado_23188.backup.log
└── vivado_pid29424.str
60 directories, 258 files
标签： FPGA
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