用Verilog HDL 设计的MIPS32位CPU.rar

【实例简介】
这是一个学生用Verilog HDL设计的一个完整的MIPS CPU，结构清晰，设计思想非常专业，具有较高的学习参考价值。
【实例截图】
【核心代码】
4744302543009336810.rar
└── 一个完整的MIPS CPU
└── MIPS
├── ISE
│   ├── automake.log
│   ├── global_map.ncd
│   ├── global_map.ngm
│   ├── global_pad.csv
│   ├── global_pad.txt
│   ├── global_vhdl.prj
│   ├── global.xpi
│   ├── ISE.dhp
│   ├── ISE.npl
│   ├── main.bld
│   ├── main.cmd_log
│   ├── main.lso
│   ├── main_map.ncd
│   ├── main_map.ngm
│   ├── main.mrp
│   ├── main.nc1
│   ├── main.ncd
│   ├── main.ngc
│   ├── main.ngd
│   ├── main.ngm
│   ├── main.ngr
│   ├── main.pad
│   ├── main_pad.csv
│   ├── main.pad_txt
│   ├── main_pad.txt
│   ├── main.par
│   ├── main.par_nlf
│   ├── main.pcf
│   ├── main.placed_ncd_tracker
│   ├── main.prj
│   ├── main.routed_ncd_tracker
│   ├── main.stx
│   ├── main.syr
│   ├── main_TEST_v_tf.tdo
│   ├── main_TEST_v_tf.udo
│   ├── main_timesim.nlf
│   ├── main_timesim.sdf
│   ├── main_timesim.v
│   ├── main.twr
│   ├── main.twx
│   ├── main.versim_par
│   ├── main_vhdl.prj
│   ├── main.xpi
│   ├── _ngo
│   │   └── netlist.lst
│   ├── __projnav
│   │   ├── coregen.rsp
│   │   ├── createTF.err
│   │   ├── ednTOngd_tcl.rsp
│   │   ├── global.xst
│   │   ├── ISE_flowplus.gfl
│   │   ├── ISE.gfl
│   │   ├── main.xst
│   │   ├── map.log
│   │   ├── nc1TOncd_tcl.rsp
│   │   ├── netgen_par_tcl.rsp
│   │   ├── par.log
│   │   ├── posttrc.log
│   │   └── runXst_tcl.rsp
│   ├── __projnav.log
│   ├── TEST.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── work
│   │   └── _info
│   └── xst
│   └── work
│   ├── hdllib.ref
│   ├── vlg0A
│   │   └── Data_Memory.bin
│   ├── vlg15
│   │   └── global.bin
│   ├── vlg20
│   │   └── Registers.bin
│   ├── vlg2D
│   │   └── main.bin
│   ├── vlg30
│   │   └── Decode.bin
│   ├── vlg3B
│   │   └── Code_Memory.bin
│   ├── vlg41
│   │   └── Control.bin
│   ├── vlg47
│   │   └── Execute.bin
│   └── vlg62
│   └── Fetch.bin
├── mips.doc
├── ModelSim
│   ├── MIPS.cr.mti
│   ├── MIPS.mpf
│   └── work
│   ├── @code_@memory
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── @control
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── @data_@memory
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── @decode
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── @execute
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── @fetch
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── global
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── main
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── main_test
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── @registers
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Source
│   ├── code_memory.v
│   ├── code_memory.v.bak
│   ├── control.v
│   ├── data_memory.v
│   ├── decode.v
│   ├── execute.v
│   ├── fetch.v
│   ├── global.h.bak
│   ├── global.v
│   ├── main_test.v
│   ├── main.v
│   └── registers.v
└── 说明.doc

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