ARM7 Verilog 源代码.rar

【实例简介】
包arm7的verilog设计源代码，，和一个word说明书，，
【实例截图】
【核心代码】
16359647448918972074.rar
├── arm7
│   ├── accessories.v
│   ├── addr_reg.v
│   ├── alu_structural.v
│   ├── alu.v
│   ├── and10.dmem
│   ├── and10.dmemout
│   ├── and10.dmemr
│   ├── and10.imem
│   ├── and10.regout
│   ├── and10.regsr
│   ├── arm7.dmem
│   ├── arm7.dmemout
│   ├── arm7.dmemr
│   ├── arm7.imem
│   ├── arm7.regout
│   ├── arm7.regsr
│   ├── arm7_sys.v
│   ├── arm7.v
│   ├── armcontroller.v
│   ├── armdatapath.v
│   ├── AVLMemory.v
│   ├── barrel.v
│   ├── booth.v
│   ├── clock.v
│   ├── CPUside.v
│   ├── defines.v
│   ├── do_verilog
│   ├── exception.mem
│   ├── MemoryInterface.v
│   ├── Memoryside.v
│   ├── regfile.v
│   ├── shift_maker.v
│   ├── sign_extend.v
│   ├── SimpleMemory.v
│   ├── SuperCPSR.v
│   ├── test_addr_reg.out
│   ├── test_alu.out
│   ├── test_barrel.out
│   ├── testbench_addr_reg.v
│   ├── testbench_alu.v
│   ├── testbench_arm7.v
│   ├── testbench_AVLMemory.v
│   ├── testbench_barrel.v
│   ├── testbench_booth.v
│   ├── testbench_controller.v
│   ├── testbench_CPUside.v
│   ├── testbench_dedsec.v
│   ├── testbench_memory.v
│   ├── testbench_regfile2.v
│   ├── testbench_regfile3.v
│   ├── testbench_regfile4.v
│   ├── testbench_regfile.v
│   ├── testbench_SimpleMemory.v
│   ├── testbench_wd_reg.v
│   ├── test_booth.out
│   ├── test_regfile.out
│   ├── test_reg.out
│   ├── test_wd_reg.out
│   ├── transcript
│   └── wd_reg.v
├── arm7_core.doc
└── ReadMe.txt

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