基于FPGA的雷达信号处理实现.zip

【实例简介】
01 雷达总体概括 02 雷达信号处理类型和定义 03 FPGA_DSP_PPC_ARM总体简介 04 雷达信号处理仿真 05 FPGA具体硬件模块 06 雷达理论使用FPGA实现 07 雷达抗干扰措施和仿真 08 雷达抗干扰FPGA实现 09 新体制雷达和具体实现 10 雷达总体总结
【实例截图】
【核心代码】
16359647757803640108.zip
└── 基于FPGA的雷达信号处理实现
├── 01 雷达总体概括
│   ├── 01 相关资料
│   │   ├── lesson2.m
│   │   ├── maiya_i.coe
│   │   ├── maiya_q.coe
│   │   └── weili(1).m
│   ├── 专题1-雷达总体概括第1讲.ppt
│   ├── 专题1-雷达总体概括第2讲.ppt
│   └── 专题1-雷达总体概括第3讲.ppt
├── 02 雷达信号处理类型和定义
│   ├── 02 相关资料
│   │   ├── cfar.m
│   │   ├── mtd_my8dian.m
│   │   └── mti_xianshi.m
│   ├── 专题2-雷达信号处理类型和定义第1讲.ppt
│   ├── 专题2-雷达信号处理类型和定义第2讲.ppt
│   └── 专题2-雷达信号处理类型和定义第3讲.ppt
├── 03 FPGA_DSP_PPC_ARM总体简介
│   ├── 03 相关资料
│   │   ├── project_2
│   │   │   ├── project_2.cache
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources(1).wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── project_2.hw
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│   │   │   ├── project_2.sim
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│   │   │   │   └── sources_1
│   │   │   │   └── new
│   │   │   │   └── top_lesson1.vhd
│   │   │   └── project_2.xpr
│   │   ├── top_lesson1
│   │   │   ├── ipcore_dir
│   │   │   ├── iseconfig
│   │   │   │   ├── top_lesson1.projectmgr
│   │   │   │   └── top_top.xreport
│   │   │   ├── _ngo
│   │   │   │   └── netlist.lst
│   │   │   ├── templates
│   │   │   ├── top_lesson1.gise
│   │   │   ├── top_lesson1.xise
│   │   │   ├── top_top_2017-7-30-10-23-31.twx
│   │   │   ├── top_top.bgn
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│   │   │   ├── top_top.cmd_log
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│   │   │   ├── top_top_summary.xml
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│   │   │   ├── ucf_lesoon1.ucf
│   │   │   ├── usage_statistics_webtalk.html
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│   │   │   ├── xlnx_auto_0_xdb
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│   │   │   │   ├── par.xmsgs
│   │   │   │   ├── pn_parser.xmsgs
│   │   │   │   ├── trce.xmsgs
│   │   │   │   └── xst.xmsgs
│   │   │   └── xst
│   │   │   ├── dump.xst
│   │   │   │   └── top_top.prj
│   │   │   │   └── ngx
│   │   │   │   ├── notopt
│   │   │   │   └── opt
│   │   │   ├── projnav.tmp
│   │   │   └── work
│   │   │   ├── hdllib.ref
│   │   │   ├── hdpdeps.ref
│   │   │   └── sub00
│   │   │   ├── vhpl00.vho
│   │   │   └── vhpl01.vho
│   │   └── 说明.txt
│   ├── 专题3-FPGA_DSP_PPC_ARM总体简介-1.ppt
│   ├── 专题3-FPGA_DSP_PPC_ARM总体简介-2.ppt
│   └── 专题3-FPGA_DSP_PPC_ARM总体简介-3.ppt
├── 04 雷达信号处理仿真
│   ├── 04 相关资料
│   │   ├── enob
│   │   │   ├── 48M_117.2K_A.prn
│   │   │   ├── 48M_117_2K_A.prn
│   │   │   ├── 48M_234_4k.prn
│   │   │   ├── ADC_48M_ENOB.m
│   │   │   └── array_xiangkongzhen.m
│   │   ├── music
│   │   │   └── doa_music.m
│   │   └── my_all_dsp.m
│   ├── 专题4-雷达信号处理仿真第10讲.ppt
│   ├── 专题4-雷达信号处理仿真第11讲.ppt
│   └── 专题4-雷达信号处理仿真第12讲.ppt
├── 05 FPGA具体硬件模块
│   ├── 05 相关资料
│   │   ├── 7734-14284-xdcyueshujiqiao-shizhongpian11.pdf
│   │   ├── blk_mem_gen_ds512.pdf
│   │   ├── dan_FM.coe
│   │   ├── danyinpintiaopin.m
│   │   ├── ds180_7Series_Overview.pdf
│   │   ├── ise_dds_ip.pdf
│   │   ├── lesson13_ise
│   │   │   ├── ipcore_dir
│   │   │   │   ├── blk_mem_gen_ds512.pdf
│   │   │   │   ├── blk_mem_gen_readme.txt
│   │   │   │   ├── coregen.cgp
│   │   │   │   ├── coregen.log
│   │   │   │   ├── create_rom_ip.tcl
│   │   │   │   ├── rom_ip
│   │   │   │   │   └── doc
│   │   │   │   │   ├── blk_mem_gen_ds512.pdf
│   │   │   │   │   └── blk_mem_gen_v6_1_vinfo.html
│   │   │   │   ├── rom_ip.asy
│   │   │   │   ├── rom_ip_flist.txt
│   │   │   │   ├── rom_ip.gise
│   │   │   │   ├── rom_ip.mif
│   │   │   │   ├── rom_ip.ncf
│   │   │   │   ├── rom_ip.ngc
│   │   │   │   ├── rom_ip.sym
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│   │   │   │   ├── rom_ip.xco
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│   │   │   │   ├── tmp
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│   │   │   │   │   ├── xlnx_auto_0_xdb
│   │   │   │   │   └── _xmsgs
│   │   │   │   │   ├── ngcbuild.xmsgs
│   │   │   │   │   ├── pn_parser.xmsgs
│   │   │   │   │   └── xst.xmsgs
│   │   │   │   └── _xmsgs
│   │   │   │   ├── cg.xmsgs
│   │   │   │   └── pn_parser.xmsgs
│   │   │   ├── iseconfig
│   │   │   │   ├── lesson13.projectmgr
│   │   │   │   └── top.xreport
│   │   │   ├── lesson13.gise
│   │   │   ├── lesson13.xise
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│   │   │   ├── par_usage_statistics.html
│   │   │   ├── top.bgn
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│   │   │   ├── top_summary.xml
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│   │   │   │   ├── trce.xmsgs
│   │   │   │   └── xst.xmsgs
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│   │   │   │   └── top.prj
│   │   │   ├── projnav.tmp
│   │   │   └── work
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│   │   │   └── work.vdbx
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│   │   │   ├── ipcore_dir
│   │   │   │   ├── coregen(1).cgp
│   │   │   │   ├── coregen.log
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│   │   │   │   ├── create_dds_ip.tcl
│   │   │   │   ├── dds_ip
│   │   │   │   │   └── doc
│   │   │   │   │   ├── dds_compiler_v4_0_vinfo.html
│   │   │   │   │   └── dds_ds558.pdf
│   │   │   │   ├── dds_ip_2
│   │   │   │   │   └── doc
│   │   │   │   │   ├── dds_compiler_v4_0_vinfo.html
│   │   │   │   │   └── dds_ds558.pdf
│   │   │   │   ├── dds_ip_2.asy
│   │   │   │   ├── dds_ip_2_flist.txt
│   │   │   │   ├── dds_ip_2.gise
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│   │   │   │   ├── dds_ip_2.ngc
│   │   │   │   ├── dds_ip_2_readme.txt
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│   │   │   │   ├── dds_ip.asy
│   │   │   │   ├── dds_ip_flist.txt
│   │   │   │   ├── dds_ip.gise
│   │   │   │   ├── dds_ip.ncf
│   │   │   │   ├── dds_ip.ngc
│   │   │   │   ├── dds_ip_readme.txt
│   │   │   │   ├── dds_ip.sym
│   │   │   │   ├── dds_ip.v
│   │   │   │   ├── dds_ip.veo
│   │   │   │   ├── dds_ip.xco
│   │   │   │   ├── dds_ip.xise
│   │   │   │   ├── dds_ip_xmdf.tcl
│   │   │   │   ├── edit_dds_ip.tcl
│   │   │   │   ├── tmp
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│   │   │   │   │   ├── dds_ip_dds_compiler_v4_0_xst_1.lso
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│   │   │   │   └── _xmsgs
│   │   │   │   ├── cg.xmsgs
│   │   │   │   └── pn_parser.xmsgs
│   │   │   ├── iseconfig
│   │   │   │   ├── lesson14_dds.projectmgr
│   │   │   │   └── top.xreport
│   │   │   ├── lesson14_dds.gise
│   │   │   ├── lesson14_dds.xise
│   │   │   ├── _ngo
│   │   │   │   └── netlist.lst
│   │   │   ├── top.bld
│   │   │   ├── top.cmd_log
│   │   │   ├── top_envsettings.html
│   │   │   ├── top.lso
│   │   │   ├── top_map.map
│   │   │   ├── top_map.mrp
│   │   │   ├── top_map.ngm
│   │   │   ├── top.ngc
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│   │   │   ├── top.ngr
│   │   │   ├── top.prj
│   │   │   ├── top.stx
│   │   │   ├── top_summary.html
│   │   │   ├── top.syr
│   │   │   ├── top.v
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│   │   │   ├── top_xst.xrpt
│   │   │   ├── webtalk_pn.xml
│   │   │   ├── xlnx_auto_0_xdb
│   │   │   │   └── cst.xbcd
│   │   │   ├── _xmsgs
│   │   │   │   ├── map.xmsgs
│   │   │   │   ├── ngdbuild.xmsgs
│   │   │   │   ├── pn_parser.xmsgs
│   │   │   │   └── xst.xmsgs
│   │   │   └── xst
│   │   │   ├── dump.xst
│   │   │   │   └── top.prj
│   │   │   ├── projnav.tmp
│   │   │   └── work
│   │   │   ├── work.sdbl
│   │   │   └── work.sdbx
│   │   ├── lesson15_vivado
│   │   │   ├── project_4.cache
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   │   ├── cfb8e99bde166a7c
│   │   │   │   │   │   ├── cfb8e99bde166a7c.xci
│   │   │   │   │   │   ├── gtwizard_0.dcp
│   │   │   │   │   │   ├── gtwizard_0_sim_netlist(1).v
│   │   │   │   │   │   ├── gtwizard_0_sim_netlist.vhdl
│   │   │   │   │   │   ├── gtwizard_0_stub.v
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│   │   │   │   │   └── cfb8e99bde166a7c.logs
│   │   │   │   │   └── runme.log
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
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│   │   │   ├── project_4.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   └── gtwizard_0
│   │   │   │   │   ├── gtwizard_0_stub.v
│   │   │   │   │   ├── gtwizard_0_stub.vhdl
│   │   │   │   │   └── gtwizard_0.vho
│   │   │   │   ├── mem_init_files
│   │   │   │   │   └── v7ht.tcl
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   └── gtwizard_0
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info(1).txt
│   │   │   │   │   ├── gtwizard_0.sh
│   │   │   │   │   ├── gtwizard_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   ├── v7ht.tcl
│   │   │   │   │   └── wave.do
│   │   │   │   ├── ies
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── gtwizard_0.sh
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── run.f
│   │   │   │   │   └── v7ht.tcl
│   │   │   │   ├── modelsim
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── gtwizard_0.sh
│   │   │   │   │   ├── gtwizard_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   ├── v7ht.tcl
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── elaborate.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── gtwizard_0.sh
│   │   │   │   │   ├── gtwizard_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   ├── v7ht.tcl
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── gtwizard_0.sh
│   │   │   │   │   ├── gtwizard_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   ├── v7ht.tcl
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── gtwizard_0.sh
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── v7ht.tcl
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── gtwizard_0.sh
│   │   │   │   ├── README.txt
│   │   │   │   ├── v7ht.tcl
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── project_4.runs
│   │   │   │   └── gtwizard_0_synth_1
│   │   │   │   ├── dont_touch.xdc
│   │   │   │   ├── fsm_encoding.os
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── gtwizard_0.dcp
│   │   │   │   ├── gtwizard_0.tcl
│   │   │   │   ├── gtwizard_0_utilization_synth.pb
│   │   │   │   ├── gtwizard_0_utilization_synth.rpt
│   │   │   │   ├── gtwizard_0.vds
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── project_4.sim
│   │   │   ├── project_4.srcs
│   │   │   │   └── sources_1
│   │   │   │   └── ip
│   │   │   │   └── gtwizard_0
│   │   │   │   ├── doc
│   │   │   │   │   └── gtwizard_v3_6_changelog.txt
│   │   │   │   ├── gtwizard_0
│   │   │   │   │   └── example_design
│   │   │   │   │   ├── gtwizard_0_rx_startup_fsm.vhd
│   │   │   │   │   ├── gtwizard_0_sync_block.vhd
│   │   │   │   │   └── gtwizard_0_tx_startup_fsm.vhd
│   │   │   │   ├── gtwizard_0_cpll_railing.vhd
│   │   │   │   ├── gtwizard_0.dcp
│   │   │   │   ├── gtwizard_0_gt.vhd
│   │   │   │   ├── gtwizard_0_init.vhd
│   │   │   │   ├── gtwizard_0_multi_gt.vhd
│   │   │   │   ├── gtwizard_0_ooc.xdc
│   │   │   │   ├── gtwizard_0_sim_netlist.v
│   │   │   │   ├── gtwizard_0_sim_netlist.vhdl
│   │   │   │   ├── gtwizard_0_stub.v
│   │   │   │   ├── gtwizard_0_stub.vhdl
│   │   │   │   ├── gtwizard_0.vhd
│   │   │   │   ├── gtwizard_0.vho
│   │   │   │   ├── gtwizard_0.xci
│   │   │   │   ├── gtwizard_0.xdc
│   │   │   │   ├── gtwizard_0.xml
│   │   │   │   └── tcl
│   │   │   │   └── v7ht.tcl
│   │   │   └── project_4.xpr
│   │   ├── pg057-fifo-generator.pdf
│   │   ├── project_2
│   │   │   ├── project_2.cache
│   │   │   │   ├── compile_simlib
│   │   │   │   │   ├── activehdl
│   │   │   │   │   ├── ies(1)
│   │   │   │   │   ├── modelsim
│   │   │   │   │   ├── questa
│   │   │   │   │   ├── riviera
│   │   │   │   │   └── vcs
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   │   ├── 1d03822bef423d0c
│   │   │   │   │   │   ├── 1d03822bef423d0c.xci
│   │   │   │   │   │   ├── dds_compiler_0(1).dcp
│   │   │   │   │   │   ├── dds_compiler_0_sim_netlist.v
│   │   │   │   │   │   ├── dds_compiler_0_sim_netlist.vhdl
│   │   │   │   │   │   ├── dds_compiler_0_stub.v
│   │   │   │   │   │   └── dds_compiler_0_stub.vhdl
│   │   │   │   │   ├── 1d03822bef423d0c.logs
│   │   │   │   │   │   └── runme.log
│   │   │   │   │   ├── 31f089cc14c03860
│   │   │   │   │   │   ├── 31f089cc14c03860.xci
│   │   │   │   │   │   ├── dds_ip2.dcp
│   │   │   │   │   │   ├── dds_ip2_sim_netlist.v
│   │   │   │   │   │   ├── dds_ip2_sim_netlist.vhdl
│   │   │   │   │   │   ├── dds_ip2_stub.v
│   │   │   │   │   │   └── dds_ip2_stub.vhdl
│   │   │   │   │   └── 31f089cc14c03860.logs
│   │   │   │   │   └── runme.log
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   ├── synthesis.wdf
│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── project_2.hw
│   │   │   │   └── project_2.lpr
│   │   │   ├── project_2.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   ├── dds_compiler_0
│   │   │   │   │   │   ├── dds_compiler_0_stub.v
│   │   │   │   │   │   ├── dds_compiler_0_stub.vhdl
│   │   │   │   │   │   ├── dds_compiler_0.veo
│   │   │   │   │   │   └── dds_compiler_0.vho
│   │   │   │   │   └── dds_ip2
│   │   │   │   │   ├── dds_ip2_stub.v
│   │   │   │   │   ├── dds_ip2_stub.vhdl
│   │   │   │   │   ├── dds_ip2.veo
│   │   │   │   │   └── dds_ip2.vho
│   │   │   │   ├── ipstatic
│   │   │   │   │   └── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── dds_compiler_v6_0_vh_rfs.vhd
│   │   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_multadd_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   ├── dds_compiler_0
│   │   │   │   │   ├── activehdl
│   │   │   │   │   │   ├── compile(1).do
│   │   │   │   │   │   ├── dds_compiler_0.sh
│   │   │   │   │   │   ├── dds_compiler_0.udo
│   │   │   │   │   │   ├── file_info.txt
│   │   │   │   │   │   ├── README.txt
│   │   │   │   │   │   ├── simulate.do
│   │   │   │   │   │   └── wave.do
│   │   │   │   │   ├── ies
│   │   │   │   │   │   ├── dds_compiler_0.sh
│   │   │   │   │   │   ├── file_info.txt
│   │   │   │   │   │   ├── README.txt
│   │   │   │   │   │   └── run.f
│   │   │   │   │   ├── modelsim
│   │   │   │   │   │   ├── compile.do
│   │   │   │   │   │   ├── dds_compiler_0.sh
│   │   │   │   │   │   ├── dds_compiler_0.udo
│   │   │   │   │   │   ├── file_info.txt
│   │   │   │   │   │   ├── README.txt
│   │   │   │   │   │   ├── simulate.do
│   │   │   │   │   │   └── wave.do
│   │   │   │   │   ├── questa
│   │   │   │   │   │   ├── compile.do
│   │   │   │   │   │   ├── dds_compiler_0(1).sh
│   │   │   │   │   │   ├── dds_compiler_0.udo
│   │   │   │   │   │   ├── elaborate(1).do
│   │   │   │   │   │   ├── file_info.txt
│   │   │   │   │   │   ├── README.txt
│   │   │   │   │   │   ├── simulate.do
│   │   │   │   │   │   └── wave.do
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── riviera
│   │   │   │   │   │   ├── compile.do
│   │   │   │   │   │   ├── dds_compiler_0.sh
│   │   │   │   │   │   ├── dds_compiler_0.udo
│   │   │   │   │   │   ├── file_info.txt
│   │   │   │   │   │   ├── README.txt
│   │   │   │   │   │   ├── simulate.do
│   │   │   │   │   │   └── wave.do
│   │   │   │   │   ├── vcs
│   │   │   │   │   │   ├── dds_compiler_0.sh
│   │   │   │   │   │   ├── file_info.txt
│   │   │   │   │   │   ├── README.txt
│   │   │   │   │   │   └── simulate.do
│   │   │   │   │   └── xsim
│   │   │   │   │   ├── cmd.tcl
│   │   │   │   │   ├── dds_compiler_0.sh
│   │   │   │   │   ├── elab.opt
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── vhdl.prj
│   │   │   │   │   └── xsim.ini
│   │   │   │   └── dds_ip2
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── dds_ip2.sh
│   │   │   │   │   ├── dds_ip2.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── ies
│   │   │   │   │   ├── dds_ip2.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── run.f
│   │   │   │   ├── modelsim
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── dds_ip2.sh
│   │   │   │   │   ├── dds_ip2.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── dds_ip2(1).udo
│   │   │   │   │   ├── dds_ip2.sh
│   │   │   │   │   ├── elaborate(1).do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── dds_ip2(1).udo
│   │   │   │   │   ├── dds_ip2.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── dds_ip2.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── simulate.do
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── dds_ip2.sh
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── project_2.runs
│   │   │   │   ├── dds_compiler_0_synth_1
│   │   │   │   │   ├── dds_compiler_0.dcp
│   │   │   │   │   ├── dds_compiler_0.tcl
│   │   │   │   │   ├── dds_compiler_0_utilization_synth.pb
│   │   │   │   │   ├── dds_compiler_0_utilization_synth.rpt
│   │   │   │   │   ├── dds_compiler_0.vds
│   │   │   │   │   ├── dont_touch.xdc
│   │   │   │   │   ├── gen_run.xml
│   │   │   │   │   ├── htr.txt
│   │   │   │   │   ├── ISEWrap.js
│   │   │   │   │   ├── ISEWrap.sh
│   │   │   │   │   ├── project.wdf
│   │   │   │   │   ├── rundef.js
│   │   │   │   │   ├── runme.bat
│   │   │   │   │   ├── runme.log
│   │   │   │   │   ├── runme.sh
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   └── vivado.pb
│   │   │   │   └── dds_ip2_synth_1
│   │   │   │   ├── dds_ip2.dcp
│   │   │   │   ├── dds_ip2.tcl
│   │   │   │   ├── dds_ip2_utilization_synth.pb
│   │   │   │   ├── dds_ip2_utilization_synth.rpt
│   │   │   │   ├── dds_ip2.vds
│   │   │   │   ├── dont_touch.xdc
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── project_2.sim
│   │   │   ├── project_2.srcs
│   │   │   │   └── sources_1
│   │   │   │   ├── ip
│   │   │   │   │   ├── dds_compiler_0
│   │   │   │   │   │   ├── cmodel
│   │   │   │   │   │   │   ├── dds_compiler_v6_0_bitacc_cmodel_lin64.zip
│   │   │   │   │   │   │   └── dds_compiler_v6_0_bitacc_cmodel_nt64.zip
│   │   │   │   │   │   ├── dds_compiler_0.dcp
│   │   │   │   │   │   ├── dds_compiler_0_ooc.xdc
│   │   │   │   │   │   ├── dds_compiler_0_sim_netlist.v
│   │   │   │   │   │   ├── dds_compiler_0_sim_netlist.vhdl
│   │   │   │   │   │   ├── dds_compiler_0_stub.v
│   │   │   │   │   │   ├── dds_compiler_0_stub.vhdl
│   │   │   │   │   │   ├── dds_compiler_0.veo
│   │   │   │   │   │   ├── dds_compiler_0.vho
│   │   │   │   │   │   ├── dds_compiler_0.xci
│   │   │   │   │   │   ├── dds_compiler_0.xml
│   │   │   │   │   │   ├── demo_tb
│   │   │   │   │   │   │   └── tb_dds_compiler_0.vhd
│   │   │   │   │   │   ├── doc
│   │   │   │   │   │   │   └── dds_compiler_v6_0_changelog.txt
│   │   │   │   │   │   ├── hdl
│   │   │   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── dds_compiler_v6_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── xbip_dsp48_multadd_v3_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── sim
│   │   │   │   │   │   │   └── dds_compiler_0.vhd
│   │   │   │   │   │   └── synth
│   │   │   │   │   │   └── dds_compiler_0.vhd
│   │   │   │   │   └── dds_ip2
│   │   │   │   │   ├── cmodel
│   │   │   │   │   │   ├── dds_compiler_v6_0_bitacc_cmodel_lin64(1).zip
│   │   │   │   │   │   └── dds_compiler_v6_0_bitacc_cmodel_nt64.zip
│   │   │   │   │   ├── dds_ip2.dcp
│   │   │   │   │   ├── dds_ip2_ooc.xdc
│   │   │   │   │   ├── dds_ip2_sim_netlist.v
│   │   │   │   │   ├── dds_ip2_sim_netlist.vhdl
│   │   │   │   │   ├── dds_ip2_stub.v
│   │   │   │   │   ├── dds_ip2_stub.vhdl
│   │   │   │   │   ├── dds_ip2.veo
│   │   │   │   │   ├── dds_ip2.vho
│   │   │   │   │   ├── dds_ip2.xci
│   │   │   │   │   ├── dds_ip2.xml
│   │   │   │   │   ├── demo_tb
│   │   │   │   │   │   └── tb_dds_ip2.vhd
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── dds_compiler_v6_0_changelog.txt
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   │   ├── dds_compiler_v6_0_vh_rfs.vhd
│   │   │   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_dsp48_multadd_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── sim
│   │   │   │   │   │   └── dds_ip2.vhd
│   │   │   │   │   └── synth
│   │   │   │   │   └── dds_ip2.vhd
│   │   │   │   └── new
│   │   │   │   └── top_lesson1.vhd
│   │   │   └── project_2.xpr
│   │   ├── ug476_7Series_Transceivers.pdf
│   │   ├── ug482_7Series_GTP_Transceivers.pdf
│   │   ├── ug769_gtwizard.pdf
│   │   └── vivado-dds-compiler.pdf
│   ├── 专题5-FPGA具体实现模块第13讲.ppt
│   ├── 专题5-雷达信号处理仿真第14讲.ppt
│   └── 专题5-雷达信号处理仿真第15讲.ppt
├── 06 雷达理论使用FPGA实现
│   ├── 06 相关资料
│   │   ├── fir_design.m
│   │   ├── lesson18_ise
│   │   │   ├── ipcore_dir
│   │   │   │   ├── cordic
│   │   │   │   │   └── doc
│   │   │   │   │   ├── cordic_ds249.pdf
│   │   │   │   │   └── cordic_v4_0_vinfo.html
│   │   │   │   ├── cordic.asy
│   │   │   │   ├── cordic_flist.txt
│   │   │   │   ├── cordic.gise
│   │   │   │   ├── cordic.ngc
│   │   │   │   ├── cordic_readme.txt
│   │   │   │   ├── cordic.sym
│   │   │   │   ├── cordic.v
│   │   │   │   ├── cordic.veo
│   │   │   │   ├── cordic.xco
│   │   │   │   ├── cordic.xise
│   │   │   │   ├── cordic_xmdf.tcl
│   │   │   │   ├── coregen.cgp
│   │   │   │   ├── coregen.log
│   │   │   │   ├── create_cordic.tcl
│   │   │   │   ├── tmp
│   │   │   │   │   ├── _cg
│   │   │   │   │   ├── cordic.lso
│   │   │   │   │   ├── xlnx_auto_0_xdb
│   │   │   │   │   └── _xmsgs
│   │   │   │   │   ├── netgen.xmsgs
│   │   │   │   │   ├── ngcbuild.xmsgs
│   │   │   │   │   ├── pn_parser.xmsgs
│   │   │   │   │   └── xst.xmsgs
│   │   │   │   └── _xmsgs
│   │   │   │   ├── cg.xmsgs
│   │   │   │   └── pn_parser.xmsgs
│   │   │   ├── iseconfig
│   │   │   │   ├── lesson18_ise.projectmgr
│   │   │   │   └── top.xreport
│   │   │   ├── lesson18_ise.gise
│   │   │   ├── lesson18_ise.xise
│   │   │   ├── top_summary.html
│   │   │   ├── top.vhd
│   │   │   └── _xmsgs
│   │   │   └── pn_parser.xmsgs
│   │   ├── lesson18_vivado
│   │   │   ├── lesson18_vivado.cache
│   │   │   │   ├── compile_simlib
│   │   │   │   │   ├── activehdl(1)
│   │   │   │   │   ├── ies
│   │   │   │   │   ├── modelsim
│   │   │   │   │   ├── questa
│   │   │   │   │   ├── riviera
│   │   │   │   │   └── vcs
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   ├── synthesis.wdf
│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── lesson18_vivado.hw
│   │   │   │   └── lesson18_vivado.lpr
│   │   │   ├── lesson18_vivado.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   └── cordic_0
│   │   │   │   │   ├── cordic_0.veo
│   │   │   │   │   └── cordic_0.vho
│   │   │   │   ├── ipstatic
│   │   │   │   │   └── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── c_addsub_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── cordic_v6_0_vh_rfs.vhd
│   │   │   │   │   ├── c_reg_fd_v12_0_vh_rfs.vhd
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│   │   │   │   │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   └── cordic_0
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_0.sh
│   │   │   │   │   ├── cordic_0.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README(1).txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── ies
│   │   │   │   │   ├── cordic_0.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── run.f
│   │   │   │   ├── modelsim
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_0(1).sh
│   │   │   │   │   ├── cordic_0.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_0.sh
│   │   │   │   │   ├── cordic_0.udo
│   │   │   │   │   ├── elaborate.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_0.sh
│   │   │   │   │   ├── cordic_0.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── cordic_0.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── simulate.do
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── cordic_0.sh
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── lesson18_vivado.runs
│   │   │   │   └── cordic_0_synth_1
│   │   │   ├── lesson18_vivado.sim
│   │   │   ├── lesson18_vivado.srcs
│   │   │   │   └── sources_1
│   │   │   │   ├── ip
│   │   │   │   │   └── cordic_0
│   │   │   │   │   ├── cmodel
│   │   │   │   │   │   ├── cordic_v6_0_bitacc_cmodel_lin64(1).zip
│   │   │   │   │   │   └── cordic_v6_0_bitacc_cmodel_nt64(1).zip
│   │   │   │   │   ├── cordic_0(1).xci
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│   │   │   │   │   ├── cordic_0.veo
│   │   │   │   │   ├── cordic_0.vho
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│   │   │   │   │   ├── demo_tb
│   │   │   │   │   │   └── tb_cordic_0.vhd
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── cordic_v6_0_changelog.txt
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   │   ├── c_addsub_v12_0_vh_rfs.vhd
│   │   │   │   │   │   ├── cordic_v6_0_vh_rfs.vhd
│   │   │   │   │   │   ├── c_reg_fd_v12_0_vh_rfs.vhd
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│   │   │   │   │   │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── sim
│   │   │   │   │   │   └── cordic_0.vhd
│   │   │   │   │   └── synth
│   │   │   │   │   └── cordic_0.vhd
│   │   │   │   └── new
│   │   │   │   └── top.vhd
│   │   │   └── lesson18_vivado.xpr
│   │   ├── project_5
│   │   │   ├── project_5.cache
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   │   ├── 7d10b261244e1ba9
│   │   │   │   │   │   ├── 7d10b261244e1ba9.xci
│   │   │   │   │   │   ├── fir_lowpass.dcp
│   │   │   │   │   │   ├── fir_lowpass_sim_netlist.v
│   │   │   │   │   │   ├── fir_lowpass_sim_netlist.vhdl
│   │   │   │   │   │   ├── fir_lowpass_stub.v
│   │   │   │   │   │   └── fir_lowpass_stub.vhdl
│   │   │   │   │   └── 7d10b261244e1ba9.logs
│   │   │   │   │   └── runme.log
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
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│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── project_5.hw
│   │   │   │   └── project_5.lpr
│   │   │   ├── project_5.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   └── fir_lowpass
│   │   │   │   │   ├── fir_lowpass_stub(1).vhdl
│   │   │   │   │   ├── fir_lowpass_stub.v
│   │   │   │   │   ├── fir_lowpass.veo
│   │   │   │   │   └── fir_lowpass.vho
│   │   │   │   ├── ipstatic
│   │   │   │   │   └── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── fir_compiler_v7_2_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── mem_init_files
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   └── fir_lowpass.mif
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   └── fir_lowpass
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   ├── fir_lowpass.mif
│   │   │   │   │   ├── fir_lowpass.sh
│   │   │   │   │   ├── fir_lowpass.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── ies
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   ├── fir_lowpass.mif
│   │   │   │   │   ├── fir_lowpass.sh
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── run.f
│   │   │   │   ├── modelsim
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   ├── fir_lowpass.mif
│   │   │   │   │   ├── fir_lowpass.sh
│   │   │   │   │   ├── fir_lowpass.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── elaborate.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   ├── fir_lowpass.mif
│   │   │   │   │   ├── fir_lowpass.sh
│   │   │   │   │   ├── fir_lowpass.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   ├── fir_lowpass.mif
│   │   │   │   │   ├── fir_lowpass.sh
│   │   │   │   │   ├── fir_lowpass.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   ├── fir_lowpass.mif
│   │   │   │   │   ├── fir_lowpass.sh
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── simulate.do
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── fir_lowpass.h
│   │   │   │   ├── fir_lowpass.mif
│   │   │   │   ├── fir_lowpass.sh
│   │   │   │   ├── README.txt
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── project_5.runs
│   │   │   │   └── fir_lowpass_synth_1
│   │   │   │   ├── dont_touch.xdc
│   │   │   │   ├── fir_lowpass.dcp
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│   │   │   │   ├── fir_lowpass_utilization_synth.rpt
│   │   │   │   ├── fir_lowpass.vds
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── project_5.sim
│   │   │   ├── project_5.srcs
│   │   │   │   └── sources_1
│   │   │   │   └── ip
│   │   │   │   └── fir_lowpass
│   │   │   │   ├── cmodel
│   │   │   │   │   ├── fir_compiler_v7_2_bitacc_cmodel_lin64.zip
│   │   │   │   │   ├── fir_compiler_v7_2_bitacc_cmodel_nt64.zip
│   │   │   │   │   ├── fir_lowpass.h
│   │   │   │   │   └── tb_fir_lowpass.c
│   │   │   │   ├── constraints
│   │   │   │   │   └── fir_compiler_v7_2.xdc
│   │   │   │   ├── demo_tb
│   │   │   │   │   └── tb_fir_lowpass.vhd
│   │   │   │   ├── doc
│   │   │   │   │   └── fir_compiler_v7_2_changelog.txt
│   │   │   │   ├── fir_lowpass.dcp
│   │   │   │   ├── fir_lowpass.mif
│   │   │   │   ├── fir_lowpass_ooc.xdc
│   │   │   │   ├── fir_lowpass_sim_netlist.v
│   │   │   │   ├── fir_lowpass_sim_netlist.vhdl
│   │   │   │   ├── fir_lowpass_stub.v
│   │   │   │   ├── fir_lowpass_stub.vhdl
│   │   │   │   ├── fir_lowpass.veo
│   │   │   │   ├── fir_lowpass.vho
│   │   │   │   ├── fir_lowpass.xci
│   │   │   │   ├── fir_lowpass.xml
│   │   │   │   ├── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── fir_compiler_v7_2_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── sim
│   │   │   │   │   └── fir_lowpass.vhd
│   │   │   │   └── synth
│   │   │   │   └── fir_lowpass.vhd
│   │   │   └── project_5.xpr
│   │   ├── topfir
│   │   │   ├── ipcore_dir
│   │   │   │   ├── coregen.cgp
│   │   │   │   ├── coregen.log
│   │   │   │   ├── create_fir_lowpass.tcl
│   │   │   │   ├── fir_compiler_v5_0.mif
│   │   │   │   ├── fir_lowpass.asy
│   │   │   │   ├── fir_lowpassCOEFF_auto0_0.mif
│   │   │   │   ├── fir_lowpassfilt_decode_rom.mif
│   │   │   │   ├── fir_lowpass_flist.txt
│   │   │   │   ├── fir_lowpass.gise
│   │   │   │   ├── fir_lowpass.mif
│   │   │   │   ├── fir_lowpass.ngc
│   │   │   │   ├── fir_lowpass_readme.txt
│   │   │   │   ├── fir_lowpass.sym
│   │   │   │   ├── fir_lowpass.v
│   │   │   │   ├── fir_lowpass.veo
│   │   │   │   ├── fir_lowpass.xco
│   │   │   │   ├── fir_lowpass.xise
│   │   │   │   ├── fir_lowpass_xmdf.tcl
│   │   │   │   ├── tmp
│   │   │   │   │   ├── _cg
│   │   │   │   │   └── _xmsgs
│   │   │   │   │   ├── netgen.xmsgs
│   │   │   │   │   ├── ngcbuild.xmsgs
│   │   │   │   │   ├── pn_parser.xmsgs
│   │   │   │   │   └── xst.xmsgs
│   │   │   │   ├── xlnx_auto_0_xdb
│   │   │   │   └── _xmsgs
│   │   │   │   ├── cg.xmsgs
│   │   │   │   └── pn_parser.xmsgs
│   │   │   ├── iseconfig
│   │   │   │   ├── topfir.projectmgr
│   │   │   │   └── top_fir.xreport
│   │   │   ├── topfir.gise
│   │   │   ├── top_fir_summary.html
│   │   │   ├── top_fir.vhd
│   │   │   ├── topfir.xise
│   │   │   └── _xmsgs
│   │   │   └── pn_parser.xmsgs
│   │   ├── untitled.mat
│   │   └── 专题6-雷达信号处理仿真第17讲说明.txt
│   ├── 专题6-雷达信号处理仿真第17讲.ppt
│   ├── 专题6-雷达理论使用FPGA实现16讲.ppt
│   └── 专题6-雷达理论使用FPGA实现第18讲.ppt
├── 07 雷达抗干扰措施和仿真
│   ├── 07 相关资料
│   │   ├── DRFM.m
│   │   └── ecm.m
│   ├── 专题七-雷达抗干扰措施和仿真第19讲.ppt
│   ├── 专题七-雷达抗干扰措施和仿真第20讲.ppt
│   └── 专题七-雷达抗干扰措施和仿真第21讲.ppt
├── 08 雷达抗干扰FPGA实现
│   ├── 08 相关资料
│   │   ├── baker.m
│   │   ├── lfsr.txt
│   │   ├── maiya_mulpath
│   │   │   ├── maiya_mulpath.cache
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   │   ├── b0df2d705eed76f3
│   │   │   │   │   │   ├── b0df2d705eed76f3.xci
│   │   │   │   │   │   ├── fir_compiler_0.dcp
│   │   │   │   │   │   ├── fir_compiler_0_sim_netlist(1).v
│   │   │   │   │   │   ├── fir_compiler_0_sim_netlist.vhdl
│   │   │   │   │   │   ├── fir_compiler_0_stub.v
│   │   │   │   │   │   └── fir_compiler_0_stub.vhdl
│   │   │   │   │   └── b0df2d705eed76f3.logs
│   │   │   │   │   └── runme.log
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   ├── synthesis.wdf
│   │   │   │   └── webtalk_pa.xml
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│   │   │   │   └── maiya_mulpath.lpr
│   │   │   ├── maiya_mulpath.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   └── fir_compiler_0
│   │   │   │   │   ├── fir_compiler_0_stub.v
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│   │   │   │   │   └── fir_compiler_0.vho
│   │   │   │   ├── ipstatic
│   │   │   │   │   └── hdl
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│   │   │   │   │   ├── fir_compiler_v7_2_vh_rfs.vhd
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│   │   │   │   ├── mem_init_files
│   │   │   │   │   ├── fir_compiler_0(1).mif
│   │   │   │   │   └── fir_compiler_0.h
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   └── fir_compiler_0
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
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│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
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│   │   │   │   ├── ies
│   │   │   │   │   ├── file_info.txt
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│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── run.f
│   │   │   │   ├── modelsim
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│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── elaborate.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── simulate.do
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── fir_compiler_0.h
│   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   ├── README.txt
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── maiya_mulpath.runs
│   │   │   │   └── fir_compiler_0_synth_1
│   │   │   │   ├── dont_touch.xdc
│   │   │   │   ├── fir_compiler_0.dcp
│   │   │   │   ├── fir_compiler_0.tcl
│   │   │   │   ├── fir_compiler_0_utilization_synth.pb
│   │   │   │   ├── fir_compiler_0_utilization_synth.rpt
│   │   │   │   ├── fir_compiler_0.vds
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── maiya_mulpath.sim
│   │   │   ├── maiya_mulpath.srcs
│   │   │   │   └── sources_1
│   │   │   │   ├── ip
│   │   │   │   │   └── fir_compiler_0
│   │   │   │   │   ├── cmodel
│   │   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   │   ├── fir_compiler_v7_2_bitacc_cmodel_lin64.zip
│   │   │   │   │   │   ├── fir_compiler_v7_2_bitacc_cmodel_nt64.zip
│   │   │   │   │   │   └── tb_fir_compiler_0.c
│   │   │   │   │   ├── constraints
│   │   │   │   │   │   └── fir_compiler_v7_2.xdc
│   │   │   │   │   ├── demo_tb
│   │   │   │   │   │   └── tb_fir_compiler_0.vhd
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── fir_compiler_v7_2_changelog.txt
│   │   │   │   │   ├── fir_compiler_0.dcp
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0_ooc.xdc
│   │   │   │   │   ├── fir_compiler_0_sim_netlist.v
│   │   │   │   │   ├── fir_compiler_0_sim_netlist.vhdl
│   │   │   │   │   ├── fir_compiler_0_stub.v
│   │   │   │   │   ├── fir_compiler_0_stub.vhdl
│   │   │   │   │   ├── fir_compiler_0.veo
│   │   │   │   │   ├── fir_compiler_0.vho
│   │   │   │   │   ├── fir_compiler_0.xci
│   │   │   │   │   ├── fir_compiler_0.xml
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   │   ├── fir_compiler_v7_2_vh_rfs.vhd
│   │   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── sim
│   │   │   │   │   │   └── fir_compiler_0.vhd
│   │   │   │   │   └── synth
│   │   │   │   │   └── fir_compiler_0.vhd
│   │   │   │   └── new
│   │   │   │   └── top.vhd
│   │   │   └── maiya_mulpath.xpr
│   │   ├── pg105-cordic (1).pdf
│   │   ├── project_5
│   │   │   ├── project_5.cache
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   │   ├── 3fc413656ee7f35d
│   │   │   │   │   │   ├── 3fc413656ee7f35d.xci
│   │   │   │   │   │   ├── cordic_ip.dcp
│   │   │   │   │   │   ├── cordic_ip_sim_netlist.v
│   │   │   │   │   │   ├── cordic_ip_sim_netlist.vhdl
│   │   │   │   │   │   ├── cordic_ip_stub.v
│   │   │   │   │   │   └── cordic_ip_stub.vhdl
│   │   │   │   │   └── 3fc413656ee7f35d.logs
│   │   │   │   │   └── runme.log
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   ├── synthesis.wdf
│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── project_5.hw
│   │   │   │   └── project_5.lpr
│   │   │   ├── project_5.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   └── cordic_ip
│   │   │   │   │   ├── cordic_ip_stub.v
│   │   │   │   │   ├── cordic_ip_stub.vhdl
│   │   │   │   │   ├── cordic_ip.veo
│   │   │   │   │   └── cordic_ip.vho
│   │   │   │   ├── ipstatic
│   │   │   │   │   └── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── c_addsub_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── cordic_v6_0_vh_rfs.vhd
│   │   │   │   │   ├── c_reg_fd_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   └── cordic_ip
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_ip.sh
│   │   │   │   │   ├── cordic_ip.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── ies
│   │   │   │   │   ├── cordic_ip.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── run.f
│   │   │   │   ├── modelsim
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_ip.sh
│   │   │   │   │   ├── cordic_ip.udo
│   │   │   │   │   ├── file_info(1).txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_ip.sh
│   │   │   │   │   ├── cordic_ip.udo
│   │   │   │   │   ├── elaborate.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── cordic_ip.sh
│   │   │   │   │   ├── cordic_ip.udo
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── cordic_ip.sh
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── simulate.do
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── cordic_ip.sh
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── project_5.runs
│   │   │   │   ├── cordic_ip_synth_1
│   │   │   │   │   ├── cordic_ip.dcp
│   │   │   │   │   ├── cordic_ip.tcl
│   │   │   │   │   ├── cordic_ip_utilization_synth.pb
│   │   │   │   │   ├── cordic_ip_utilization_synth.rpt
│   │   │   │   │   ├── cordic_ip.vds
│   │   │   │   │   ├── dont_touch.xdc
│   │   │   │   │   ├── gen_run.xml
│   │   │   │   │   ├── htr.txt
│   │   │   │   │   ├── ISEWrap.js
│   │   │   │   │   ├── ISEWrap.sh
│   │   │   │   │   ├── project.wdf
│   │   │   │   │   ├── rundef.js
│   │   │   │   │   ├── runme.bat
│   │   │   │   │   ├── runme.log
│   │   │   │   │   ├── runme.sh
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   └── vivado.pb
│   │   │   │   └── synth_1
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── top_top.tcl
│   │   │   │   ├── top_top.vds
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── project_5.sim
│   │   │   ├── project_5.srcs
│   │   │   │   └── sources_1
│   │   │   │   ├── ip
│   │   │   │   │   └── cordic_ip
│   │   │   │   │   ├── cmodel
│   │   │   │   │   │   ├── cordic_v6_0_bitacc_cmodel_lin64(1).zip
│   │   │   │   │   │   └── cordic_v6_0_bitacc_cmodel_nt64.zip
│   │   │   │   │   ├── cordic_ip.dcp
│   │   │   │   │   ├── cordic_ip_ooc.xdc
│   │   │   │   │   ├── cordic_ip_sim_netlist.v
│   │   │   │   │   ├── cordic_ip_sim_netlist.vhdl
│   │   │   │   │   ├── cordic_ip_stub.v
│   │   │   │   │   ├── cordic_ip_stub.vhdl
│   │   │   │   │   ├── cordic_ip.veo
│   │   │   │   │   ├── cordic_ip.vho
│   │   │   │   │   ├── cordic_ip.xci
│   │   │   │   │   ├── cordic_ip.xml
│   │   │   │   │   ├── demo_tb
│   │   │   │   │   │   └── tb_cordic_ip.vhd
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── cordic_v6_0_changelog.txt
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   │   ├── c_addsub_v12_0_vh_rfs.vhd
│   │   │   │   │   │   ├── cordic_v6_0_vh_rfs.vhd
│   │   │   │   │   │   ├── c_reg_fd_v12_0_vh_rfs.vhd
│   │   │   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
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│   │   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── sim
│   │   │   │   │   │   └── cordic_ip.vhd
│   │   │   │   │   └── synth
│   │   │   │   │   └── cordic_ip.vhd
│   │   │   │   └── new
│   │   │   │   └── top_top.vhd
│   │   │   └── project_5.xpr
│   │   ├── project_6
│   │   │   ├── project_6.cache
│   │   │   │   ├── ip
│   │   │   │   │   └── 2017.2
│   │   │   │   │   ├── ba1ba95bbf45bb2d
│   │   │   │   │   │   ├── ba1ba95bbf45bb2d.xci
│   │   │   │   │   │   ├── fir_compiler_0.dcp
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│   │   │   │   │   │   └── fir_compiler_0_stub.vhdl
│   │   │   │   │   └── ba1ba95bbf45bb2d.logs
│   │   │   │   │   └── runme.log
│   │   │   │   └── wt
│   │   │   │   ├── gui_resources.wdf
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   ├── synthesis.wdf
│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── project_6.hw
│   │   │   │   └── project_6.lpr
│   │   │   ├── project_6.ip_user_files
│   │   │   │   ├── ip
│   │   │   │   │   └── fir_compiler_0
│   │   │   │   │   ├── fir_compiler_0_stub.v
│   │   │   │   │   ├── fir_compiler_0_stub.vhdl
│   │   │   │   │   ├── fir_compiler_0.veo
│   │   │   │   │   └── fir_compiler_0.vho
│   │   │   │   ├── ipstatic
│   │   │   │   │   └── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── fir_compiler_v7_2_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── mem_init_files
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   └── fir_compiler_0.mif
│   │   │   │   ├── README.txt
│   │   │   │   └── sim_scripts
│   │   │   │   └── fir_compiler_0
│   │   │   │   ├── activehdl
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── ies
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0(1).h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── run.f
│   │   │   │   ├── modelsim
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── questa
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── elaborate.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── README.txt
│   │   │   │   ├── riviera
│   │   │   │   │   ├── compile.do
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   │   ├── fir_compiler_0.udo
│   │   │   │   │   ├── README.txt
│   │   │   │   │   ├── simulate.do
│   │   │   │   │   └── wave.do
│   │   │   │   ├── vcs
│   │   │   │   │   ├── file_info.txt
│   │   │   │   │   ├── fir_compiler_0.h
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│   │   │   │   │   ├── README.txt
│   │   │   │   │   └── simulate.do
│   │   │   │   └── xsim
│   │   │   │   ├── cmd.tcl
│   │   │   │   ├── elab.opt
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── fir_compiler_0.h
│   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   ├── fir_compiler_0.sh
│   │   │   │   ├── README.txt
│   │   │   │   ├── vhdl.prj
│   │   │   │   └── xsim.ini
│   │   │   ├── project_6.runs
│   │   │   │   └── fir_compiler_0_synth_1
│   │   │   │   ├── dont_touch.xdc
│   │   │   │   ├── fir_compiler_0.dcp
│   │   │   │   ├── fir_compiler_0.tcl
│   │   │   │   ├── fir_compiler_0_utilization_synth.pb
│   │   │   │   ├── fir_compiler_0_utilization_synth.rpt
│   │   │   │   ├── fir_compiler_0.vds
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── project_6.sim
│   │   │   ├── project_6.srcs
│   │   │   │   └── sources_1
│   │   │   │   ├── ip
│   │   │   │   │   └── fir_compiler_0
│   │   │   │   │   ├── cmodel
│   │   │   │   │   │   ├── fir_compiler_0(1).h
│   │   │   │   │   │   ├── fir_compiler_v7_2_bitacc_cmodel_lin64.zip
│   │   │   │   │   │   ├── fir_compiler_v7_2_bitacc_cmodel_nt64.zip
│   │   │   │   │   │   └── tb_fir_compiler_0.c
│   │   │   │   │   ├── constraints
│   │   │   │   │   │   └── fir_compiler_v7_2.xdc
│   │   │   │   │   ├── demo_tb
│   │   │   │   │   │   └── tb_fir_compiler_0.vhd
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── fir_compiler_v7_2_changelog.txt
│   │   │   │   │   ├── fir_compiler_0.dcp
│   │   │   │   │   ├── fir_compiler_0.mif
│   │   │   │   │   ├── fir_compiler_0_ooc.xdc
│   │   │   │   │   ├── fir_compiler_0_sim_netlist.v
│   │   │   │   │   ├── fir_compiler_0_sim_netlist.vhdl
│   │   │   │   │   ├── fir_compiler_0_stub.v
│   │   │   │   │   ├── fir_compiler_0_stub.vhdl
│   │   │   │   │   ├── fir_compiler_0.veo
│   │   │   │   │   ├── fir_compiler_0.vho
│   │   │   │   │   ├── fir_compiler_0.xci
│   │   │   │   │   ├── fir_compiler_0.xml
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   │   ├── fir_compiler_v7_2_vh_rfs.vhd
│   │   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── sim
│   │   │   │   │   │   └── fir_compiler_0.vhd
│   │   │   │   │   └── synth
│   │   │   │   │   └── fir_compiler_0.vhd
│   │   │   │   └── new
│   │   │   │   └── top.vhd
│   │   │   └── project_6.xpr
│   │   └── slb_slc
│   │   ├── slb_slc.cache
│   │   │   ├── compile_simlib
│   │   │   │   ├── activehdl
│   │   │   │   ├── activehdl(1)
│   │   │   │   ├── ies
│   │   │   │   ├── ies(1)
│   │   │   │   ├── modelsim
│   │   │   │   ├── modelsim(1)
│   │   │   │   ├── questa
│   │   │   │   ├── questa(1)
│   │   │   │   ├── riviera
│   │   │   │   ├── riviera(1)
│   │   │   │   ├── vcs
│   │   │   │   └── vcs(1)
│   │   │   ├── ip
│   │   │   │   └── 2017.2
│   │   │   │   ├── 63fd7cbfc63fc19b
│   │   │   │   │   ├── 63fd7cbfc63fc19b(1).xci
│   │   │   │   │   ├── calc_mod(1).dcp
│   │   │   │   │   ├── calc_mod_sim_netlist.v
│   │   │   │   │   ├── calc_mod_sim_netlist.vhdl
│   │   │   │   │   ├── calc_mod_stub.v
│   │   │   │   │   └── calc_mod_stub.vhdl
│   │   │   │   └── 63fd7cbfc63fc19b.logs
│   │   │   │   └── runme.log
│   │   │   └── wt
│   │   │   ├── gui_resources(1).wdf
│   │   │   ├── gui_resources.wdf
│   │   │   ├── java_command_handlers(1).wdf
│   │   │   ├── java_command_handlers.wdf
│   │   │   ├── project(1).wpc
│   │   │   ├── project.wpc
│   │   │   ├── synthesis_details.wdf
│   │   │   ├── synthesis.wdf
│   │   │   ├── webtalk_pa(1).xml
│   │   │   ├── webtalk_pa.xml
│   │   │   └── xsim.wdf
│   │   ├── slb_slc.hw
│   │   │   └── slb_slc.lpr
│   │   ├── slb_slc.ip_user_files
│   │   │   ├── ip
│   │   │   │   └── calc_mod
│   │   │   │   ├── calc_mod_stub.v
│   │   │   │   ├── calc_mod_stub.vhdl
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│   │   │   │   └── calc_mod.vho
│   │   │   ├── ipstatic
│   │   │   │   └── hdl
│   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   ├── c_addsub_v12_0_vh_rfs.vhd
│   │   │   │   ├── cordic_v6_0_vh_rfs.vhd
│   │   │   │   ├── c_reg_fd_v12_0_vh_rfs.vhd
│   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │   │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   ├── README.txt
│   │   │   └── sim_scripts
│   │   │   └── calc_mod
│   │   │   ├── activehdl
│   │   │   │   ├── calc_mod.sh
│   │   │   │   ├── calc_mod.udo
│   │   │   │   ├── compile.do
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── simulate.do
│   │   │   │   └── wave.do
│   │   │   ├── ies
│   │   │   │   ├── calc_mod.sh
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   └── run.f
│   │   │   ├── modelsim
│   │   │   │   ├── calc_mod(1).udo
│   │   │   │   ├── calc_mod.sh
│   │   │   │   ├── compile.do
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── simulate.do
│   │   │   │   └── wave.do
│   │   │   ├── questa
│   │   │   │   ├── calc_mod.sh
│   │   │   │   ├── calc_mod.udo
│   │   │   │   ├── compile.do
│   │   │   │   ├── elaborate.do
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── simulate.do
│   │   │   │   └── wave.do
│   │   │   ├── README.txt
│   │   │   ├── riviera
│   │   │   │   ├── calc_mod.sh
│   │   │   │   ├── calc_mod.udo
│   │   │   │   ├── compile.do
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   ├── simulate.do
│   │   │   │   └── wave.do
│   │   │   ├── vcs
│   │   │   │   ├── calc_mod.sh
│   │   │   │   ├── file_info.txt
│   │   │   │   ├── README.txt
│   │   │   │   └── simulate.do
│   │   │   └── xsim
│   │   │   ├── calc_mod.sh
│   │   │   ├── cmd.tcl
│   │   │   ├── elab.opt
│   │   │   ├── file_info.txt
│   │   │   ├── README.txt
│   │   │   ├── vhdl.prj
│   │   │   └── xsim.ini
│   │   ├── slb_slc.runs
│   │   │   ├── calc_mod_synth_1
│   │   │   │   ├── calc_mod.dcp
│   │   │   │   ├── calc_mod.tcl
│   │   │   │   ├── calc_mod_utilization_synth.pb
│   │   │   │   ├── calc_mod_utilization_synth.rpt
│   │   │   │   ├── calc_mod.vds
│   │   │   │   ├── dont_touch.xdc
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── project.wdf
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── vivado.jou
│   │   │   │   └── vivado.pb
│   │   │   ├── impl_1
│   │   │   │   ├── gen_run.xml
│   │   │   │   ├── htr.txt
│   │   │   │   ├── init_design.pb
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── opt_design.pb
│   │   │   │   ├── place_design.pb
│   │   │   │   ├── project.wdf
│   │   │   │   ├── route_design.pb
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   ├── runme.sh
│   │   │   │   ├── top.bit
│   │   │   │   ├── top_clock_utilization_routed.rpt
│   │   │   │   ├── top_control_sets_placed.rpt
│   │   │   │   ├── top_drc_opted.rpt
│   │   │   │   ├── top_drc_routed.pb
│   │   │   │   ├── top_drc_routed.rpt
│   │   │   │   ├── top_drc_routed.rpx
│   │   │   │   ├── top_io_placed.rpt
│   │   │   │   ├── top_methodology_drc_routed.rpt
│   │   │   │   ├── top_methodology_drc_routed.rpx
│   │   │   │   ├── top_opt.dcp
│   │   │   │   ├── top_placed.dcp
│   │   │   │   ├── top_power_routed.rpt
│   │   │   │   ├── top_power_routed.rpx
│   │   │   │   ├── top_power_summary_routed.pb
│   │   │   │   ├── top_routed.dcp
│   │   │   │   ├── top_route_status.pb
│   │   │   │   ├── top_route_status.rpt
│   │   │   │   ├── top.tcl
│   │   │   │   ├── top_timing_summary_routed.rpt
│   │   │   │   ├── top_timing_summary_routed.rpx
│   │   │   │   ├── top_utilization_placed.pb
│   │   │   │   ├── top_utilization_placed.rpt
│   │   │   │   ├── top.vdi
│   │   │   │   ├── usage_statistics_webtalk.html
│   │   │   │   ├── usage_statistics_webtalk.xml
│   │   │   │   ├── vivado.jou
│   │   │   │   ├── vivado.pb
│   │   │   │   └── write_bitstream.pb
│   │   │   └── synth_1
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── top.dcp
│   │   │   ├── top.tcl
│   │   │   ├── top_utilization_synth.pb
│   │   │   ├── top_utilization_synth.rpt
│   │   │   ├── top.vds
│   │   │   ├── vivado.jou
│   │   │   └── vivado.pb
│   │   ├── slb_slc.sim
│   │   │   └── sim_1
│   │   │   └── behav
│   │   │   ├── compile.bat
│   │   │   ├── compile.log
│   │   │   ├── elaborate.bat
│   │   │   ├── elaborate.log
│   │   │   ├── simulate.bat
│   │   │   ├── simulate.log
│   │   │   ├── top_behav.wdb
│   │   │   ├── top.tcl
│   │   │   ├── top_vhdl.prj
│   │   │   ├── webtalk_9824.backup.jou
│   │   │   ├── webtalk_9824.backup.log
│   │   │   ├── webtalk.jou
│   │   │   ├── webtalk.log
│   │   │   ├── xelab.pb
│   │   │   ├── xsim.dir
│   │   │   │   ├── top_behav
│   │   │   │   │   ├── Compile_Options.txt
│   │   │   │   │   ├── TempBreakPointFile.txt
│   │   │   │   │   ├── webtalk
│   │   │   │   │   │   ├── usage_statistics_ext_xsim.html
│   │   │   │   │   │   └── usage_statistics_ext_xsim.xml
│   │   │   │   │   ├── xsimcrash.log
│   │   │   │   │   ├── xsim.dbg
│   │   │   │   │   ├── xsimkernel.log
│   │   │   │   │   ├── xsimk.exe
│   │   │   │   │   ├── xsim.mem
│   │   │   │   │   ├── xsim.reloc
│   │   │   │   │   ├── xsim.rtti
│   │   │   │   │   ├── xsimSettings.ini
│   │   │   │   │   ├── xsim.svtype
│   │   │   │   │   ├── xsim.type
│   │   │   │   │   └── xsim.xdbg
│   │   │   │   └── xil_defaultlib
│   │   │   │   ├── calc_mod.vdb
│   │   │   │   ├── top.vdb
│   │   │   │   └── xil_defaultlib.rlx
│   │   │   ├── xsim.ini
│   │   │   ├── xsim.ini.bak
│   │   │   ├── xvhdl.log
│   │   │   └── xvhdl.pb
│   │   ├── slb_slc.srcs
│   │   │   ├── constrs_1
│   │   │   │   └── new
│   │   │   │   └── top_xdc.xdc
│   │   │   └── sources_1
│   │   │   ├── ip
│   │   │   │   └── calc_mod
│   │   │   │   ├── calc_mod.dcp
│   │   │   │   ├── calc_mod_ooc.xdc
│   │   │   │   ├── calc_mod_sim_netlist.v
│   │   │   │   ├── calc_mod_sim_netlist.vhdl
│   │   │   │   ├── calc_mod_stub.v
│   │   │   │   ├── calc_mod_stub.vhdl
│   │   │   │   ├── calc_mod.veo
│   │   │   │   ├── calc_mod.vho
│   │   │   │   ├── calc_mod.xci
│   │   │   │   ├── calc_mod.xml
│   │   │   │   ├── cmodel
│   │   │   │   │   ├── cordic_v6_0_bitacc_cmodel_lin64(1).zip
│   │   │   │   │   └── cordic_v6_0_bitacc_cmodel_nt64.zip
│   │   │   │   ├── demo_tb
│   │   │   │   │   └── tb_calc_mod.vhd
│   │   │   │   ├── doc
│   │   │   │   │   └── cordic_v6_0_changelog.txt
│   │   │   │   ├── hdl
│   │   │   │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│   │   │   │   │   ├── c_addsub_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── cordic_v6_0_vh_rfs.vhd
│   │   │   │   │   ├── c_reg_fd_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │   │   │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
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│   │   │   │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │   │   │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│   │   │   │   ├── sim
│   │   │   │   │   └── calc_mod.vhd
│   │   │   │   └── synth
│   │   │   │   └── calc_mod.vhd
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