实例介绍
【实例简介】
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【实例截图】
【核心代码】
4744300845192922726.zip
└── xupv5_pcie_x1_plus
├── endpoint_blk_plus_v1_9
│ ├── example_design
│ │ └── xupv5-lx110t_pcie_x1_plus.ucf
│ └── implement
│ ├── implement.bat
│ ├── make_ace.bat
│ └── pcie_ace.cmd
└── xupv5_pcie_x1_plus_compiled
├── endpoint_blk_plus_v1_9
│ ├── doc
│ │ ├── pcie_blk_plus_ds551.pdf
│ │ ├── pcie_blk_plus_gsg343.pdf
│ │ └── pcie_blk_plus_ug341.pdf
│ ├── example_design
│ │ ├── EP_MEM.v
│ │ ├── pci_exp_1_lane_64b_ep.v
│ │ ├── pci_exp_64b_app.v
│ │ ├── PIO_64_RX_ENGINE.v
│ │ ├── PIO_64_TX_ENGINE.v
│ │ ├── PIO_EP_MEM_ACCESS.v
│ │ ├── PIO_EP.v
│ │ ├── PIO_TO_CTRL.v
│ │ ├── PIO.v
│ │ ├── xilinx_pci_exp_blk_plus_1_lane_ep_xc5vlx110t-ff1136-1.ucf
│ │ ├── xilinx_pci_exp_ep.v
│ │ ├── xupv505_pcie_x1_plus.ucf
│ │ └── xupv5-lx110t_pcie_x1_plus.ucf
│ ├── implement
│ │ ├── config
│ │ │ ├── rev6
│ │ │ │ └── rev6.ace
│ │ │ └── xilinx.sys
│ │ ├── _impactbatch.log
│ │ ├── implement.bat
│ │ ├── implement.log
│ │ ├── implement.sh
│ │ ├── make_ace.bat
│ │ ├── pcie_ace.cmd
│ │ ├── results
│ │ │ ├── endpoint_blk_plus_v1_9_top.bld
│ │ │ ├── endpoint_blk_plus_v1_9_top.ngc
│ │ │ ├── endpoint_blk_plus_v1_9_top.ngd
│ │ │ ├── endpoint_blk_plus_v1_9_top_ngdbuild.xrpt
│ │ │ ├── endpoint_blk_plus_v1_9_top_summary.xml
│ │ │ ├── endpoint_blk_plus_v1_9_top_usage.xml
│ │ │ ├── _impactbatch.log
│ │ │ ├── mapped.map
│ │ │ ├── mapped.mrp
│ │ │ ├── mapped.ncd
│ │ │ ├── mapped.ngm
│ │ │ ├── mapped.pcf
│ │ │ ├── netlist.lst
│ │ │ ├── routed.bgn
│ │ │ ├── routed.bit
│ │ │ ├── routed.drc
│ │ │ ├── routed.ncd
│ │ │ ├── routed.nlf
│ │ │ ├── routed.pad
│ │ │ ├── routed_pad.csv
│ │ │ ├── routed_pad.txt
│ │ │ ├── routed.par
│ │ │ ├── routed.ptwx
│ │ │ ├── routed.sdf
│ │ │ ├── routed.twr
│ │ │ ├── routed.twx
│ │ │ ├── routed.unroutes
│ │ │ ├── routed.v
│ │ │ ├── routed.xpi
│ │ │ ├── smartpreview.twr
│ │ │ ├── xilinx_pci_exp_ep_map.xrpt
│ │ │ ├── xilinx_pci_exp_ep_par.xrpt
│ │ │ ├── xlnx_auto_0.ise
│ │ │ └── xlnx_auto_0_xdb
│ │ │ ├── cst.xbcd
│ │ │ └── tmp
│ │ │ ├── ise
│ │ │ │ ├── __OBJSTORE__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ ├── common
│ │ │ │ │ ├── HierarchicalDesign
│ │ │ │ │ │ └── HDProject
│ │ │ │ │ │ ├── HDProject
│ │ │ │ │ │ └── HDProject_StrTbl
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ └── STE
│ │ │ │ ├── __REGISTRY__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── bitgen
│ │ │ │ │ ├── common
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── Cs
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── HierarchicalDesign
│ │ │ │ │ │ ├── HDProject
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── map
│ │ │ │ │ ├── netgen
│ │ │ │ │ ├── par
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── STE
│ │ │ │ │ │ ├── bitgen
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── map
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── netgen
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── ngdbuild
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── par
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── regkeys
│ │ │ │ │ │ └── trce
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ └── trce
│ │ │ │ └── version
│ │ │ └── ise.lock
│ │ ├── xilinx_pci_exp_1_lane_ep_inc.xst
│ │ ├── xilinx_pci_exp_ep.ngc_xst.xrpt
│ │ ├── xilinx.sys
│ │ ├── xlnx_auto_0.ise
│ │ ├── xlnx_auto_0_xdb
│ │ │ └── tmp
│ │ │ ├── ise
│ │ │ │ ├── __OBJSTORE__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ ├── common
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ └── STE
│ │ │ │ ├── __REGISTRY__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── common
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── STE
│ │ │ │ │ │ ├── regkeys
│ │ │ │ │ │ └── xst
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ └── xst
│ │ │ │ └── version
│ │ │ └── ise.lock
│ │ ├── xst
│ │ │ ├── dump.xst
│ │ │ │ └── xilinx_pci_exp_1_lane_ep_inc.xst
│ │ │ │ └── ngx
│ │ │ │ ├── notopt
│ │ │ │ └── opt
│ │ │ └── work
│ │ │ ├── hdllib.ref
│ │ │ ├── vlg0C
│ │ │ │ └── _p_i_o.bin
│ │ │ ├── vlg12
│ │ │ │ └── endpoint__blk__plus__v1__9.bin
│ │ │ ├── vlg27
│ │ │ │ └── _e_p___m_e_m.bin
│ │ │ ├── vlg29
│ │ │ │ └── _p_i_o__64___t_x___e_n_g_i_n_e.bin
│ │ │ ├── vlg43
│ │ │ │ └── xilinx__pci__exp__ep.bin
│ │ │ ├── vlg4C
│ │ │ │ └── _p_i_o___e_p.bin
│ │ │ ├── vlg4E
│ │ │ │ └── _p_i_o___t_o___c_t_r_l.bin
│ │ │ ├── vlg57
│ │ │ │ └── _p_i_o___e_p___m_e_m___a_c_c_e_s_s.bin
│ │ │ ├── vlg67
│ │ │ │ └── _p_i_o__64___r_x___e_n_g_i_n_e.bin
│ │ │ └── vlg6B
│ │ │ └── pci__exp__64b__app.bin
│ │ ├── xst.scr
│ │ └── xst.srp
│ ├── pcie_blk_plus_release_notes.txt
│ └── simulation
│ ├── board_common.v
│ ├── board.v
│ ├── dsport
│ │ ├── dsport_cfg.v
│ │ ├── pci_exp_1_lane_64b_dsport.v
│ │ ├── pci_exp_1_lane_64b_dsport.vhd
│ │ ├── pci_exp_4_lane_64b_dsport.v
│ │ ├── pci_exp_4_lane_64b_dsport.vhd
│ │ ├── pci_exp_expect_tasks.v
│ │ ├── pci_exp_usrapp_cfg.v
│ │ ├── pci_exp_usrapp_com.v
│ │ ├── pci_exp_usrapp_rx.v
│ │ ├── pci_exp_usrapp_tx.v
│ │ ├── xilinx_pci_exp_downstream_port.v
│ │ └── xilinx_pci_exp_dsport.v
│ ├── functional
│ │ ├── board_rtl_x01.f
│ │ ├── board_rtl_x01_ncv.f
│ │ ├── simulate_mti.do
│ │ ├── simulate_ncsim.sh
│ │ ├── simulate_vcs.sh
│ │ ├── xilinx_lib_vcs.f
│ │ └── xilinx_lib_vnc.f
│ ├── sys_clk_gen_ds.v
│ ├── sys_clk_gen.v
│ ├── tests
│ │ ├── pio_tests.v
│ │ ├── sample_tests1.v
│ │ └── tests.v
│ └── xilinx_pci_exp_cor_ep.f
├── endpoint_blk_plus_v1_9_flist.txt
├── endpoint_blk_plus_v1_9.ngc
├── endpoint_blk_plus_v1_9_pcie_blk_plus_gen_1.ngc_xst.xrpt
├── endpoint_blk_plus_v1_9_pcie_blk_plus_gen_1_vhdl.prj
├── endpoint_blk_plus_v1_9.v
├── endpoint_blk_plus_v1_9.veo
├── endpoint_blk_plus_v1_9.xco
├── endpoint_blk_plus_v1_9_xmdf.tcl
├── tmp
│ └── _cg
└── xupv5-lx110t_pcie_x1_plus.cgp
79 directories, 140 files
此文档和我上传的上一个PDF文件是配合使用的，为此将此资源设置为积分0
【实例截图】
【核心代码】
4744300845192922726.zip
└── xupv5_pcie_x1_plus
├── endpoint_blk_plus_v1_9
│ ├── example_design
│ │ └── xupv5-lx110t_pcie_x1_plus.ucf
│ └── implement
│ ├── implement.bat
│ ├── make_ace.bat
│ └── pcie_ace.cmd
└── xupv5_pcie_x1_plus_compiled
├── endpoint_blk_plus_v1_9
│ ├── doc
│ │ ├── pcie_blk_plus_ds551.pdf
│ │ ├── pcie_blk_plus_gsg343.pdf
│ │ └── pcie_blk_plus_ug341.pdf
│ ├── example_design
│ │ ├── EP_MEM.v
│ │ ├── pci_exp_1_lane_64b_ep.v
│ │ ├── pci_exp_64b_app.v
│ │ ├── PIO_64_RX_ENGINE.v
│ │ ├── PIO_64_TX_ENGINE.v
│ │ ├── PIO_EP_MEM_ACCESS.v
│ │ ├── PIO_EP.v
│ │ ├── PIO_TO_CTRL.v
│ │ ├── PIO.v
│ │ ├── xilinx_pci_exp_blk_plus_1_lane_ep_xc5vlx110t-ff1136-1.ucf
│ │ ├── xilinx_pci_exp_ep.v
│ │ ├── xupv505_pcie_x1_plus.ucf
│ │ └── xupv5-lx110t_pcie_x1_plus.ucf
│ ├── implement
│ │ ├── config
│ │ │ ├── rev6
│ │ │ │ └── rev6.ace
│ │ │ └── xilinx.sys
│ │ ├── _impactbatch.log
│ │ ├── implement.bat
│ │ ├── implement.log
│ │ ├── implement.sh
│ │ ├── make_ace.bat
│ │ ├── pcie_ace.cmd
│ │ ├── results
│ │ │ ├── endpoint_blk_plus_v1_9_top.bld
│ │ │ ├── endpoint_blk_plus_v1_9_top.ngc
│ │ │ ├── endpoint_blk_plus_v1_9_top.ngd
│ │ │ ├── endpoint_blk_plus_v1_9_top_ngdbuild.xrpt
│ │ │ ├── endpoint_blk_plus_v1_9_top_summary.xml
│ │ │ ├── endpoint_blk_plus_v1_9_top_usage.xml
│ │ │ ├── _impactbatch.log
│ │ │ ├── mapped.map
│ │ │ ├── mapped.mrp
│ │ │ ├── mapped.ncd
│ │ │ ├── mapped.ngm
│ │ │ ├── mapped.pcf
│ │ │ ├── netlist.lst
│ │ │ ├── routed.bgn
│ │ │ ├── routed.bit
│ │ │ ├── routed.drc
│ │ │ ├── routed.ncd
│ │ │ ├── routed.nlf
│ │ │ ├── routed.pad
│ │ │ ├── routed_pad.csv
│ │ │ ├── routed_pad.txt
│ │ │ ├── routed.par
│ │ │ ├── routed.ptwx
│ │ │ ├── routed.sdf
│ │ │ ├── routed.twr
│ │ │ ├── routed.twx
│ │ │ ├── routed.unroutes
│ │ │ ├── routed.v
│ │ │ ├── routed.xpi
│ │ │ ├── smartpreview.twr
│ │ │ ├── xilinx_pci_exp_ep_map.xrpt
│ │ │ ├── xilinx_pci_exp_ep_par.xrpt
│ │ │ ├── xlnx_auto_0.ise
│ │ │ └── xlnx_auto_0_xdb
│ │ │ ├── cst.xbcd
│ │ │ └── tmp
│ │ │ ├── ise
│ │ │ │ ├── __OBJSTORE__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ ├── common
│ │ │ │ │ ├── HierarchicalDesign
│ │ │ │ │ │ └── HDProject
│ │ │ │ │ │ ├── HDProject
│ │ │ │ │ │ └── HDProject_StrTbl
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ └── STE
│ │ │ │ ├── __REGISTRY__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── bitgen
│ │ │ │ │ ├── common
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── Cs
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── HierarchicalDesign
│ │ │ │ │ │ ├── HDProject
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── map
│ │ │ │ │ ├── netgen
│ │ │ │ │ ├── par
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── STE
│ │ │ │ │ │ ├── bitgen
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── map
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── netgen
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── ngdbuild
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── par
│ │ │ │ │ │ │ └── regkeys
│ │ │ │ │ │ ├── regkeys
│ │ │ │ │ │ └── trce
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ └── trce
│ │ │ │ └── version
│ │ │ └── ise.lock
│ │ ├── xilinx_pci_exp_1_lane_ep_inc.xst
│ │ ├── xilinx_pci_exp_ep.ngc_xst.xrpt
│ │ ├── xilinx.sys
│ │ ├── xlnx_auto_0.ise
│ │ ├── xlnx_auto_0_xdb
│ │ │ └── tmp
│ │ │ ├── ise
│ │ │ │ ├── __OBJSTORE__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ ├── common
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ └── STE
│ │ │ │ ├── __REGISTRY__
│ │ │ │ │ ├── Autonym
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── common
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── _ProjRepoInternal_
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ ├── STE
│ │ │ │ │ │ ├── regkeys
│ │ │ │ │ │ └── xst
│ │ │ │ │ │ └── regkeys
│ │ │ │ │ └── xst
│ │ │ │ └── version
│ │ │ └── ise.lock
│ │ ├── xst
│ │ │ ├── dump.xst
│ │ │ │ └── xilinx_pci_exp_1_lane_ep_inc.xst
│ │ │ │ └── ngx
│ │ │ │ ├── notopt
│ │ │ │ └── opt
│ │ │ └── work
│ │ │ ├── hdllib.ref
│ │ │ ├── vlg0C
│ │ │ │ └── _p_i_o.bin
│ │ │ ├── vlg12
│ │ │ │ └── endpoint__blk__plus__v1__9.bin
│ │ │ ├── vlg27
│ │ │ │ └── _e_p___m_e_m.bin
│ │ │ ├── vlg29
│ │ │ │ └── _p_i_o__64___t_x___e_n_g_i_n_e.bin
│ │ │ ├── vlg43
│ │ │ │ └── xilinx__pci__exp__ep.bin
│ │ │ ├── vlg4C
│ │ │ │ └── _p_i_o___e_p.bin
│ │ │ ├── vlg4E
│ │ │ │ └── _p_i_o___t_o___c_t_r_l.bin
│ │ │ ├── vlg57
│ │ │ │ └── _p_i_o___e_p___m_e_m___a_c_c_e_s_s.bin
│ │ │ ├── vlg67
│ │ │ │ └── _p_i_o__64___r_x___e_n_g_i_n_e.bin
│ │ │ └── vlg6B
│ │ │ └── pci__exp__64b__app.bin
│ │ ├── xst.scr
│ │ └── xst.srp
│ ├── pcie_blk_plus_release_notes.txt
│ └── simulation
│ ├── board_common.v
│ ├── board.v
│ ├── dsport
│ │ ├── dsport_cfg.v
│ │ ├── pci_exp_1_lane_64b_dsport.v
│ │ ├── pci_exp_1_lane_64b_dsport.vhd
│ │ ├── pci_exp_4_lane_64b_dsport.v
│ │ ├── pci_exp_4_lane_64b_dsport.vhd
│ │ ├── pci_exp_expect_tasks.v
│ │ ├── pci_exp_usrapp_cfg.v
│ │ ├── pci_exp_usrapp_com.v
│ │ ├── pci_exp_usrapp_rx.v
│ │ ├── pci_exp_usrapp_tx.v
│ │ ├── xilinx_pci_exp_downstream_port.v
│ │ └── xilinx_pci_exp_dsport.v
│ ├── functional
│ │ ├── board_rtl_x01.f
│ │ ├── board_rtl_x01_ncv.f
│ │ ├── simulate_mti.do
│ │ ├── simulate_ncsim.sh
│ │ ├── simulate_vcs.sh
│ │ ├── xilinx_lib_vcs.f
│ │ └── xilinx_lib_vnc.f
│ ├── sys_clk_gen_ds.v
│ ├── sys_clk_gen.v
│ ├── tests
│ │ ├── pio_tests.v
│ │ ├── sample_tests1.v
│ │ └── tests.v
│ └── xilinx_pci_exp_cor_ep.f
├── endpoint_blk_plus_v1_9_flist.txt
├── endpoint_blk_plus_v1_9.ngc
├── endpoint_blk_plus_v1_9_pcie_blk_plus_gen_1.ngc_xst.xrpt
├── endpoint_blk_plus_v1_9_pcie_blk_plus_gen_1_vhdl.prj
├── endpoint_blk_plus_v1_9.v
├── endpoint_blk_plus_v1_9.veo
├── endpoint_blk_plus_v1_9.xco
├── endpoint_blk_plus_v1_9_xmdf.tcl
├── tmp
│ └── _cg
└── xupv5-lx110t_pcie_x1_plus.cgp
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