FPGA高手设计实战真经100则.zip

【实例简介】
FPGA高手设计实战真经100则（英文原版） 含例程
【实例截图】
【核心代码】
4744300845378377651.zip
└── FPGA高手设计实战真经100则（英文原版）
└── 100 Power Tips for FPGA Designers - Stavinov, Evgeni
├── 100 Power Tips for FPGA Designers - Stavinov, Evgeni.mobi
├── FBReaderSetup-0.12.10.exe
├── src_book
│   ├── 13.14.15.coding
│   │   ├── rtl
│   │   │   ├── coding_style.v
│   │   │   ├── simple.v
│   │   │   ├── synth_support.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── sim1.wcfg
│   │   ├── sim2.wcfg
│   │   ├── synth_support.lso
│   │   └── synth.xise
│   ├── 16.inference
│   │   ├── rtl
│   │   │   └── inference.v
│   │   └── synth
│   │   ├── inference.lso
│   │   ├── inference_map.mrp
│   │   ├── inference.ptwx
│   │   ├── inference.stx
│   │   ├── inference.unroutes
│   │   ├── inference.xpi
│   │   ├── netgen
│   │   │   ├── map
│   │   │   │   ├── inference_map.sdf
│   │   │   │   └── inference_map.v
│   │   │   └── synthesis
│   │   │   └── inference_synthesis.v
│   │   └── synth.xise
│   ├── 17.mixed_verilog_vhdl
│   │   ├── rtl
│   │   │   ├── counter.vhd
│   │   │   ├── tb.v
│   │   │   └── top.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── synth.xise
│   │   ├── top.lso
│   │   ├── top_map.mrp
│   │   ├── top.ptwx
│   │   └── top.stx
│   ├── 18.verilog
│   │   ├── rtl
│   │   │   └── verilog2001.v
│   │   └── synth
│   │   ├── synth.xise
│   │   ├── verilog2001.lso
│   │   ├── verilog2001_map.mrp
│   │   └── verilog2001.stx
│   ├── 20.21.clocking
│   │   ├── cores
│   │   │   ├── blk_mem.v
│   │   │   ├── blk_mem.xco
│   │   │   ├── clka_mmcm.v
│   │   │   ├── clka_mmcm.xco
│   │   │   ├── clk_dcm.v
│   │   │   ├── clk_dcm.xco
│   │   │   ├── clk_mmcm.v
│   │   │   ├── clk_mmcm.xco
│   │   │   └── coregen.cgp
│   │   ├── rtl
│   │   │   ├── clock_dcm.v
│   │   │   ├── clock_inference.v
│   │   │   ├── clock_mmcm.v
│   │   │   ├── clock_schemes.v
│   │   │   └── timing_analyzer.v
│   │   └── synth
│   │   ├── clock_dcm.lso
│   │   ├── clock_dcm_map.mrp
│   │   ├── clock_dcm.ptwx
│   │   ├── clock_dcm.stx
│   │   ├── clock_dcm.ucf
│   │   ├── clock_dcm.unroutes
│   │   ├── clock_dcm.xpi
│   │   ├── clock_inference_map.mrp
│   │   ├── clock_inference.ptwx
│   │   ├── clock_inference.ucf
│   │   ├── clock_inference.unroutes
│   │   ├── clock_inference.xpi
│   │   ├── clock_mmcm.clk_rgn
│   │   ├── clock_mmcm.dly
│   │   ├── clock_mmcm.lso
│   │   ├── clock_mmcm_map.mrp
│   │   ├── clock_mmcm.ptwx
│   │   ├── clock_mmcm.pwr
│   │   ├── clock_mmcm.stx
│   │   ├── clock_mmcm.unroutes
│   │   ├── clock_mmcm.xpi
│   │   ├── netgen
│   │   │   └── par
│   │   │   ├── clock_mmcm_timesim.sdf
│   │   │   └── clock_mmcm_timesim.v
│   │   ├── planAhead_run_1
│   │   │   ├── synth.data
│   │   │   │   ├── constrs_1
│   │   │   │   ├── runs
│   │   │   │   ├── sources_1
│   │   │   │   └── wt
│   │   │   └── synth.ppr
│   │   ├── synth.xise
│   │   ├── timing_analyzer_map.mrp
│   │   ├── timing_analyzer.ptwx
│   │   ├── timing_analyzer.ucf
│   │   ├── timing_analyzer.unroutes
│   │   └── timing_analyzer.xpi
│   ├── 22.cdc
│   │   ├── rtl
│   │   │   └── cdc.v
│   │   └── synth
│   │   ├── cdc.lso
│   │   ├── cdc_map.mrp
│   │   ├── cdc.ptwx
│   │   ├── cdc.stx
│   │   ├── cdc.tsi
│   │   ├── cdc.ucf
│   │   ├── cdc.unroutes
│   │   ├── cdc.xpi
│   │   └── synth.xise
│   ├── 23.synchronizers
│   │   ├── rtl
│   │   │   ├── cdc.v
│   │   │   ├── edge_tb.v
│   │   │   └── edge.v
│   │   └── synth
│   │   ├── cdc_map.mrp
│   │   ├── cdc.ptwx
│   │   ├── cdc.tsi
│   │   ├── cdc.ucf
│   │   ├── cdc.unroutes
│   │   ├── cdc.xpi
│   │   ├── edge_detector.lso
│   │   ├── edge_detector_map.mrp
│   │   ├── edge_detector.stx
│   │   ├── edge_detector.tsi
│   │   ├── edge_detector.unroutes
│   │   ├── edge_detector.xpi
│   │   ├── isim.cmd
│   │   ├── sim.wcfg
│   │   └── synth.xise
│   ├── 25.counter
│   │   ├── cores
│   │   │   ├── coregen.cgp
│   │   │   ├── counter_binary_core_32.v
│   │   │   ├── counter_binary_core_32.xco
│   │   │   ├── counter_binary_core_64.v
│   │   │   ├── counter_binary_core_64.xco
│   │   │   ├── counter_binary_dsp48.v
│   │   │   └── counter_binary_dsp48.xco
│   │   ├── rtl
│   │   │   ├── counter_lfsr.v
│   │   │   ├── counters.v
│   │   │   └── tb.v
│   │   ├── synth
│   │   │   ├── counters.lso
│   │   │   ├── counters_map.mrp
│   │   │   ├── counters.ptwx
│   │   │   ├── counters.stx
│   │   │   ├── counters.ucf
│   │   │   ├── counters.unroutes
│   │   │   ├── counters.xpi
│   │   │   ├── iseconfig
│   │   │   │   ├── counters.xreport
│   │   │   │   └── synth.projectmgr
│   │   │   ├── isim.cmd
│   │   │   ├── planAhead_run_1
│   │   │   │   ├── synth.data
│   │   │   │   │   ├── constrs_1
│   │   │   │   │   ├── runs
│   │   │   │   │   ├── sources_1
│   │   │   │   │   └── wt
│   │   │   │   └── synth.ppr
│   │   │   ├── sim.wcfg
│   │   │   ├── synth.xise
│   │   │   └── _xmsgs
│   │   │   └── pn_parser.xmsgs
│   │   └── synth_lfsr
│   │   ├── counter_lfsr.ucf
│   │   ├── lfsr_counter.lso
│   │   ├── lfsr_counter_map.mrp
│   │   ├── lfsr_counter.ptwx
│   │   ├── lfsr_counter.stx
│   │   ├── lfsr_counter.unroutes
│   │   ├── lfsr_counter.xpi
│   │   └── synth.xise
│   ├── 26.signed
│   │   ├── cores
│   │   │   └── coregen.cgp
│   │   ├── rtl
│   │   │   ├── signed.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── netgen
│   │   │   └── synthesis
│   │   │   └── signed_arithmetic_synthesis.v
│   │   ├── sim.wcfg
│   │   └── synth.xise
│   ├── 27.state_machines
│   │   ├── rtl
│   │   │   ├── state_machines.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── state_machines.lso
│   │   ├── state_machines.stx
│   │   └── synth.xise
│   ├── 28.dsp
│   │   ├── cores
│   │   │   └── coregen.cgp
│   │   ├── rtl
│   │   │   ├── dsp.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── dsp48_usage.bgn
│   │   ├── dsp48_usage.drc
│   │   ├── dsp48_usage.lso
│   │   ├── dsp48_usage_map.mrp
│   │   ├── dsp48_usage.ptwx
│   │   ├── dsp48_usage.rbt
│   │   ├── dsp48_usage.stx
│   │   ├── dsp48_usage.unroutes
│   │   ├── dsp48_usage.ut
│   │   ├── dsp48_usage.xpi
│   │   ├── dsp.ptwx
│   │   ├── dsp.xpi
│   │   ├── sim1.wcfg
│   │   └── synth.xise
│   ├── 29.reset
│   │   ├── rtl
│   │   │   └── reset.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── reset.lso
│   │   ├── sim1.wcfg
│   │   └── synth.xise
│   ├── 30.shift_regs
│   │   ├── cores
│   │   │   ├── blk_mem_gen_v4_1.v
│   │   │   ├── blk_mem_gen_v4_1.xco
│   │   │   ├── blk_mem_gen_v4_1.xise
│   │   │   ├── blk_mem_gen_v4_1_xmdf.tcl
│   │   │   ├── coregen.cgp
│   │   │   ├── shift_ram_coregen.v
│   │   │   ├── shift_ram_coregen.xco
│   │   │   ├── shift_ram_coregen.xise
│   │   │   └── shift_ram_coregen_xmdf.tcl
│   │   ├── rtl
│   │   │   ├── shift_regs.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── planAhead_run_1
│   │   │   ├── synth.data
│   │   │   │   ├── constrs_1
│   │   │   │   ├── runs
│   │   │   │   ├── sources_1
│   │   │   │   └── wt
│   │   │   └── synth.ppr
│   │   ├── shift_regs.lso
│   │   ├── shift_regs_map.mrp
│   │   ├── shift_regs.ptwx
│   │   ├── shift_regs.stx
│   │   ├── shift_regs.ucf
│   │   ├── shift_regs.unroutes
│   │   ├── shift_regs.xpi
│   │   ├── sim1.wcfg
│   │   └── synth.xise
│   ├── 32.carry_chains
│   │   ├── rtl
│   │   │   ├── carry_chains.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── carry_chains.ucf
│   │   ├── netgen
│   │   │   ├── par
│   │   │   │   ├── carry_chains_timesim.sdf
│   │   │   │   └── carry_chains_timesim.v
│   │   │   ├── synthesis
│   │   │   │   └── carry_chains_synthesis.v
│   │   │   └── translate
│   │   │   └── carry_chains_translate.v
│   │   └── synth.xise
│   ├── 33.pipelines
│   │   ├── rtl
│   │   │   └── pipelines.v
│   │   └── synth
│   │   ├── pipeline.lso
│   │   ├── pipeline_map.mrp
│   │   ├── pipeline.ptwx
│   │   ├── pipeline.stx
│   │   ├── pipeline.unroutes
│   │   ├── pipeline.xpi
│   │   └── synth.xise
│   ├── 34.emb_memories
│   │   ├── cores
│   │   │   ├── blk_mem_ram_dual_port.v
│   │   │   ├── blk_mem_ram_dual_port.xco
│   │   │   ├── blk_mem_rom_single_port.v
│   │   │   ├── blk_mem_rom_single_port.xco
│   │   │   ├── blk_mem.v
│   │   │   ├── blk_mem.xco
│   │   │   ├── coregen.cgp
│   │   │   ├── dist_mem_gen_v5_1.v
│   │   │   ├── dist_mem_gen_v5_1.xco
│   │   │   ├── dist_ram_dual_port.v
│   │   │   ├── dist_ram_dual_port.xco
│   │   │   ├── dist_ram_single_port.v
│   │   │   ├── dist_ram_single_port.xco
│   │   │   ├── dist_rom.v
│   │   │   └── dist_rom.xco
│   │   ├── rtl
│   │   │   ├── bram_inference.v
│   │   │   ├── memories.v
│   │   │   ├── rom_inference.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── memories.ucf
│   │   └── synth.xise
│   ├── 35.bitstream
│   │   ├── top_pr.rbt
│   │   └── xilinx_bitstream_parser.pl
│   ├── 37.reconfiguration
│   │   ├── pr_bitgen.bat
│   │   ├── pr_bitgen.sh
│   │   ├── rtl
│   │   │   ├── top1.ucf
│   │   │   ├── top_pr.v
│   │   │   └── top.v
│   │   ├── synth
│   │   │   ├── synth.xise
│   │   │   ├── top.bgn
│   │   │   ├── top.drc
│   │   │   ├── top.lso
│   │   │   ├── top_map.mrp
│   │   │   └── top.unroutes
│   │   ├── synth_pr
│   │   │   ├── synth.xise
│   │   │   ├── top.bgn
│   │   │   ├── top.drc
│   │   │   ├── top.lso
│   │   │   ├── top_map.mrp
│   │   │   ├── top_pr.bgn
│   │   │   ├── top_pr.drc
│   │   │   ├── top_pr.lso
│   │   │   ├── top_pr_map.mrp
│   │   │   ├── top_pr.ptwx
│   │   │   ├── top_pr.stx
│   │   │   ├── top_pr.unroutes
│   │   │   ├── top_pr.ut
│   │   │   ├── top_pr.xpi
│   │   │   ├── top.ptwx
│   │   │   ├── top.stx
│   │   │   ├── top.unroutes
│   │   │   ├── top.ut
│   │   │   └── top.xpi
│   │   ├── top_pr.bgn
│   │   ├── top_pr_rawbits.bgn
│   │   └── top_pr_rawbits.drc
│   ├── 38.area
│   │   ├── rtl
│   │   │   └── crc.v
│   │   └── synth
│   │   ├── crc.lso
│   │   ├── crc_map.mrp
│   │   ├── crc.stx
│   │   ├── crc.ucf
│   │   ├── crc.unroutes
│   │   ├── crc.xpi
│   │   ├── planAhead_run_1
│   │   │   ├── synth.data
│   │   │   │   ├── constrs_1
│   │   │   │   ├── runs
│   │   │   │   ├── sources_1
│   │   │   │   └── wt
│   │   │   └── synth.ppr
│   │   └── synth.xise
│   ├── 40.power_estimate
│   │   ├── mig_cores
│   │   │   ├── coregen.cgp
│   │   │   ├── mig_v3_4_high_freq
│   │   │   │   └── example_design
│   │   │   │   ├── example_top.pwr
│   │   │   │   ├── par
│   │   │   │   │   ├── bitgen_options.ut
│   │   │   │   │   ├── build1.bat
│   │   │   │   │   ├── compatible_ucf
│   │   │   │   │   │   └── xc6vlx130t_ff484.ucf
│   │   │   │   │   ├── constraints.xcf
│   │   │   │   │   ├── create_ise.bat
│   │   │   │   │   ├── example_top.bgn
│   │   │   │   │   ├── example_top.cdc
│   │   │   │   │   ├── example_top.drc
│   │   │   │   │   ├── example_top_map.mrp
│   │   │   │   │   ├── example_top.ptwx
│   │   │   │   │   ├── example_top.pwr
│   │   │   │   │   ├── example_top.ucf
│   │   │   │   │   ├── example_top.unroutes
│   │   │   │   │   ├── example_top.xpi
│   │   │   │   │   ├── icon5_cg.xco
│   │   │   │   │   ├── ila384_8_cg.xco
│   │   │   │   │   ├── ise_flow.bat
│   │   │   │   │   ├── makeproj.bat
│   │   │   │   │   ├── rem_files.bat
│   │   │   │   │   ├── set_ise_prop.tcl
│   │   │   │   │   ├── vio_async_in256_cg.xco
│   │   │   │   │   ├── vio_sync_out32_cg.xco
│   │   │   │   │   └── xpower1.bat
│   │   │   │   ├── rtl
│   │   │   │   │   ├── controller
│   │   │   │   │   │   ├── arb_mux.v
│   │   │   │   │   │   ├── arb_row_col.v
│   │   │   │   │   │   ├── arb_select.v
│   │   │   │   │   │   ├── bank_cntrl.v
│   │   │   │   │   │   ├── bank_common.v
│   │   │   │   │   │   ├── bank_compare.v
│   │   │   │   │   │   ├── bank_mach.v
│   │   │   │   │   │   ├── bank_queue.v
│   │   │   │   │   │   ├── bank_state.v
│   │   │   │   │   │   ├── col_mach.v
│   │   │   │   │   │   ├── mc.v
│   │   │   │   │   │   ├── rank_cntrl.v
│   │   │   │   │   │   ├── rank_common.v
│   │   │   │   │   │   ├── rank_mach.v
│   │   │   │   │   │   └── round_robin_arb.v
│   │   │   │   │   ├── ecc
│   │   │   │   │   │   ├── ecc_buf.v
│   │   │   │   │   │   ├── ecc_dec_fix.v
│   │   │   │   │   │   ├── ecc_gen.v
│   │   │   │   │   │   └── ecc_merge_enc.v
│   │   │   │   │   ├── ip_top
│   │   │   │   │   │   ├── clk_ibuf.v
│   │   │   │   │   │   ├── ddr2_ddr3_chipscope.v
│   │   │   │   │   │   ├── example_top.v
│   │   │   │   │   │   ├── infrastructure.v
│   │   │   │   │   │   ├── iodelay_ctrl.v
│   │   │   │   │   │   ├── memc_ui_top.v
│   │   │   │   │   │   └── mem_intfc.v
│   │   │   │   │   ├── phy
│   │   │   │   │   │   ├── circ_buffer.v
│   │   │   │   │   │   ├── phy_ck_iob.v
│   │   │   │   │   │   ├── phy_clock_io.v
│   │   │   │   │   │   ├── phy_control_io.v
│   │   │   │   │   │   ├── phy_data_io.v
│   │   │   │   │   │   ├── phy_dly_ctrl.v
│   │   │   │   │   │   ├── phy_dm_iob.v
│   │   │   │   │   │   ├── phy_dq_iob.v
│   │   │   │   │   │   ├── phy_dqs_iob.v
│   │   │   │   │   │   ├── phy_init.v
│   │   │   │   │   │   ├── phy_pd_top.v
│   │   │   │   │   │   ├── phy_pd.v
│   │   │   │   │   │   ├── phy_rdclk_gen.v
│   │   │   │   │   │   ├── phy_rdctrl_sync.v
│   │   │   │   │   │   ├── phy_rddata_sync.v
│   │   │   │   │   │   ├── phy_rdlvl.v
│   │   │   │   │   │   ├── phy_read.v
│   │   │   │   │   │   ├── phy_top.v
│   │   │   │   │   │   ├── phy_write.v
│   │   │   │   │   │   ├── phy_wrlvl.v
│   │   │   │   │   │   └── rd_bitslip.v
│   │   │   │   │   ├── traffic_gen
│   │   │   │   │   │   ├── afifo.v
│   │   │   │   │   │   ├── cmd_gen.v
│   │   │   │   │   │   ├── cmd_prbs_gen.v
│   │   │   │   │   │   ├── data_prbs_gen.v
│   │   │   │   │   │   ├── init_mem_pattern_ctr.v
│   │   │   │   │   │   ├── mcb_flow_control.v
│   │   │   │   │   │   ├── mcb_traffic_gen.v
│   │   │   │   │   │   ├── pipeline_inserter.v
│   │   │   │   │   │   ├── rd_data_gen.v
│   │   │   │   │   │   ├── read_data_path.v
│   │   │   │   │   │   ├── read_posted_fifo.v
│   │   │   │   │   │   ├── sp6_data_gen.v
│   │   │   │   │   │   ├── tg_status.v
│   │   │   │   │   │   ├── v6_data_gen.v
│   │   │   │   │   │   ├── wr_data_gen.v
│   │   │   │   │   │   └── write_data_path.v
│   │   │   │   │   └── ui
│   │   │   │   │   ├── ui_cmd.v
│   │   │   │   │   ├── ui_rd_data.v
│   │   │   │   │   ├── ui_top.v
│   │   │   │   │   └── ui_wr_data.v
│   │   │   │   └── xpower1.bat
│   │   │   ├── mig_v3_4_high_freq.xco
│   │   │   ├── mig_v3_4_high_freq.xise
│   │   │   ├── mig_v3_4_low_freq.xco
│   │   │   └── mig_v3_4_low_freq.xise
│   │   └── plan_ahead
│   │   ├── mig_rtl
│   │   │   ├── mig_rtl.data
│   │   │   │   ├── constrs_1
│   │   │   │   ├── sources_1
│   │   │   │   └── wt
│   │   │   └── mig_rtl.ppr
│   │   ├── plan_ahead.data
│   │   │   ├── constrs_1
│   │   │   ├── runs
│   │   │   ├── sources_1
│   │   │   └── wt
│   │   ├── plan_ahead.ppr
│   │   └── plan_ahead.runs
│   ├── 50.latches
│   │   ├── rtl
│   │   │   └── latches.v
│   │   └── synth
│   │   ├── latches.lso
│   │   ├── latches.stx
│   │   └── synth.xise
│   ├── 51.comb_loops
│   │   ├── rtl
│   │   │   ├── comb_loops.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── comb_loops_map.mrp
│   │   ├── comb_loops.ucf
│   │   └── synth.xise
│   ├── 52.non_synth_circuits
│   │   ├── nonsynthesizable
│   │   │   ├── synth
│   │   │   │   ├── ipcore_dir
│   │   │   │   ├── synth.ise
│   │   │   │   ├── synth_xdb
│   │   │   │   ├── synth.xise
│   │   │   │   └── top.lso
│   │   │   └── top.v
│   │   ├── rtl
│   │   │   ├── non_synth_circuits.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── loops1.wcfg
│   │   ├── non_synth_circuits.lso
│   │   ├── non_synth_circuits.tfi
│   │   └── synth.xise
│   ├── 53.porting_memories
│   │   ├── cores
│   │   │   ├── blk_mem.v
│   │   │   ├── blk_mem.xco
│   │   │   └── coregen.cgp
│   │   ├── rtl
│   │   │   ├── memories.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── memories.ucf
│   │   └── synth.xise
│   ├── 54.tristates
│   │   ├── rtl
│   │   │   └── tristates.v
│   │   └── synth
│   │   ├── netgen
│   │   │   └── synthesis
│   │   │   └── tristates_synthesis.v
│   │   ├── synth.xise
│   │   ├── tristates.lso
│   │   └── tristates.stx
│   ├── 57.sim_types
│   │   ├── rtl
│   │   │   ├── sim_types.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── netgen
│   │   │   ├── map
│   │   │   │   ├── sim_types_map.sdf
│   │   │   │   └── sim_types_map.v
│   │   │   ├── par
│   │   │   │   ├── sim_types_timesim.sdf
│   │   │   │   └── sim_types_timesim.v
│   │   │   ├── synthesis
│   │   │   │   └── sim_types_synthesis.v
│   │   │   └── translate
│   │   │   └── sim_types_translate.v
│   │   ├── sim_types.lso
│   │   ├── sim_types_map.mrp
│   │   ├── sim_types.ptwx
│   │   ├── sim_types.stx
│   │   ├── sim_types.tsi
│   │   ├── sim_types.unroutes
│   │   ├── sim_types.xpi
│   │   └── synth.xise
│   ├── 63.sim_best_practices
│   │   ├── rtl
│   │   │   ├── tb_deltas.v
│   │   │   └── tb.v
│   │   └── synth
│   │   ├── isim.cmd
│   │   ├── sim_deltas.wcfg
│   │   ├── sim.wcfg
│   │   └── synth.xise
│   ├── 64.measuring_sim_performance
│   │   ├── sim_perf_metric20100812.tar
│   │   │   └── sim_perf_metric
│   │   │   ├── clean.csh
│   │   │   ├── example.sv
│   │   │   ├── go.csh
│   │   │   └── perf_metric.sv
│   │   └── sim_perf_metric20100812.tar.gz
│   ├── 71.crc_core
│   │   ├── crc_gen.v
│   │   ├── glbl.v
│   │   └── synth
│   │   ├── crc_top_map.mrp
│   │   └── synth.xise
│   ├── 78.build_time
│   │   ├── crc_top.lso
│   │   ├── crc_top_map.mrp
│   │   ├── crc_top.ptwx
│   │   ├── crc_top.stx
│   │   ├── crc_top.ucf
│   │   ├── crc_top.unroutes
│   │   ├── crc_top.xpi
│   │   ├── crc.xise
│   │   └── rtl
│   │   └── crc.v
│   ├── 79.80.area
│   │   ├── control_sets
│   │   │   ├── rtl
│   │   │   │   └── control_sets.v
│   │   │   └── synth
│   │   │   ├── control_sets1_map.mrp
│   │   │   ├── control_sets1.ucf
│   │   │   ├── control_sets2.lso
│   │   │   ├── control_sets2_map.mrp
│   │   │   ├── control_sets2.ptwx
│   │   │   ├── control_sets2.stx
│   │   │   ├── control_sets2.ucf
│   │   │   ├── control_sets2.unroutes
│   │   │   ├── control_sets2.xpi
│   │   │   ├── control_sets3_map.mrp
│   │   │   ├── control_sets3.ptwx
│   │   │   ├── control_sets3.unroutes
│   │   │   ├── control_sets3.xpi
│   │   │   ├── control_sets_map.mrp
│   │   │   ├── control_sets.ptwx
│   │   │   ├── control_sets.unroutes
│   │   │   ├── control_sets.xpi
│   │   │   ├── reg_set_reset_map.mrp
│   │   │   └── synth.xise
│   │   ├── mig_cores
│   │   │   ├── build_2.bat
│   │   │   ├── build_3.bat
│   │   │   ├── build_4.bat
│   │   │   ├── build_5.bat
│   │   │   ├── build_6.bat
│   │   │   ├── build_7.bat
│   │   │   ├── build_8.bat
│   │   │   ├── build_default.bat
│   │   │   ├── coregen.cgp
│   │   │   ├── mig_v3_4_high_freq
│   │   │   │   └── example_design
│   │   │   │   ├── par
│   │   │   │   │   ├── bitgen_options.ut
│   │   │   │   │   ├── build1.bat
│   │   │   │   │   ├── compatible_ucf
│   │   │   │   │   │   └── xc6vlx130t_ff484.ucf
│   │   │   │   │   ├── constraints.xcf
│   │   │   │   │   ├── create_ise.bat
│   │   │   │   │   ├── example_top.bgn
│   │   │   │   │   ├── example_top.cdc
│   │   │   │   │   ├── example_top.drc
│   │   │   │   │   ├── example_top_map.mrp
│   │   │   │   │   ├── example_top.ptwx
│   │   │   │   │   ├── example_top.pwr
│   │   │   │   │   ├── example_top.ucf
│   │   │   │   │   ├── example_top.unroutes
│   │   │   │   │   ├── example_top.xpi
│   │   │   │   │   ├── icon5_cg.xco
│   │   │   │   │   ├── ila384_8_cg.xco
│   │   │   │   │   ├── ise_flow.bat
│   │   │   │   │   ├── makeproj.bat
│   │   │   │   │   ├── rem_files.bat
│   │   │   │   │   ├── set_ise_prop.tcl
│   │   │   │   │   ├── vio_async_in256_cg.xco
│   │   │   │   │   ├── vio_sync_out32_cg.xco
│   │   │   │   │   └── xpower1.bat
│   │   │   │   └── rtl
│   │   │   │   ├── controller
│   │   │   │   │   ├── arb_mux.v
│   │   │   │   │   ├── arb_row_col.v
│   │   │   │   │   ├── arb_select.v
│   │   │   │   │   ├── bank_cntrl.v
│   │   │   │   │   ├── bank_common.v
│   │   │   │   │   ├── bank_compare.v
│   │   │   │   │   ├── bank_mach.v
│   │   │   │   │   ├── bank_queue.v
│   │   │   │   │   ├── bank_state.v
│   │   │   │   │   ├── col_mach.v
│   │   │   │   │   ├── mc.v
│   │   │   │   │   ├── rank_cntrl.v
│   │   │   │   │   ├── rank_common.v
│   │   │   │   │   ├── rank_mach.v
│   │   │   │   │   └── round_robin_arb.v
│   │   │   │   ├── ecc
│   │   │   │   │   ├── ecc_buf.v
│   │   │   │   │   ├── ecc_dec_fix.v
│   │   │   │   │   ├── ecc_gen.v
│   │   │   │   │   └── ecc_merge_enc.v
│   │   │   │   ├── ip_top
│   │   │   │   │   ├── clk_ibuf.v
│   │   │   │   │   ├── ddr2_ddr3_chipscope.v
│   │   │   │   │   ├── example_top.v
│   │   │   │   │   ├── infrastructure.v
│   │   │   │   │   ├── iodelay_ctrl.v
│   │   │   │   │   ├── memc_ui_top.v
│   │   │   │   │   └── mem_intfc.v
│   │   │   │   ├── phy
│   │   │   │   │   ├── circ_buffer.v
│   │   │   │   │   ├── phy_ck_iob.v
│   │   │   │   │   ├── phy_clock_io.v
│   │   │   │   │   ├── phy_control_io.v
│   │   │   │   │   ├── phy_data_io.v
│   │   │   │   │   ├── phy_dly_ctrl.v
│   │   │   │   │   ├── phy_dm_iob.v
│   │   │   │   │   ├── phy_dq_iob.v
│   │   │   │   │   ├── phy_dqs_iob.v
│   │   │   │   │   ├── phy_init.v
│   │   │   │   │   ├── phy_pd_top.v
│   │   │   │   │   ├── phy_pd.v
│   │   │   │   │   ├── phy_rdclk_gen.v
│   │   │   │   │   ├── phy_rdctrl_sync.v
│   │   │   │   │   ├── phy_rddata_sync.v
│   │   │   │   │   ├── phy_rdlvl.v
│   │   │   │   │   ├── phy_read.v
│   │   │   │   │   ├── phy_top.v
│   │   │   │   │   ├── phy_write.v
│   │   │   │   │   ├── phy_wrlvl.v
│   │   │   │   │   └── rd_bitslip.v
│   │   │   │   ├── traffic_gen
│   │   │   │   │   ├── afifo.v
│   │   │   │   │   ├── cmd_gen.v
│   │   │   │   │   ├── cmd_prbs_gen.v
│   │   │   │   │   ├── data_prbs_gen.v
│   │   │   │   │   ├── init_mem_pattern_ctr.v
│   │   │   │   │   ├── mcb_flow_control.v
│   │   │   │   │   ├── mcb_traffic_gen.v
│   │   │   │   │   ├── pipeline_inserter.v
│   │   │   │   │   ├── rd_data_gen.v
│   │   │   │   │   ├── read_data_path.v
│   │   │   │   │   ├── read_posted_fifo.v
│   │   │   │   │   ├── sp6_data_gen.v
│   │   │   │   │   ├── tg_status.v
│   │   │   │   │   ├── v6_data_gen.v
│   │   │   │   │   ├── wr_data_gen.v
│   │   │   │   │   └── write_data_path.v
│   │   │   │   └── ui
│   │   │   │   ├── ui_cmd.v
│   │   │   │   ├── ui_rd_data.v
│   │   │   │   ├── ui_top.v
│   │   │   │   └── ui_wr_data.v
│   │   │   ├── mig_v3_4_high_freq.xco
│   │   │   └── mig_v3_4_high_freq.xise
│   │   ├── pattern_match
│   │   │   ├── rtl
│   │   │   │   └── pattern_match.v
│   │   │   └── synth
│   │   │   ├── pattern_match1_map.mrp
│   │   │   ├── pattern_match2.lso
│   │   │   ├── pattern_match2_map.mrp
│   │   │   ├── pattern_match2.stx
│   │   │   └── synth.xise
│   │   └── priority_encoder
│   │   ├── priority_encoder.ucf
│   │   ├── rtl
│   │   │   └── priority_encoder.v
│   │   └── synth
│   │   ├── priority_encoder.lso
│   │   ├── priority_encoder_map.mrp
│   │   ├── priority_encoder.stx
│   │   ├── priority_encoder.ucf
│   │   └── synth.xise
│   ├── 85.config_debug
│   │   ├── chipscope_corrupted1.bit.displaycontext
│   │   └── chipscope_corrupted2.bit.displaycontext
│   ├── 86.chipscope
│   │   ├── chipscope_corrupted_crc.bit.displaycontext
│   │   ├── chipscope_viewer.cpj
│   │   ├── cores
│   │   │   ├── chipscope_icon.asy
│   │   │   ├── chipscope_icon.ndf
│   │   │   ├── chipscope_icon.v
│   │   │   ├── chipscope_icon.xco
│   │   │   ├── chipscope_icon.xise
│   │   │   ├── chipscope_icon_xmdf.tcl
│   │   │   ├── chipscope_icon.xncf
│   │   │   ├── chipscope_ila.asy
│   │   │   ├── chipscope_ila.cdc
│   │   │   ├── chipscope_ila.ndf
│   │   │   ├── chipscope_ila.v
│   │   │   ├── chipscope_ila.xco
│   │   │   ├── chipscope_ila.xise
│   │   │   ├── chipscope_ila_xmdf.tcl
│   │   │   ├── chipscope_ila.xncf
│   │   │   ├── chipscope_vio.asy
│   │   │   ├── chipscope_vio.cdc
│   │   │   ├── chipscope_vio.ndf
│   │   │   ├── chipscope_vio.v
│   │   │   ├── chipscope_vio.xco
│   │   │   ├── chipscope_vio.xise
│   │   │   ├── chipscope_vio_xmdf.tcl
│   │   │   ├── chipscope_vio.xncf
│   │   │   └── coregen.cgp
│   │   ├── rtl
│   │   │   ├── chipscope.ucf
│   │   │   └── chipscope.v
│   │   └── synth
│   │   ├── chipscope.lso
│   │   ├── chipscope_map.mrp
│   │   ├── chipscope.ptwx
│   │   ├── chipscope.stx
│   │   ├── chipscope.unroutes
│   │   ├── chipscope.xpi
│   │   └── synth.xise
│   ├── 87.fpga_editor
│   │   ├── memories.ucf
│   │   └── memories.ut
│   ├── 8.using_xilinx_tools_in_command_line_mode
│   │   └── crc_example
│   │   ├── ise_proj
│   │   │   └── crc.xise
│   │   ├── pa_proj
│   │   │   ├── crc.tcl
│   │   │   └── pa_script.bat
│   │   ├── src
│   │   │   └── crc.v
│   │   ├── ucf
│   │   │   └── crc.ucf
│   │   ├── win_cmd
│   │   │   └── cmd_script.bat
│   │   ├── xflow_proj
│   │   │   ├── bitgen.opt
│   │   │   ├── crc.ut
│   │   │   └── xflow_script.bat
│   │   └── xtclsh_proj
│   │   ├── crc.tcl
│   │   ├── crc.xise
│   │   └── xtclsh_example.bat
│   ├── 90.timing_constraints
│   │   ├── rtl
│   │   │   └── constraints.v
│   │   └── synth
│   │   ├── Analysis 1 Constraints Interaction.tsi
│   │   ├── constraints.lso
│   │   ├── constraints_map.mrp
│   │   ├── constraints.ptwx
│   │   ├── constraints.stx
│   │   ├── constraints.tsi
│   │   ├── constraints.ucf
│   │   ├── constraints.unroutes
│   │   ├── constraints.xpi
│   │   └── synth.xise
│   ├── 91.timing_analyzer
│   │   ├── cores
│   │   │   ├── blk_mem.v
│   │   │   ├── blk_mem.xco
│   │   │   ├── blk_mem.xise
│   │   │   ├── clka_mmcm
│   │   │   │   ├── clka_mmcm.ucf
│   │   │   │   ├── doc
│   │   │   │   ├── example_design
│   │   │   │   │   └── clka_mmcm_exdes.v
│   │   │   │   └── simulation
│   │   │   │   ├── clka_mmcm_tb.v
│   │   │   │   └── functional
│   │   │   │   ├── simcmds.tcl
│   │   │   │   ├── simulate_isim.sh
│   │   │   │   ├── simulate_mti.do
│   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   ├── simulate_vcs.sh
│   │   │   │   ├── ucli_commands.key
│   │   │   │   ├── vcs_session.tcl
│   │   │   │   ├── wave.do
│   │   │   │   └── wave.sv
│   │   │   ├── clka_mmcm.ejp
│   │   │   ├── clka_mmcm.v
│   │   │   ├── clka_mmcm.xco
│   │   │   ├── clka_mmcm.xise
│   │   │   ├── clka_mmcm_xmdf.tcl
│   │   │   └── coregen.cgp
│   │   ├── rtl
│   │   │   └── timing_analyzer.v
│   │   ├── synth
│   │   │   ├── synth.xise
│   │   │   ├── timing_analyzer.lso
│   │   │   ├── timing_analyzer_map.mrp
│   │   │   ├── timing_analyzer.ptwx
│   │   │   ├── timing_analyzer.stx
│   │   │   ├── timing_analyzer.ucf
│   │   │   ├── timing_analyzer.unroutes
│   │   │   └── timing_analyzer.xpi
│   │   ├── timing_analyzer_1.tsi
│   │   ├── timing_analyzer_2.tsi
│   │   └── trce.pl
│   ├── 92.93.94.timing_closure
│   │   ├── crc
│   │   │   ├── rtl
│   │   │   │   └── crc.v
│   │   │   └── synth
│   │   │   ├── crc_floorplan_fpga_editor.out
│   │   │   ├── crc_floorplan.lso
│   │   │   ├── crc_floorplan_map.mrp
│   │   │   ├── crc_floorplan.ptwx
│   │   │   ├── crc_floorplan.stx
│   │   │   ├── crc_floorplan.tsi
│   │   │   ├── crc_floorplan.unroutes
│   │   │   ├── crc_floorplan.xpi
│   │   │   ├── crc.tfi
│   │   │   ├── crc.ucf
│   │   │   ├── planAhead_run_1
│   │   │   │   ├── synth.data
│   │   │   │   │   ├── constrs_1
│   │   │   │   │   ├── runs
│   │   │   │   │   └── sources_1
│   │   │   │   └── synth.ppr
│   │   │   └── synth.xise
│   │   └── mig
│   │   ├── example_top.ucf
│   │   ├── run_smartxplorer.bat
│   │   ├── run_smartxplorer.sh
│   │   └── strategy_file.sf
│   ├── 95.96.floorplanning
│   │   ├── brams
│   │   │   ├── cores
│   │   │   │   ├── coregen.cgp
│   │   │   │   ├── rom_registered.v
│   │   │   │   ├── rom_registered.xco
│   │   │   │   ├── rom_registered.xise
│   │   │   │   ├── rom_registered_xmdf.tcl
│   │   │   │   ├── rom.v
│   │   │   │   ├── rom.xco
│   │   │   │   ├── rom.xise
│   │   │   │   └── rom_xmdf.tcl
│   │   │   ├── rtl
│   │   │   │   └── floorplanning.v
│   │   │   └── synth
│   │   │   ├── bram_floorplanning2.lso
│   │   │   ├── bram_floorplanning2_map.mrp
│   │   │   ├── bram_floorplanning2.ptwx
│   │   │   ├── bram_floorplanning2.stx
│   │   │   ├── bram_floorplanning2.ucf
│   │   │   ├── bram_floorplanning2.unroutes
│   │   │   ├── bram_floorplanning2.xpi
│   │   │   ├── bram_floorplanning.lso
│   │   │   ├── bram_floorplanning_map.mrp
│   │   │   ├── bram_floorplanning.ptwx
│   │   │   ├── bram_floorplanning.stx
│   │   │   ├── bram_floorplanning.unroutes
│   │   │   ├── bram_floorplanning.xpi
│   │   │   ├── floorplanning.ucf
│   │   │   ├── planAhead_run_1
│   │   │   │   ├── synth.data
│   │   │   │   │   ├── constrs_1
│   │   │   │   │   ├── runs
│   │   │   │   │   ├── sources_1
│   │   │   │   │   └── wt
│   │   │   │   └── synth.ppr
│   │   │   └── synth.xise
│   │   ├── constraints
│   │   │   ├── rtl
│   │   │   │   └── constraints.v
│   │   │   └── synth
│   │   │   ├── constraints.lso
│   │   │   ├── constraints_map.mrp
│   │   │   ├── constraints.ptwx
│   │   │   ├── constraints.stx
│   │   │   ├── constraints.ucf
│   │   │   ├── constraints.unroutes
│   │   │   ├── constraints.xpi
│   │   │   └── synth.xise
│   │   ├── crc
│   │   │   ├── rtl
│   │   │   │   └── crc.v
│   │   │   └── synth
│   │   │   ├── crc_floorplan_fpga_editor.out
│   │   │   ├── crc_floorplan.lso
│   │   │   ├── crc_floorplan_map.mrp
│   │   │   ├── crc_floorplan.ptwx
│   │   │   ├── crc_floorplan.stx
│   │   │   ├── crc_floorplan.tsi
│   │   │   ├── crc_floorplan.unroutes
│   │   │   ├── crc_floorplan.xpi
│   │   │   ├── crc.tfi
│   │   │   ├── crc.ucf
│   │   │   ├── planAhead_run_1
│   │   │   │   ├── synth.data
│   │   │   │   │   ├── constrs_1
│   │   │   │   │   ├── runs
│   │   │   │   │   └── sources_1
│   │   │   │   └── synth.ppr
│   │   │   └── synth.xise
│   │   ├── fifos
│   │   │   ├── cores
│   │   │   │   ├── coregen.cgp
│   │   │   │   ├── fifo_generator_v6_1.v
│   │   │   │   ├── fifo_generator_v6_1.xco
│   │   │   │   ├── fifo_generator_v6_1.xise
│   │   │   │   └── fifo_generator_v6_1_xmdf.tcl
│   │   │   ├── rtl
│   │   │   │   ├── floorplanning.v
│   │   │   │   └── tb.v
│   │   │   └── synth
│   │   │   ├── floorplanning.lso
│   │   │   ├── floorplanning_map.mrp
│   │   │   ├── floorplanning.ptwx
│   │   │   ├── floorplanning.stx
│   │   │   ├── floorplanning.ucf
│   │   │   ├── floorplanning.unroutes
│   │   │   ├── floorplanning.xpi
│   │   │   ├── isim.cmd
│   │   │   ├── planAhead_run_1
│   │   │   │   ├── synth.data
│   │   │   │   │   ├── constrs_1
│   │   │   │   │   ├── runs
│   │   │   │   │   ├── sources_1
│   │   │   │   │   └── wt
│   │   │   │   └── synth.ppr
│   │   │   ├── sim.wcfg
│   │   │   └── synth.xise
│   │   └── routing
│   │   ├── rtl
│   │   │   └── routing.v
│   │   └── synth
│   │   ├── planAhead_run_1
│   │   │   ├── synth.data
│   │   │   │   ├── constrs_1
│   │   │   │   ├── runs
│   │   │   │   ├── sources_1
│   │   │   │   └── wt
│   │   │   └── synth.ppr
│   │   ├── routing.lso
│   │   ├── routing_map.mrp
│   │   ├── routing.ptwx
│   │   ├── routing.stx
│   │   ├── routing.ucf
│   │   ├── routing.unroutes
│   │   ├── routing.xpi
│   │   └── synth.xise
│   └── 98.scripts
│   ├── report_xplorer.pl
│   └── xilinx_bitstream_parser.pl
└── 使用说明.txt

269 directories, 773 files