vivado+zedboard之纯PL开发基本流程.zip

【实例简介】
vivado+zedboard之纯PL（FPGA）开发基本流程
【实例截图】
【核心代码】
4744300845226445247.zip
└── TestPL
└── TestPL
├── TestPL.cache
│   ├── compile_simlib
│   └── wt
│   ├── java_command_handlers.wdf
│   ├── project.wpc
│   ├── synthesis.wdf
│   ├── webtalk_pa.xml
│   └── xsim.wdf
├── TestPL.data
│   └── constrs_1
├── TestPL.hw
│   └── hw_1
│   └── wave
├── TestPL.ioplanning
│   └── constrs_1
│   ├── designprops.xml
│   └── usercols.xml
├── TestPL.runs
│   ├── impl_1
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── init_design.pb
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── opt_design.pb
│   │   ├── place_design.pb
│   │   ├── project.wdf
│   │   ├── route_design.pb
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── top_7160.backup.vdi
│   │   ├── top.bit
│   │   ├── top_clock_utilization_placed.rpt
│   │   ├── top_control_sets_placed.rpt
│   │   ├── top_drc_routed.pb
│   │   ├── top_drc_routed.rpt
│   │   ├── top_io_placed.rpt
│   │   ├── top_opt.dcp
│   │   ├── top_placed.dcp
│   │   ├── top_power_routed.rpt
│   │   ├── top_power_summary_routed.pb
│   │   ├── top_routed.dcp
│   │   ├── top.tcl
│   │   ├── top_timing_summary_routed.pb
│   │   ├── top_timing_summary_routed.rpt
│   │   ├── top_utilization_placed.pb
│   │   ├── top_utilization_placed.rpt
│   │   ├── top.vdi
│   │   ├── usage_statistics_webtalk.html
│   │   ├── usage_statistics_webtalk.xml
│   │   ├── vivado_7160.backup.jou
│   │   ├── vivado.jou
│   │   ├── vivado.pb
│   │   └── write_bitstream.pb
│   └── synth_1
│   ├── gen_run.xml
│   ├── htr.txt
│   ├── ISEWrap.js
│   ├── ISEWrap.sh
│   ├── project.wdf
│   ├── rundef.js
│   ├── runme.bat
│   ├── runme.log
│   ├── runme.sh
│   ├── top.dcp
│   ├── top.tcl
│   ├── top_utilization_synth.pb
│   ├── top_utilization_synth.rpt
│   ├── top.vds
│   ├── vivado.jou
│   └── vivado.pb
├── TestPL.sim
│   └── sim_1
│   ├── behav
│   │   ├── compile.bat
│   │   ├── compile.sh
│   │   ├── test_behav.log
│   │   ├── test_behav.wdb
│   │   ├── test.prj
│   │   ├── test.tcl
│   │   ├── xelab.log
│   │   ├── xelab.pb
│   │   ├── xsim.dir
│   │   │   ├── test_behav
│   │   │   │   ├── Compile_Options.txt
│   │   │   │   ├── xsimcrash.log
│   │   │   │   ├── xsim.dbg
│   │   │   │   ├── xsimkernel.log
│   │   │   │   ├── xsimk.exe
│   │   │   │   ├── xsim.mem
│   │   │   │   ├── xsim.reloc
│   │   │   │   ├── xsim.rtti
│   │   │   │   ├── xsim.svtype
│   │   │   │   ├── xsim.type
│   │   │   │   └── xsim.xdbg
│   │   │   └── xil_defaultlib
│   │   │   ├── glbl.sdb
│   │   │   ├── test.sdb
│   │   │   └── top.sdb
│   │   └── xsim.ini
│   └── impl
│   └── timing
│   ├── compile.bat
│   ├── compile.sh
│   ├── test.prj
│   ├── test.tcl
│   ├── test_time_impl.log
│   ├── test_time_impl.sdf
│   ├── test_time_impl.v
│   ├── test_time_impl.wdb
│   ├── xelab.log
│   ├── xelab.pb
│   ├── xsim.dir
│   │   ├── test_time_impl
│   │   │   ├── Compile_Options.txt
│   │   │   ├── xsimcrash.log
│   │   │   ├── xsim.dbg
│   │   │   ├── xsimkernel.log
│   │   │   ├── xsimk.exe
│   │   │   ├── xsim.mem
│   │   │   ├── xsim.reloc
│   │   │   ├── xsim.rtti
│   │   │   ├── xsim.svtype
│   │   │   ├── xsim.type
│   │   │   └── xsim.xdbg
│   │   └── xil_defaultlib
│   │   ├── glbl.sdb
│   │   ├── test.sdb
│   │   └── top.sdb
│   └── xsim.ini
├── TestPL.srcs
│   ├── constrs_1
│   │   └── new
│   │   └── top.xdc
│   ├── sim_1
│   │   └── new
│   │   └── top_tb.v
│   └── sources_1
│   └── new
│   └── top.v
└── TestPL.xpr

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