实例介绍
【实例简介】
RIFFA is a framework that enables designers to easily communicate between FPGAs and CPUs over a PCIe bus.
【实例截图】
【核心代码】
4744300845372193317.zip
└── riffa_2.2.2
├── documentation
│ └── RIFFA_2.2.2_Instructions.pdf
├── install
│ ├── linux
│ │ └── README.txt
│ └── windows
│ ├── README.txt
│ └── win7
│ ├── setup_dbg.exe
│ └── setup.exe
├── README.txt
└── source
├── c_c++
│ ├── linux
│ │ ├── x64
│ │ │ ├── README.txt
│ │ │ ├── sample_app
│ │ │ │ ├── Makefile
│ │ │ │ ├── README.txt
│ │ │ │ ├── testutil
│ │ │ │ ├── testutil.c
│ │ │ │ ├── testutil.o
│ │ │ │ └── timer.h
│ │ │ └── test_apps
│ │ │ ├── asyncutil.sh
│ │ │ ├── Makefile
│ │ │ ├── testutil
│ │ │ ├── testutil.c
│ │ │ ├── testutil.c_multi
│ │ │ ├── testutil.o
│ │ │ ├── testutil.sh
│ │ │ └── timer.h
│ │ └── x86
│ │ ├── README.txt
│ │ └── sample_app
│ │ ├── Makefile
│ │ ├── README.txt
│ │ ├── testutil.c
│ │ └── timer.h
│ ├── release
│ └── windows
│ ├── x64
│ │ ├── README.txt
│ │ ├── riffa.c
│ │ ├── riffa.def
│ │ ├── riffa.dll
│ │ ├── riffa_driver.h
│ │ ├── riffa.exp
│ │ ├── riffa.h
│ │ ├── riffa.lib
│ │ ├── riffa.rc
│ │ └── sample_app
│ │ ├── README.txt
│ │ ├── riffa.h
│ │ ├── riffa.lib
│ │ ├── testutil.c
│ │ ├── testutil.exe
│ │ └── timer.h
│ └── x86
│ ├── README.txt
│ ├── riffa.c
│ ├── riffa.def
│ ├── riffa.dll
│ ├── riffa_driver.h
│ ├── riffa.exp
│ ├── riffa.h
│ ├── riffa.lib
│ ├── riffa.rc
│ └── sample_app
│ ├── README.txt
│ ├── riffa.h
│ ├── riffa.lib
│ ├── testutil.c
│ ├── testutil.exe
│ └── timer.h
├── driver
│ ├── linux
│ │ ├── circ_queue.c
│ │ ├── circ_queue.h
│ │ ├── etc.modules.bak
│ │ ├── Makefile
│ │ ├── README.txt
│ │ ├── riffa.c
│ │ ├── riffa_driver.c
│ │ ├── riffa_driver.h
│ │ └── riffa.h
│ └── windows
│ ├── dirs
│ ├── install
│ │ ├── install.bat
│ │ ├── license.txt
│ │ └── win7.iss
│ ├── README.txt
│ ├── sys
│ │ ├── makefile
│ │ ├── makefile.inc
│ │ ├── precomp.h
│ │ ├── riffa.c
│ │ ├── riffa_driver.h
│ │ ├── riffa.inx
│ │ ├── riffa_private.h
│ │ ├── riffa.rc
│ │ ├── sources
│ │ └── trace.h
│ └── win7install.bat
├── fpga
│ ├── altera
│ │ ├── de2i
│ │ │ ├── DE2Gen1x1If64
│ │ │ │ ├── bit
│ │ │ │ │ └── DE2Gen1x1If64.sof
│ │ │ │ ├── constr
│ │ │ │ │ └── DE2Gen1x1If64.sdc
│ │ │ │ ├── hdl
│ │ │ │ │ └── DE2Gen1x1If64.v
│ │ │ │ ├── ip
│ │ │ │ └── prj
│ │ │ │ ├── DE2Gen1x1If64.qpf
│ │ │ │ └── DE2Gen1x1If64.qsf
│ │ │ └── riffa_wrapper_de2i.v
│ │ ├── de4
│ │ │ ├── DE4Gen1x8If64
│ │ │ │ ├── bit
│ │ │ │ │ └── DE4Gen1x8If64.sof
│ │ │ │ ├── constr
│ │ │ │ │ └── DE4Gen1x8If64.sdc
│ │ │ │ ├── hdl
│ │ │ │ │ └── DE4Gen1x8If64.v
│ │ │ │ ├── ip
│ │ │ │ └── prj
│ │ │ │ ├── DE4Gen1x8If64.qpf
│ │ │ │ └── DE4Gen1x8If64.qsf
│ │ │ ├── DE4Gen2x8If128
│ │ │ │ ├── bit
│ │ │ │ │ └── DE4Gen2x8If128.sof
│ │ │ │ ├── constr
│ │ │ │ │ └── DE4Gen2x8If128.sdc
│ │ │ │ ├── hdl
│ │ │ │ │ └── DE4Gen2x8If128.v
│ │ │ │ ├── ip
│ │ │ │ └── prj
│ │ │ │ ├── DE4Gen2x8If128.qpf
│ │ │ │ └── DE4Gen2x8If128.qsf
│ │ │ └── riffa_wrapper_de4.v
│ │ └── de5
│ │ ├── DE5QGen1x8If64
│ │ │ ├── bit
│ │ │ │ └── DE5QGen1x8If64.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen1x8If64.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen1x8If64.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen1x8If64.qpf
│ │ │ └── DE5QGen1x8If64.qsf
│ │ ├── DE5QGen1x8If64_CLK
│ │ │ ├── bit
│ │ │ │ └── DE5QGen1x8If64_CLK.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen1x8If64_CLK.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen1x8If64_CLK.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen1x8If64_CLK.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen1x8If64_CLK.qpf
│ │ │ └── DE5QGen1x8If64_CLK.qsf
│ │ ├── DE5QGen2x8If128
│ │ │ ├── bit
│ │ │ │ └── DE5QGen2x8If128.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen2x8If128.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen2x8If128.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen2x8If128.qpf
│ │ │ └── DE5QGen2x8If128.qsf
│ │ ├── DE5QGen2x8If128_CLK
│ │ │ ├── bit
│ │ │ │ └── DE5QGen2x8If128_CLK.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen2x8If128_CLK.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen2x8If128_CLK.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen2x8If128_CLK.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen2x8If128_CLK.qpf
│ │ │ └── DE5QGen2x8If128_CLK.qsf
│ │ ├── DE5QGen3x4If128
│ │ │ ├── bit
│ │ │ │ └── DE5QGen3x4If128.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen3x4If128.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen3x4If128.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen3x4If128.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen3x4If128.qpf
│ │ │ └── DE5QGen3x4If128.qsf
│ │ └── riffa_wrapper_de5.v
│ ├── riffa_hdl
│ │ ├── altera.vh
│ │ ├── async_fifo_fwft.v
│ │ ├── async_fifo.v
│ │ ├── channel_128.v
│ │ ├── channel_32.v
│ │ ├── channel_64.v
│ │ ├── channel.v
│ │ ├── chnl_tester.v
│ │ ├── counter.v
│ │ ├── cross_domain_signal.v
│ │ ├── demux.v
│ │ ├── engine_layer.v
│ │ ├── ff.v
│ │ ├── fifo_packer_128.v
│ │ ├── fifo_packer_32.v
│ │ ├── fifo_packer_64.v
│ │ ├── fifo.v
│ │ ├── functions.vh
│ │ ├── interrupt_controller.v
│ │ ├── interrupt.v
│ │ ├── mux.v
│ │ ├── offset_flag_to_one_hot.v
│ │ ├── offset_to_mask.v
│ │ ├── one_hot_mux.v
│ │ ├── pipeline.v
│ │ ├── ram_1clk_1w_1r.v
│ │ ├── ram_2clk_1w_1r.v
│ │ ├── recv_credit_flow_ctrl.v
│ │ ├── registers.v
│ │ ├── register.v
│ │ ├── reorder_queue_input.v
│ │ ├── reorder_queue_output.v
│ │ ├── reorder_queue.v
│ │ ├── reset_controller.v
│ │ ├── reset_extender.v
│ │ ├── riffa.v
│ │ ├── riffa.vh
│ │ ├── rotate.v
│ │ ├── rxc_engine_128.v
│ │ ├── rxc_engine_classic.v
│ │ ├── rxc_engine_ultrascale.v
│ │ ├── rx_engine_classic.v
│ │ ├── rx_engine_ultrascale.v
│ │ ├── rx_port_128.v
│ │ ├── rx_port_32.v
│ │ ├── rx_port_64.v
│ │ ├── rx_port_channel_gate.v
│ │ ├── rx_port_reader.v
│ │ ├── rx_port_requester_mux.v
│ │ ├── rxr_engine_128.v
│ │ ├── rxr_engine_classic.v
│ │ ├── rxr_engine_ultrascale.v
│ │ ├── schedules.vh
│ │ ├── scsdpram.v
│ │ ├── sg_list_reader_128.v
│ │ ├── sg_list_reader_32.v
│ │ ├── sg_list_reader_64.v
│ │ ├── sg_list_requester.v
│ │ ├── shiftreg.v
│ │ ├── syncff.v
│ │ ├── sync_fifo.v
│ │ ├── tlp.vh
│ │ ├── translation_altera.v
│ │ ├── translation_xilinx.v
│ │ ├── trellis.vh
│ │ ├── tx_alignment_pipeline.v
│ │ ├── txc_engine_classic.v
│ │ ├── txc_engine_ultrascale.v
│ │ ├── tx_data_fifo.v
│ │ ├── tx_data_pipeline.v
│ │ ├── tx_data_shift.v
│ │ ├── tx_engine_classic.v
│ │ ├── tx_engine_selector.v
│ │ ├── tx_engine_ultrascale.v
│ │ ├── tx_engine.v
│ │ ├── tx_hdr_fifo.v
│ │ ├── tx_multiplexer_128.v
│ │ ├── tx_multiplexer_32.v
│ │ ├── tx_multiplexer_64.v
│ │ ├── tx_multiplexer.v
│ │ ├── tx_port_128.v
│ │ ├── tx_port_32.v
│ │ ├── tx_port_64.v
│ │ ├── tx_port_buffer_128.v
│ │ ├── tx_port_buffer_32.v
│ │ ├── tx_port_buffer_64.v
│ │ ├── tx_port_channel_gate_128.v
│ │ ├── tx_port_channel_gate_32.v
│ │ ├── tx_port_channel_gate_64.v
│ │ ├── tx_port_monitor_128.v
│ │ ├── tx_port_monitor_32.v
│ │ ├── tx_port_monitor_64.v
│ │ ├── tx_port_writer.v
│ │ ├── txr_engine_classic.v
│ │ ├── txr_engine_ultrascale.v
│ │ ├── types.vh
│ │ ├── ultrascale.vh
│ │ ├── widths.vh
│ │ └── xilinx.vh
│ └── xilinx
│ ├── ac701
│ │ ├── AC701_Gen1x4If64
│ │ │ ├── bit
│ │ │ │ └── AC701_Gen1x4If64.bit
│ │ │ ├── constr
│ │ │ │ └── AC701_Gen1x4If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── AC701_Gen1x4If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x4If64.xci
│ │ │ └── prj
│ │ │ └── AC701_Gen1x4If64.xpr
│ │ ├── AC701_Gen2x4If128
│ │ │ ├── bit
│ │ │ │ └── AC701_Gen2x4If128.bit
│ │ │ ├── constr
│ │ │ │ └── AC701_Gen2x4If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── AC701_Gen2x4If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x4If128.xci
│ │ │ └── prj
│ │ │ └── AC701_Gen2x4If128.xpr
│ │ └── riffa_wrapper_ac701.v
│ ├── adm7V3
│ │ ├── ADM7V3_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── ADM7V3_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── ADM7V3_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── ADM7V3_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── ADM7V3_Gen1x8If64.xpr
│ │ ├── ADM7V3_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── ADM7V3_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── ADM7V3_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── ADM7V3_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── ADM7V3_Gen2x8If128.xpr
│ │ ├── ADM7V3_Gen3x4If128
│ │ │ ├── bit
│ │ │ │ └── ADM7V3_Gen3x4If128.bit
│ │ │ ├── constr
│ │ │ │ └── ADM7V3_Gen3x4If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── ADM7V3_Gen3x4If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen3x4If128.xci
│ │ │ └── prj
│ │ │ └── ADM7V3_Gen3x4If128.xpr
│ │ └── riffa_wrapper_adm7V3.v
│ ├── kc705
│ │ ├── KC705_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── KC705_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── KC705_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── KC705_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── KC705_Gen1x8If64.xpr
│ │ ├── KC705_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── KC705_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── KC705_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── KC705_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── KC705_Gen2x8If128.xpr
│ │ └── riffa_wrapper_kc705.v
│ ├── NetFPGA
│ │ ├── NetFPGA_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── NetFPGA_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── NetFPGA_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── NetFPGA_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── NetFPGA_Gen1x8If64.xpr
│ │ ├── NetFPGA_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── NetFPGA_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── NetFPGA_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── NetFPGA_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── NetFPGA_Gen2x8If128.xpr
│ │ ├── NetFPGA_Gen3x4If128
│ │ │ ├── bit
│ │ │ │ └── NetFPGA_Gen3x4If128.bit
│ │ │ ├── constr
│ │ │ │ └── NetFPGA_Gen3x4If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── NetFPGA_Gen3x4If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen3x4If128.xci
│ │ │ └── prj
│ │ │ └── NetFPGA_Gen3x4If128.xpr
│ │ └── riffa_wrapper_NetFPGA.v
│ ├── vc707
│ │ ├── riffa_wrapper_vc707.v
│ │ ├── VC707_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── VC707_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── VC707_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC707_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── VC707_Gen1x8If64.xpr
│ │ └── VC707_Gen2x8If128
│ │ ├── bit
│ │ │ └── VC707_Gen2x8If128.bit
│ │ ├── constr
│ │ │ └── VC707_Gen2x8If128.xdc
│ │ ├── hdl
│ │ │ └── VC707_Gen2x8If128.v
│ │ ├── ip
│ │ │ └── PCIeGen2x8If128.xci
│ │ └── prj
│ │ └── VC707_Gen2x8If128.xpr
│ ├── vc709
│ │ ├── riffa_wrapper_vc709.v
│ │ ├── VC709_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen1x8If64.xpr
│ │ ├── VC709_Gen1x8If64_CLK
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen1x8If64_CLK.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen1x8If64_CLK.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen1x8If64_CLK.v
│ │ │ ├── ip
│ │ │ │ ├── clk_250MIn_1.xci
│ │ │ │ ├── clk_250MIn_2.xci
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen1x8If64_CLK.xpr
│ │ ├── VC709_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen2x8If128.xpr
│ │ ├── VC709_Gen2x8If128_CLK
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen2x8If128_CLK.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen2x8If128_CLK.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen2x8If128_CLK.v
│ │ │ ├── ip
│ │ │ │ ├── clk_250MIn_1.xci
│ │ │ │ ├── clk_250MIn_2.xci
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen2x8If128_CLK.xpr
│ │ └── VC709_Gen3x4If128
│ │ ├── bit
│ │ │ └── VC709_Gen3x4If128.bit
│ │ ├── constr
│ │ │ └── VC709_Gen3x4If128.xdc
│ │ ├── hdl
│ │ │ └── VC709_Gen3x4If128.v
│ │ ├── ip
│ │ │ └── PCIeGen3x4If128.xci
│ │ └── prj
│ │ └── VC709_Gen3x4If128.xpr
│ └── zc706
│ ├── riffa_wrapper_zc706.v
│ ├── ZC706_Gen1x4If64
│ │ ├── bit
│ │ │ └── ZC706_Gen1x4If64.bit
│ │ ├── constr
│ │ │ └── ZC706_Gen1x4If64.xdc
│ │ ├── hdl
│ │ │ └── ZC706_Gen1x4If64.v
│ │ ├── ip
│ │ │ └── PCIeGen1x4If64.xci
│ │ └── prj
│ │ └── ZC706_Gen1x4If64.xpr
│ └── ZC706_Gen2x4If128
│ ├── bit
│ │ └── ZC706_Gen2x4If128.bit
│ ├── constr
│ │ └── ZC706_Gen2x4If128.xdc
│ ├── hdl
│ │ └── ZC706_Gen2x4If128.v
│ ├── ip
│ │ └── PCIeGen2x4If128.xci
│ └── prj
│ └── ZC706_Gen2x4If128.xpr
├── java
│ ├── COMPILE.txt
│ ├── edu
│ │ └── ucsd
│ │ └── cs
│ │ └── riffa
│ │ ├── FpgaInfo.java
│ │ ├── Fpga.java
│ │ └── NativeLibLoader.java
│ ├── jriffa.c
│ ├── jriffa.h
│ ├── native
│ │ ├── amd64
│ │ │ ├── Linux
│ │ │ │ └── libjriffa.so
│ │ │ └── Windows
│ │ │ └── libjriffa.dll
│ │ ├── i386
│ │ │ └── Linux
│ │ │ └── libjriffa.so
│ │ └── x86
│ │ └── Windows
│ │ └── libjriffa.dll
│ ├── README.txt
│ ├── riffa.jar
│ └── SampleApp.java
├── matlab
│ ├── README.txt
│ └── Riffa.m
└── python
├── COMPILE.txt
├── dist
│ ├── README.txt
│ └── riffa-2.0.zip
├── MANIFEST
├── README.txt
├── riffa.py
├── sample_app
│ └── sampleapp.py
└── setup.py
218 directories, 357 files
RIFFA is a framework that enables designers to easily communicate between FPGAs and CPUs over a PCIe bus.
【实例截图】
【核心代码】
4744300845372193317.zip
└── riffa_2.2.2
├── documentation
│ └── RIFFA_2.2.2_Instructions.pdf
├── install
│ ├── linux
│ │ └── README.txt
│ └── windows
│ ├── README.txt
│ └── win7
│ ├── setup_dbg.exe
│ └── setup.exe
├── README.txt
└── source
├── c_c++
│ ├── linux
│ │ ├── x64
│ │ │ ├── README.txt
│ │ │ ├── sample_app
│ │ │ │ ├── Makefile
│ │ │ │ ├── README.txt
│ │ │ │ ├── testutil
│ │ │ │ ├── testutil.c
│ │ │ │ ├── testutil.o
│ │ │ │ └── timer.h
│ │ │ └── test_apps
│ │ │ ├── asyncutil.sh
│ │ │ ├── Makefile
│ │ │ ├── testutil
│ │ │ ├── testutil.c
│ │ │ ├── testutil.c_multi
│ │ │ ├── testutil.o
│ │ │ ├── testutil.sh
│ │ │ └── timer.h
│ │ └── x86
│ │ ├── README.txt
│ │ └── sample_app
│ │ ├── Makefile
│ │ ├── README.txt
│ │ ├── testutil.c
│ │ └── timer.h
│ ├── release
│ └── windows
│ ├── x64
│ │ ├── README.txt
│ │ ├── riffa.c
│ │ ├── riffa.def
│ │ ├── riffa.dll
│ │ ├── riffa_driver.h
│ │ ├── riffa.exp
│ │ ├── riffa.h
│ │ ├── riffa.lib
│ │ ├── riffa.rc
│ │ └── sample_app
│ │ ├── README.txt
│ │ ├── riffa.h
│ │ ├── riffa.lib
│ │ ├── testutil.c
│ │ ├── testutil.exe
│ │ └── timer.h
│ └── x86
│ ├── README.txt
│ ├── riffa.c
│ ├── riffa.def
│ ├── riffa.dll
│ ├── riffa_driver.h
│ ├── riffa.exp
│ ├── riffa.h
│ ├── riffa.lib
│ ├── riffa.rc
│ └── sample_app
│ ├── README.txt
│ ├── riffa.h
│ ├── riffa.lib
│ ├── testutil.c
│ ├── testutil.exe
│ └── timer.h
├── driver
│ ├── linux
│ │ ├── circ_queue.c
│ │ ├── circ_queue.h
│ │ ├── etc.modules.bak
│ │ ├── Makefile
│ │ ├── README.txt
│ │ ├── riffa.c
│ │ ├── riffa_driver.c
│ │ ├── riffa_driver.h
│ │ └── riffa.h
│ └── windows
│ ├── dirs
│ ├── install
│ │ ├── install.bat
│ │ ├── license.txt
│ │ └── win7.iss
│ ├── README.txt
│ ├── sys
│ │ ├── makefile
│ │ ├── makefile.inc
│ │ ├── precomp.h
│ │ ├── riffa.c
│ │ ├── riffa_driver.h
│ │ ├── riffa.inx
│ │ ├── riffa_private.h
│ │ ├── riffa.rc
│ │ ├── sources
│ │ └── trace.h
│ └── win7install.bat
├── fpga
│ ├── altera
│ │ ├── de2i
│ │ │ ├── DE2Gen1x1If64
│ │ │ │ ├── bit
│ │ │ │ │ └── DE2Gen1x1If64.sof
│ │ │ │ ├── constr
│ │ │ │ │ └── DE2Gen1x1If64.sdc
│ │ │ │ ├── hdl
│ │ │ │ │ └── DE2Gen1x1If64.v
│ │ │ │ ├── ip
│ │ │ │ └── prj
│ │ │ │ ├── DE2Gen1x1If64.qpf
│ │ │ │ └── DE2Gen1x1If64.qsf
│ │ │ └── riffa_wrapper_de2i.v
│ │ ├── de4
│ │ │ ├── DE4Gen1x8If64
│ │ │ │ ├── bit
│ │ │ │ │ └── DE4Gen1x8If64.sof
│ │ │ │ ├── constr
│ │ │ │ │ └── DE4Gen1x8If64.sdc
│ │ │ │ ├── hdl
│ │ │ │ │ └── DE4Gen1x8If64.v
│ │ │ │ ├── ip
│ │ │ │ └── prj
│ │ │ │ ├── DE4Gen1x8If64.qpf
│ │ │ │ └── DE4Gen1x8If64.qsf
│ │ │ ├── DE4Gen2x8If128
│ │ │ │ ├── bit
│ │ │ │ │ └── DE4Gen2x8If128.sof
│ │ │ │ ├── constr
│ │ │ │ │ └── DE4Gen2x8If128.sdc
│ │ │ │ ├── hdl
│ │ │ │ │ └── DE4Gen2x8If128.v
│ │ │ │ ├── ip
│ │ │ │ └── prj
│ │ │ │ ├── DE4Gen2x8If128.qpf
│ │ │ │ └── DE4Gen2x8If128.qsf
│ │ │ └── riffa_wrapper_de4.v
│ │ └── de5
│ │ ├── DE5QGen1x8If64
│ │ │ ├── bit
│ │ │ │ └── DE5QGen1x8If64.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen1x8If64.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen1x8If64.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen1x8If64.qpf
│ │ │ └── DE5QGen1x8If64.qsf
│ │ ├── DE5QGen1x8If64_CLK
│ │ │ ├── bit
│ │ │ │ └── DE5QGen1x8If64_CLK.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen1x8If64_CLK.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen1x8If64_CLK.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen1x8If64_CLK.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen1x8If64_CLK.qpf
│ │ │ └── DE5QGen1x8If64_CLK.qsf
│ │ ├── DE5QGen2x8If128
│ │ │ ├── bit
│ │ │ │ └── DE5QGen2x8If128.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen2x8If128.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen2x8If128.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen2x8If128.qpf
│ │ │ └── DE5QGen2x8If128.qsf
│ │ ├── DE5QGen2x8If128_CLK
│ │ │ ├── bit
│ │ │ │ └── DE5QGen2x8If128_CLK.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen2x8If128_CLK.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen2x8If128_CLK.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen2x8If128_CLK.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen2x8If128_CLK.qpf
│ │ │ └── DE5QGen2x8If128_CLK.qsf
│ │ ├── DE5QGen3x4If128
│ │ │ ├── bit
│ │ │ │ └── DE5QGen3x4If128.sof
│ │ │ ├── constr
│ │ │ │ └── DE5QGen3x4If128.sdc
│ │ │ ├── hdl
│ │ │ │ └── DE5QGen3x4If128.v
│ │ │ ├── ip
│ │ │ │ └── QSysDE5QGen3x4If128.qsys
│ │ │ └── prj
│ │ │ ├── DE5QGen3x4If128.qpf
│ │ │ └── DE5QGen3x4If128.qsf
│ │ └── riffa_wrapper_de5.v
│ ├── riffa_hdl
│ │ ├── altera.vh
│ │ ├── async_fifo_fwft.v
│ │ ├── async_fifo.v
│ │ ├── channel_128.v
│ │ ├── channel_32.v
│ │ ├── channel_64.v
│ │ ├── channel.v
│ │ ├── chnl_tester.v
│ │ ├── counter.v
│ │ ├── cross_domain_signal.v
│ │ ├── demux.v
│ │ ├── engine_layer.v
│ │ ├── ff.v
│ │ ├── fifo_packer_128.v
│ │ ├── fifo_packer_32.v
│ │ ├── fifo_packer_64.v
│ │ ├── fifo.v
│ │ ├── functions.vh
│ │ ├── interrupt_controller.v
│ │ ├── interrupt.v
│ │ ├── mux.v
│ │ ├── offset_flag_to_one_hot.v
│ │ ├── offset_to_mask.v
│ │ ├── one_hot_mux.v
│ │ ├── pipeline.v
│ │ ├── ram_1clk_1w_1r.v
│ │ ├── ram_2clk_1w_1r.v
│ │ ├── recv_credit_flow_ctrl.v
│ │ ├── registers.v
│ │ ├── register.v
│ │ ├── reorder_queue_input.v
│ │ ├── reorder_queue_output.v
│ │ ├── reorder_queue.v
│ │ ├── reset_controller.v
│ │ ├── reset_extender.v
│ │ ├── riffa.v
│ │ ├── riffa.vh
│ │ ├── rotate.v
│ │ ├── rxc_engine_128.v
│ │ ├── rxc_engine_classic.v
│ │ ├── rxc_engine_ultrascale.v
│ │ ├── rx_engine_classic.v
│ │ ├── rx_engine_ultrascale.v
│ │ ├── rx_port_128.v
│ │ ├── rx_port_32.v
│ │ ├── rx_port_64.v
│ │ ├── rx_port_channel_gate.v
│ │ ├── rx_port_reader.v
│ │ ├── rx_port_requester_mux.v
│ │ ├── rxr_engine_128.v
│ │ ├── rxr_engine_classic.v
│ │ ├── rxr_engine_ultrascale.v
│ │ ├── schedules.vh
│ │ ├── scsdpram.v
│ │ ├── sg_list_reader_128.v
│ │ ├── sg_list_reader_32.v
│ │ ├── sg_list_reader_64.v
│ │ ├── sg_list_requester.v
│ │ ├── shiftreg.v
│ │ ├── syncff.v
│ │ ├── sync_fifo.v
│ │ ├── tlp.vh
│ │ ├── translation_altera.v
│ │ ├── translation_xilinx.v
│ │ ├── trellis.vh
│ │ ├── tx_alignment_pipeline.v
│ │ ├── txc_engine_classic.v
│ │ ├── txc_engine_ultrascale.v
│ │ ├── tx_data_fifo.v
│ │ ├── tx_data_pipeline.v
│ │ ├── tx_data_shift.v
│ │ ├── tx_engine_classic.v
│ │ ├── tx_engine_selector.v
│ │ ├── tx_engine_ultrascale.v
│ │ ├── tx_engine.v
│ │ ├── tx_hdr_fifo.v
│ │ ├── tx_multiplexer_128.v
│ │ ├── tx_multiplexer_32.v
│ │ ├── tx_multiplexer_64.v
│ │ ├── tx_multiplexer.v
│ │ ├── tx_port_128.v
│ │ ├── tx_port_32.v
│ │ ├── tx_port_64.v
│ │ ├── tx_port_buffer_128.v
│ │ ├── tx_port_buffer_32.v
│ │ ├── tx_port_buffer_64.v
│ │ ├── tx_port_channel_gate_128.v
│ │ ├── tx_port_channel_gate_32.v
│ │ ├── tx_port_channel_gate_64.v
│ │ ├── tx_port_monitor_128.v
│ │ ├── tx_port_monitor_32.v
│ │ ├── tx_port_monitor_64.v
│ │ ├── tx_port_writer.v
│ │ ├── txr_engine_classic.v
│ │ ├── txr_engine_ultrascale.v
│ │ ├── types.vh
│ │ ├── ultrascale.vh
│ │ ├── widths.vh
│ │ └── xilinx.vh
│ └── xilinx
│ ├── ac701
│ │ ├── AC701_Gen1x4If64
│ │ │ ├── bit
│ │ │ │ └── AC701_Gen1x4If64.bit
│ │ │ ├── constr
│ │ │ │ └── AC701_Gen1x4If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── AC701_Gen1x4If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x4If64.xci
│ │ │ └── prj
│ │ │ └── AC701_Gen1x4If64.xpr
│ │ ├── AC701_Gen2x4If128
│ │ │ ├── bit
│ │ │ │ └── AC701_Gen2x4If128.bit
│ │ │ ├── constr
│ │ │ │ └── AC701_Gen2x4If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── AC701_Gen2x4If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x4If128.xci
│ │ │ └── prj
│ │ │ └── AC701_Gen2x4If128.xpr
│ │ └── riffa_wrapper_ac701.v
│ ├── adm7V3
│ │ ├── ADM7V3_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── ADM7V3_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── ADM7V3_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── ADM7V3_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── ADM7V3_Gen1x8If64.xpr
│ │ ├── ADM7V3_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── ADM7V3_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── ADM7V3_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── ADM7V3_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── ADM7V3_Gen2x8If128.xpr
│ │ ├── ADM7V3_Gen3x4If128
│ │ │ ├── bit
│ │ │ │ └── ADM7V3_Gen3x4If128.bit
│ │ │ ├── constr
│ │ │ │ └── ADM7V3_Gen3x4If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── ADM7V3_Gen3x4If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen3x4If128.xci
│ │ │ └── prj
│ │ │ └── ADM7V3_Gen3x4If128.xpr
│ │ └── riffa_wrapper_adm7V3.v
│ ├── kc705
│ │ ├── KC705_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── KC705_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── KC705_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── KC705_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── KC705_Gen1x8If64.xpr
│ │ ├── KC705_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── KC705_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── KC705_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── KC705_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── KC705_Gen2x8If128.xpr
│ │ └── riffa_wrapper_kc705.v
│ ├── NetFPGA
│ │ ├── NetFPGA_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── NetFPGA_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── NetFPGA_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── NetFPGA_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── NetFPGA_Gen1x8If64.xpr
│ │ ├── NetFPGA_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── NetFPGA_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── NetFPGA_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── NetFPGA_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── NetFPGA_Gen2x8If128.xpr
│ │ ├── NetFPGA_Gen3x4If128
│ │ │ ├── bit
│ │ │ │ └── NetFPGA_Gen3x4If128.bit
│ │ │ ├── constr
│ │ │ │ └── NetFPGA_Gen3x4If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── NetFPGA_Gen3x4If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen3x4If128.xci
│ │ │ └── prj
│ │ │ └── NetFPGA_Gen3x4If128.xpr
│ │ └── riffa_wrapper_NetFPGA.v
│ ├── vc707
│ │ ├── riffa_wrapper_vc707.v
│ │ ├── VC707_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── VC707_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── VC707_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC707_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── VC707_Gen1x8If64.xpr
│ │ └── VC707_Gen2x8If128
│ │ ├── bit
│ │ │ └── VC707_Gen2x8If128.bit
│ │ ├── constr
│ │ │ └── VC707_Gen2x8If128.xdc
│ │ ├── hdl
│ │ │ └── VC707_Gen2x8If128.v
│ │ ├── ip
│ │ │ └── PCIeGen2x8If128.xci
│ │ └── prj
│ │ └── VC707_Gen2x8If128.xpr
│ ├── vc709
│ │ ├── riffa_wrapper_vc709.v
│ │ ├── VC709_Gen1x8If64
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen1x8If64.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen1x8If64.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen1x8If64.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen1x8If64.xpr
│ │ ├── VC709_Gen1x8If64_CLK
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen1x8If64_CLK.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen1x8If64_CLK.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen1x8If64_CLK.v
│ │ │ ├── ip
│ │ │ │ ├── clk_250MIn_1.xci
│ │ │ │ ├── clk_250MIn_2.xci
│ │ │ │ └── PCIeGen1x8If64.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen1x8If64_CLK.xpr
│ │ ├── VC709_Gen2x8If128
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen2x8If128.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen2x8If128.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen2x8If128.v
│ │ │ ├── ip
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen2x8If128.xpr
│ │ ├── VC709_Gen2x8If128_CLK
│ │ │ ├── bit
│ │ │ │ └── VC709_Gen2x8If128_CLK.bit
│ │ │ ├── constr
│ │ │ │ └── VC709_Gen2x8If128_CLK.xdc
│ │ │ ├── hdl
│ │ │ │ └── VC709_Gen2x8If128_CLK.v
│ │ │ ├── ip
│ │ │ │ ├── clk_250MIn_1.xci
│ │ │ │ ├── clk_250MIn_2.xci
│ │ │ │ └── PCIeGen2x8If128.xci
│ │ │ └── prj
│ │ │ └── VC709_Gen2x8If128_CLK.xpr
│ │ └── VC709_Gen3x4If128
│ │ ├── bit
│ │ │ └── VC709_Gen3x4If128.bit
│ │ ├── constr
│ │ │ └── VC709_Gen3x4If128.xdc
│ │ ├── hdl
│ │ │ └── VC709_Gen3x4If128.v
│ │ ├── ip
│ │ │ └── PCIeGen3x4If128.xci
│ │ └── prj
│ │ └── VC709_Gen3x4If128.xpr
│ └── zc706
│ ├── riffa_wrapper_zc706.v
│ ├── ZC706_Gen1x4If64
│ │ ├── bit
│ │ │ └── ZC706_Gen1x4If64.bit
│ │ ├── constr
│ │ │ └── ZC706_Gen1x4If64.xdc
│ │ ├── hdl
│ │ │ └── ZC706_Gen1x4If64.v
│ │ ├── ip
│ │ │ └── PCIeGen1x4If64.xci
│ │ └── prj
│ │ └── ZC706_Gen1x4If64.xpr
│ └── ZC706_Gen2x4If128
│ ├── bit
│ │ └── ZC706_Gen2x4If128.bit
│ ├── constr
│ │ └── ZC706_Gen2x4If128.xdc
│ ├── hdl
│ │ └── ZC706_Gen2x4If128.v
│ ├── ip
│ │ └── PCIeGen2x4If128.xci
│ └── prj
│ └── ZC706_Gen2x4If128.xpr
├── java
│ ├── COMPILE.txt
│ ├── edu
│ │ └── ucsd
│ │ └── cs
│ │ └── riffa
│ │ ├── FpgaInfo.java
│ │ ├── Fpga.java
│ │ └── NativeLibLoader.java
│ ├── jriffa.c
│ ├── jriffa.h
│ ├── native
│ │ ├── amd64
│ │ │ ├── Linux
│ │ │ │ └── libjriffa.so
│ │ │ └── Windows
│ │ │ └── libjriffa.dll
│ │ ├── i386
│ │ │ └── Linux
│ │ │ └── libjriffa.so
│ │ └── x86
│ │ └── Windows
│ │ └── libjriffa.dll
│ ├── README.txt
│ ├── riffa.jar
│ └── SampleApp.java
├── matlab
│ ├── README.txt
│ └── Riffa.m
└── python
├── COMPILE.txt
├── dist
│ ├── README.txt
│ └── riffa-2.0.zip
├── MANIFEST
├── README.txt
├── riffa.py
├── sample_app
│ └── sampleapp.py
└── setup.py
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