Verilog写的同时求50组数据最小值的程序.rar

【实例简介】
用Verilog写的同时求50组数据最小值的程序，计算简单，延时很小。
【实例截图】
【核心代码】
4744300845153271718.rar
└── min
├── db
│   ├── min.(0).cnf.cdb
│   ├── min.(0).cnf.hdb
│   ├── min.cbx.xml
│   ├── min.cmp_merge.kpt
│   ├── min.cmp.rdb
│   ├── min.db_info
│   ├── min.eco.cdb
│   ├── min.eda.qmsg
│   ├── min.hier_info
│   ├── min.hif
│   ├── min.lpc.html
│   ├── min.lpc.rdb
│   ├── min.lpc.txt
│   ├── min.map_bb.cdb
│   ├── min.map_bb.hdb
│   ├── min.map_bb.logdb
│   ├── min.map.bpm
│   ├── min.map.cdb
│   ├── min.map.ecobp
│   ├── min.map.hdb
│   ├── min.map.kpt
│   ├── min.map.logdb
│   ├── min.map.qmsg
│   ├── min.pre_map.cdb
│   ├── min.pre_map.hdb
│   ├── min.rtlv.hdb
│   ├── min.rtlv_sg.cdb
│   ├── min.rtlv_sg_swap.cdb
│   ├── min.sgdiff.cdb
│   ├── min.sgdiff.hdb
│   ├── min.sld_design_entry_dsc.sci
│   ├── min.sld_design_entry.sci
│   ├── min.syn_hier_info
│   ├── min.tis_db_list.ddb
│   ├── min.tmw_info
│   ├── prev_cmp_min.eda.qmsg
│   ├── prev_cmp_min.map.qmsg
│   └── prev_cmp_min.qmsg
├── incremental_db
│   ├── compiled_partitions
│   │   ├── min.root_partition.map.atm
│   │   ├── min.root_partition.map.dpi
│   │   ├── min.root_partition.map.hdbx
│   │   └── min.root_partition.map.kpt
│   └── README
├── min.done
├── min.eda.rpt
├── min.flow.rpt
├── min.map.rpt
├── min.map.summary
├── min_nativelink_simulation.rpt
├── min.qpf
├── min.qsf
├── min.qws
├── min.v
├── min.v.bak
├── simulation
│   └── modelsim
│   ├── data_out.txt
│   ├── min_run_msim_rtl_verilog.do
│   ├── min_run_msim_rtl_verilog.do.bak
│   ├── min_run_msim_rtl_verilog.do.bak1
│   ├── min_run_msim_rtl_verilog.do.bak10
│   ├── min_run_msim_rtl_verilog.do.bak11
│   ├── min_run_msim_rtl_verilog.do.bak2
│   ├── min_run_msim_rtl_verilog.do.bak3
│   ├── min_run_msim_rtl_verilog.do.bak4
│   ├── min_run_msim_rtl_verilog.do.bak5
│   ├── min_run_msim_rtl_verilog.do.bak6
│   ├── min_run_msim_rtl_verilog.do.bak7
│   ├── min_run_msim_rtl_verilog.do.bak8
│   ├── min_run_msim_rtl_verilog.do.bak9
│   ├── min.vt
│   ├── min.vt.bak
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── _info
│   │   ├── min
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.psm
│   │   ├── min_vlg_tst
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.psm
│   │   ├── _temp
│   │   └── _vmake
│   └── vsim.wlf
└── transcript

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