USRP N210 FPGA工程源码（已编译生成xise文件）part01

【实例简介】
由于上传限制，所以压缩包分为四卷。只有第一份需要积分，该FPGA由ISE编译生成，可以直接使用ISE打开。编译方法及其他三份下载地址为：http://blog.csdn.net/cracked_hitter/article/details/53875401
【实例截图】
【核心代码】
4744302543332513259.rar
└── fpga-src
├── docs
│   ├── Doxyfile
│   ├── Ettus_Logo.png
│   ├── fpga.md
│   ├── Makefile
│   ├── usrp1_build_instructions.md
│   ├── usrp2
│   │   ├── build_instructions.md
│   │   └── customize_signal_chain.md
│   └── usrp3
│   ├── build_instructions.md
│   ├── sim
│   │   ├── libs_axi.md
│   │   ├── libs_general.md
│   │   ├── running_testbenches.md
│   │   └── writing_testbenches.md
│   └── simulation.md
├── README.md
├── usrp1
│   ├── common
│   │   ├── fpga_regs_common.v
│   │   └── fpga_regs_standard.v
│   ├── gen_makefile_extra.py
│   ├── inband_lib
│   │   ├── chan_fifo_reader.v
│   │   ├── channel_demux.v
│   │   ├── channel_ram.v
│   │   ├── cmd_reader.v
│   │   ├── packet_builder.v
│   │   ├── register_io.v
│   │   ├── rx_buffer_inband.v
│   │   ├── tx_buffer_inband.v
│   │   ├── tx_packer.v
│   │   └── usb_packet_fifo.v
│   ├── Makefile.am
│   ├── Makefile.extra
│   ├── megacells
│   │   ├── accum32_bb.v
│   │   ├── accum32.bsf
│   │   ├── accum32.cmp
│   │   ├── accum32.inc
│   │   ├── accum32_inst.v
│   │   ├── accum32.v
│   │   ├── add32_bb.v
│   │   ├── add32.bsf
│   │   ├── add32.cmp
│   │   ├── add32.inc
│   │   ├── add32_inst.v
│   │   ├── add32.v
│   │   ├── addsub16_bb.v
│   │   ├── addsub16.bsf
│   │   ├── addsub16.cmp
│   │   ├── addsub16.inc
│   │   ├── addsub16_inst.v
│   │   ├── addsub16.v
│   │   ├── bustri_bb.v
│   │   ├── bustri.bsf
│   │   ├── bustri.cmp
│   │   ├── bustri.inc
│   │   ├── bustri_inst.v
│   │   ├── bustri.v
│   │   ├── clk_doubler_bb.v
│   │   ├── clk_doubler.v
│   │   ├── dspclkpll_bb.v
│   │   ├── dspclkpll.v
│   │   ├── fifo_1kx16_bb.v
│   │   ├── fifo_1kx16.bsf
│   │   ├── fifo_1kx16.cmp
│   │   ├── fifo_1kx16.inc
│   │   ├── fifo_1kx16_inst.v
│   │   ├── fifo_1kx16.v
│   │   ├── fifo_2k_bb.v
│   │   ├── fifo_2k.v
│   │   ├── fifo_4k_18.v
│   │   ├── fifo_4k_bb.v
│   │   ├── fifo_4k.v
│   │   ├── fifo_4kx16_dc_bb.v
│   │   ├── fifo_4kx16_dc.bsf
│   │   ├── fifo_4kx16_dc.cmp
│   │   ├── fifo_4kx16_dc.inc
│   │   ├── fifo_4kx16_dc_inst.v
│   │   ├── fifo_4kx16_dc.v
│   │   ├── mylpm_addsub_bb.v
│   │   ├── mylpm_addsub.bsf
│   │   ├── mylpm_addsub.cmp
│   │   ├── mylpm_addsub.inc
│   │   ├── mylpm_addsub_inst.v
│   │   ├── mylpm_addsub.v
│   │   ├── pll_bb.v
│   │   ├── pll_inst.v
│   │   ├── pll.v
│   │   ├── sub32_bb.v
│   │   ├── sub32.bsf
│   │   ├── sub32.cmp
│   │   ├── sub32.inc
│   │   ├── sub32_inst.v
│   │   └── sub32.v
│   ├── models
│   │   ├── bustri.v
│   │   ├── fifo_1c_1k.v
│   │   ├── fifo_1c_2k.v
│   │   ├── fifo_1c_4k.v
│   │   ├── fifo_1k.v
│   │   ├── fifo_2k.v
│   │   ├── fifo_4k_18.v
│   │   ├── fifo_4k.v
│   │   ├── fifo.v
│   │   ├── pll.v
│   │   └── ssram.v
│   ├── rbf
│   │   ├── Makefile.am
│   │   ├── rev2
│   │   │   ├── inband_1rxhb_1tx.rbf
│   │   │   ├── inband_2rxhb_2tx.rbf
│   │   │   ├── Makefile.am
│   │   │   ├── multi_2rxhb_2tx.rbf
│   │   │   ├── multi_4rx_0tx.rbf
│   │   │   ├── std_2rxhb_2tx.rbf
│   │   │   └── std_4rx_0tx.rbf
│   │   └── rev4
│   │   ├── inband_1rxhb_1tx.rbf
│   │   ├── inband_2rxhb_2tx.rbf
│   │   ├── Makefile.am
│   │   ├── multi_2rxhb_2tx.rbf
│   │   ├── multi_4rx_0tx.rbf
│   │   ├── std_2rxhb_2tx.rbf
│   │   └── std_4rx_0tx.rbf
│   ├── sdr_lib
│   │   ├── adc_interface.v
│   │   ├── atr_delay.v
│   │   ├── bidir_reg.v
│   │   ├── cic_decim.v
│   │   ├── cic_dec_shifter.v
│   │   ├── cic_interp.v
│   │   ├── cic_int_shifter.v
│   │   ├── clk_divider.v
│   │   ├── cordic_stage.v
│   │   ├── cordic.v
│   │   ├── ddc.v
│   │   ├── dpram.v
│   │   ├── duc.v
│   │   ├── ext_fifo.v
│   │   ├── gen_cordic_consts.py
│   │   ├── gen_sync.v
│   │   ├── hb
│   │   │   ├── acc.v
│   │   │   ├── coeff_rom.v
│   │   │   ├── halfband_decim.v
│   │   │   ├── halfband_interp.v
│   │   │   ├── hbd_tb
│   │   │   │   ├── HBD
│   │   │   │   ├── really_golden
│   │   │   │   ├── regression
│   │   │   │   ├── run_hbd
│   │   │   │   └── test_hbd.v
│   │   │   ├── mac.v
│   │   │   ├── mult.v
│   │   │   ├── ram16_2port.v
│   │   │   ├── ram16_2sum.v
│   │   │   └── ram32_2sum.v
│   │   ├── io_pins.v
│   │   ├── master_control_multi.v
│   │   ├── master_control.v
│   │   ├── phase_acc.v
│   │   ├── ram16.v
│   │   ├── ram32.v
│   │   ├── ram64.v
│   │   ├── ram.v
│   │   ├── rssi.v
│   │   ├── rx_buffer.v
│   │   ├── rx_chain_dual.v
│   │   ├── rx_chain.v
│   │   ├── rx_dcoffset.v
│   │   ├── serial_io.v
│   │   ├── setting_reg_masked.v
│   │   ├── setting_reg.v
│   │   ├── sign_extend.v
│   │   ├── strobe_gen.v
│   │   ├── tx_buffer.v
│   │   ├── tx_chain_hb.v
│   │   └── tx_chain.v
│   ├── tb
│   │   ├── cbus_tb.v
│   │   ├── cordic_tb.v
│   │   ├── decim_tb.v
│   │   ├── fullchip_tb.v
│   │   ├── interp_tb.v
│   │   ├── justinterp_tb.v
│   │   ├── makesine.pl
│   │   ├── run_cordic
│   │   ├── run_fullchip
│   │   └── usrp_tasks.v
│   ├── TODO
│   └── toplevel
│   ├── include
│   │   ├── common_config_1rxhb_1tx.vh
│   │   ├── common_config_2rx_0tx.vh
│   │   ├── common_config_2rxhb_0tx.vh
│   │   ├── common_config_2rxhb_2tx.vh
│   │   ├── common_config_4rx_0tx.vh
│   │   └── common_config_bottom.vh
│   ├── mrfm
│   │   ├── biquad_2stage.v
│   │   ├── biquad_6stage.v
│   │   ├── mrfm_compensator.v
│   │   ├── mrfm.csf
│   │   ├── mrfm.esf
│   │   ├── mrfm_fft.py
│   │   ├── mrfm_proc.v
│   │   ├── mrfm.psf
│   │   ├── mrfm.py
│   │   ├── mrfm.qpf
│   │   ├── mrfm.qsf
│   │   ├── mrfm.v
│   │   ├── mrfm.vh
│   │   └── shifter.v
│   ├── sizetest
│   │   ├── sizetest.csf
│   │   ├── sizetest.psf
│   │   ├── sizetest.quartus
│   │   ├── sizetest.ssf
│   │   └── sizetest.v
│   ├── usrp_inband_usb
│   │   ├── config.vh
│   │   ├── usrp_inband_usb.csf
│   │   ├── usrp_inband_usb.esf
│   │   ├── usrp_inband_usb.psf
│   │   ├── usrp_inband_usb.qpf
│   │   ├── usrp_inband_usb.qsf
│   │   └── usrp_inband_usb.v
│   ├── usrp_multi
│   │   ├── config.vh
│   │   ├── usrp_multi.csf
│   │   ├── usrp_multi.esf
│   │   ├── usrp_multi.psf
│   │   ├── usrp_multi.qpf
│   │   ├── usrp_multi.qsf
│   │   └── usrp_multi.v
│   └── usrp_std
│   ├── config.vh
│   ├── usrp_std.csf
│   ├── usrp_std.esf
│   ├── usrp_std.psf
│   ├── usrp_std.qpf
│   ├── usrp_std.qsf
│   └── usrp_std.v
└── usrp2
├── boot_cpld
│   ├── boot_cpld.cmd_log
│   ├── boot_cpld_envsettings.html
│   ├── boot_cpld.gise
│   ├── boot_cpld.ipf
│   ├── boot_cpld_ise12migration.zip
│   ├── boot_cpld.lfp
│   ├── boot_cpld.lso
│   ├── boot_cpld.prj
│   ├── boot_cpld_summary.html
│   ├── boot_cpld.syr
│   ├── boot_cpld.ucf
│   ├── boot_cpld.v
│   ├── boot_cpld_xdb
│   │   └── tmp
│   │   └── ise
│   │   ├── __OBJSTORE__
│   │   │   ├── common
│   │   │   │   └── HierarchicalDesign
│   │   │   │   ├── HDProject
│   │   │   │   └── HDProject_StrTbl
│   │   │   ├── PnAutoRun
│   │   │   │   └── Scripts
│   │   │   │   ├── RunOnce_tcl
│   │   │   │   └── RunOnce_tcl_StrTbl
│   │   │   ├── ProjectNavigator
│   │   │   │   ├── dpm_project_main
│   │   │   │   │   ├── dpm_project_main
│   │   │   │   │   └── dpm_project_main_StrTbl
│   │   │   │   ├── __stored_objects__
│   │   │   │   ├── __stored_objects___StrTbl
│   │   │   │   └── __stored_object_table__
│   │   │   └── ProjectNavigatorGui
│   │   │   ├── GuiProjectData
│   │   │   └── GuiProjectData_StrTbl
│   │   ├── __REGISTRY__
│   │   │   ├── bitgen
│   │   │   │   └── regkeys
│   │   │   ├── common
│   │   │   │   └── regkeys
│   │   │   ├── cpldfit
│   │   │   │   └── regkeys
│   │   │   ├── dumpngdio
│   │   │   │   └── regkeys
│   │   │   ├── fuse
│   │   │   │   └── regkeys
│   │   │   ├── HierarchicalDesign
│   │   │   │   ├── HDProject
│   │   │   │   │   └── regkeys
│   │   │   │   └── regkeys
│   │   │   ├── hprep6
│   │   │   │   └── regkeys
│   │   │   ├── idem
│   │   │   │   └── regkeys
│   │   │   ├── map
│   │   │   │   └── regkeys
│   │   │   ├── netgen
│   │   │   │   └── regkeys
│   │   │   ├── ngc2edif
│   │   │   │   └── regkeys
│   │   │   ├── ngcbuild
│   │   │   │   └── regkeys
│   │   │   ├── ngdbuild
│   │   │   │   └── regkeys
│   │   │   ├── par
│   │   │   │   └── regkeys
│   │   │   ├── ProjectNavigator
│   │   │   │   └── regkeys
│   │   │   ├── ProjectNavigatorGui
│   │   │   │   └── regkeys
│   │   │   ├── _ProjRepoInternal_
│   │   │   │   └── regkeys
│   │   │   ├── runner
│   │   │   │   └── regkeys
│   │   │   ├── SrcCtrl
│   │   │   │   └── regkeys
│   │   │   ├── taengine
│   │   │   │   └── regkeys
│   │   │   ├── trce
│   │   │   │   └── regkeys
│   │   │   ├── tsim
│   │   │   │   └── regkeys
│   │   │   ├── vhpcomp
│   │   │   │   └── regkeys
│   │   │   ├── vlogcomp
│   │   │   │   └── regkeys
│   │   │   ├── XSLTProcess
│   │   │   │   └── regkeys
│   │   │   └── xst
│   │   │   └── regkeys
│   │   └── version
│   ├── boot_cpld.xise
│   ├── boot_cpld.xst
│   ├── boot_cpld_xst.xrpt
│   ├── _impact.cmd
│   ├── iseconfig
│   │   ├── boot_cpld.projectmgr
│   │   └── boot_cpld.xreport
│   ├── webtalk_pn.xml
│   ├── _xmsgs
│   │   ├── pn_parser.xmsgs
│   │   └── xst.xmsgs
│   └── xst
│   └── work
│   ├── hdllib.ref
│   └── vlg46
│   └── boot__cpld.bin
├── control_lib
│   ├── atr_controller16.v
│   ├── atr_controller.v
│   ├── bin2gray.v
│   ├── bootram.v
│   ├── bootrom.mem
│   ├── clock_bootstrap_rom.v
│   ├── clock_control_tb.v
│   ├── clock_control.v
│   ├── cmdfile
│   ├── CRC16_D16.v
│   ├── dbsm.v
│   ├── dcache.v
│   ├── decoder_3_8.v
│   ├── double_buffer_tb.v
│   ├── double_buffer.v
│   ├── dpram32.v
│   ├── fifo_to_wb_tb.v
│   ├── fifo_to_wb.v
│   ├── gpio_atr.v
│   ├── gray2bin.v
│   ├── gray_send.v
│   ├── icache.v
│   ├── longfifo.v
│   ├── Makefile.srcs
│   ├── medfifo.v
│   ├── mux_32_4.v
│   ├── mux4.v
│   ├── mux8.v
│   ├── nsgpio16LE.v
│   ├── nsgpio.v
│   ├── oneshot_2clk.v
│   ├── pic.v
│   ├── priority_enc.v
│   ├── quad_uart.v
│   ├── ram_2port_mixed_width.v
│   ├── ram_2port.v
│   ├── ram_harvard2.v
│   ├── ram_harvard.v
│   ├── ram_harv_cache.v
│   ├── ram_loader.v
│   ├── ram_wb_harvard.v
│   ├── reset_sync.v
│   ├── s3a_icap_wb.v
│   ├── sd_spi_tb.v
│   ├── sd_spi.v
│   ├── sd_spi_wb.v
│   ├── setting_reg.v
│   ├── settings_bus_16LE.v
│   ├── settings_bus_crossclock.v
│   ├── settings_bus.v
│   ├── settings_fifo_ctrl.v
│   ├── shortfifo.v
│   ├── simple_i2c_core.v
│   ├── simple_spi_core.v
│   ├── simple_uart_rx.v
│   ├── simple_uart_tx.v
│   ├── simple_uart.v
│   ├── spi.v
│   ├── srl.v
│   ├── ss_rcvr.v
│   ├── system_control_tb.v
│   ├── system_control.v
│   ├── traffic_cop.v
│   ├── user_settings.v
│   ├── v5icap_wb.v
│   ├── wb_1master.v
│   ├── wb_bridge_16_32.v
│   ├── wb_bus_writer.v
│   ├── wb_output_pins32.v
│   ├── wb_ram_block.v
│   ├── wb_ram_dist.v
│   ├── wb_readback_mux_16LE.v
│   ├── wb_readback_mux.v
│   ├── wb_regfile_2clock.v
│   ├── wb_semaphore.v
│   └── wb_sim.v
├── coregen
│   ├── coregen.cgp
│   ├── coregen_s6.cgc
│   ├── coregen_s6.cgp
│   ├── fifo_generator_release_notes.txt
│   ├── fifo_generator_ug175.pdf
│   ├── fifo_s6_1Kx36_2clk.asy
│   ├── fifo_s6_1Kx36_2clk_flist.txt
│   ├── fifo_s6_1Kx36_2clk.gise
│   ├── fifo_s6_1Kx36_2clk.ngc
│   ├── fifo_s6_1Kx36_2clk_readme.txt
│   ├── fifo_s6_1Kx36_2clk_summary.html
│   ├── fifo_s6_1Kx36_2clk.v
│   ├── fifo_s6_1Kx36_2clk.veo
│   ├── fifo_s6_1Kx36_2clk.xco
│   ├── fifo_s6_1Kx36_2clk.xise
│   ├── fifo_s6_1Kx36_2clk_xmdf.tcl
│   ├── fifo_s6_2Kx36_2clk.asy
│   ├── fifo_s6_2Kx36_2clk_flist.txt
│   ├── fifo_s6_2Kx36_2clk.gise
│   ├── fifo_s6_2Kx36_2clk_ise12migration.zip
│   ├── fifo_s6_2Kx36_2clk.ngc
│   ├── fifo_s6_2Kx36_2clk_readme.txt
│   ├── fifo_s6_2Kx36_2clk_summary.html
│   ├── fifo_s6_2Kx36_2clk.v
│   ├── fifo_s6_2Kx36_2clk.veo
│   ├── fifo_s6_2Kx36_2clk.xco
│   ├── fifo_s6_2Kx36_2clk.xise
│   ├── fifo_s6_2Kx36_2clk_xmdf.tcl
│   ├── fifo_s6_512x36_2clk.asy
│   ├── fifo_s6_512x36_2clk_flist.txt
│   ├── fifo_s6_512x36_2clk.gise
│   ├── fifo_s6_512x36_2clk.ngc
│   ├── fifo_s6_512x36_2clk_readme.txt
│   ├── fifo_s6_512x36_2clk.v
│   ├── fifo_s6_512x36_2clk.veo
│   ├── fifo_s6_512x36_2clk.xco
│   ├── fifo_s6_512x36_2clk.xise
│   ├── fifo_s6_512x36_2clk_xmdf.tcl
│   ├── fifo_xlnx_16x19_2clk_fifo_generator_v4_3_xst_1.lso
│   ├── fifo_xlnx_16x19_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   ├── fifo_xlnx_16x19_2clk_flist.txt
│   ├── fifo_xlnx_16x19_2clk.ngc
│   ├── fifo_xlnx_16x19_2clk_readme.txt
│   ├── fifo_xlnx_16x19_2clk.v
│   ├── fifo_xlnx_16x19_2clk.veo
│   ├── fifo_xlnx_16x19_2clk.xco
│   ├── fifo_xlnx_16x19_2clk_xmdf.tcl
│   ├── fifo_xlnx_16x40_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   ├── fifo_xlnx_16x40_2clk_flist.txt
│   ├── fifo_xlnx_16x40_2clk.ngc
│   ├── fifo_xlnx_16x40_2clk_readme.txt
│   ├── fifo_xlnx_16x40_2clk.v
│   ├── fifo_xlnx_16x40_2clk.veo
│   ├── fifo_xlnx_16x40_2clk.xco
│   ├── fifo_xlnx_16x40_2clk_xmdf.tcl
│   ├── fifo_xlnx_2Kx36_2clk.asy
│   ├── fifo_xlnx_2Kx36_2clk_fifo_generator_v4_3_xst_1.lso
│   ├── fifo_xlnx_2Kx36_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   ├── fifo_xlnx_2Kx36_2clk_flist.txt
│   ├── fifo_xlnx_2Kx36_2clk.ngc
│   ├── fifo_xlnx_2Kx36_2clk_readme.txt
│   ├── fifo_xlnx_2Kx36_2clk.sym
│   ├── fifo_xlnx_2Kx36_2clk.v
│   ├── fifo_xlnx_2Kx36_2clk.veo
│   ├── fifo_xlnx_2Kx36_2clk.vhd
│   ├── fifo_xlnx_2Kx36_2clk.vho
│   ├── fifo_xlnx_2Kx36_2clk.xco
│   ├── fifo_xlnx_2Kx36_2clk_xmdf.tcl
│   ├── fifo_xlnx_32x36_2clk_flist.txt
│   ├── fifo_xlnx_32x36_2clk.gise
│   ├── fifo_xlnx_32x36_2clk.ncf
│   ├── fifo_xlnx_32x36_2clk.ngc
│   ├── fifo_xlnx_32x36_2clk_readme.txt
│   ├── fifo_xlnx_32x36_2clk.v
│   ├── fifo_xlnx_32x36_2clk.veo
│   ├── fifo_xlnx_32x36_2clk.xco
│   ├── fifo_xlnx_32x36_2clk.xise
│   ├── fifo_xlnx_32x36_2clk_xmdf.tcl
│   ├── fifo_xlnx_512x36_2clk_18to36_flist.txt
│   ├── fifo_xlnx_512x36_2clk_18to36.gise
│   ├── fifo_xlnx_512x36_2clk_18to36.ncf
│   ├── fifo_xlnx_512x36_2clk_18to36.ngc
│   ├── fifo_xlnx_512x36_2clk_18to36_readme.txt
│   ├── fifo_xlnx_512x36_2clk_18to36.v
│   ├── fifo_xlnx_512x36_2clk_18to36.veo
│   ├── fifo_xlnx_512x36_2clk_18to36.xco
│   ├── fifo_xlnx_512x36_2clk_18to36.xise
│   ├── fifo_xlnx_512x36_2clk_18to36_xmdf.tcl
│   ├── fifo_xlnx_512x36_2clk_36to18_flist.txt
│   ├── fifo_xlnx_512x36_2clk_36to18.gise
│   ├── fifo_xlnx_512x36_2clk_36to18.ncf
│   ├── fifo_xlnx_512x36_2clk_36to18.ngc
│   ├── fifo_xlnx_512x36_2clk_36to18_readme.txt
│   ├── fifo_xlnx_512x36_2clk_36to18.v
│   ├── fifo_xlnx_512x36_2clk_36to18.veo
│   ├── fifo_xlnx_512x36_2clk_36to18.xco
│   ├── fifo_xlnx_512x36_2clk_36to18.xise
│   ├── fifo_xlnx_512x36_2clk_36to18_xmdf.tcl
│   ├── fifo_xlnx_512x36_2clk.asy
│   ├── fifo_xlnx_512x36_2clk_fifo_generator_v4_3_xst_1.lso
│   ├── fifo_xlnx_512x36_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   ├── fifo_xlnx_512x36_2clk_flist.txt
│   ├── fifo_xlnx_512x36_2clk.ngc
│   ├── fifo_xlnx_512x36_2clk_prog_full_flist.txt
│   ├── fifo_xlnx_512x36_2clk_prog_full.gise
│   ├── fifo_xlnx_512x36_2clk_prog_full.ncf
│   ├── fifo_xlnx_512x36_2clk_prog_full.ngc
│   ├── fifo_xlnx_512x36_2clk_prog_full_readme.txt
│   ├── fifo_xlnx_512x36_2clk_prog_full.v
│   ├── fifo_xlnx_512x36_2clk_prog_full.veo
│   ├── fifo_xlnx_512x36_2clk_prog_full.xco
│   ├── fifo_xlnx_512x36_2clk_prog_full.xise
│   ├── fifo_xlnx_512x36_2clk_prog_full_xmdf.tcl
│   ├── fifo_xlnx_512x36_2clk_readme.txt
│   ├── fifo_xlnx_512x36_2clk.sym
│   ├── fifo_xlnx_512x36_2clk.v
│   ├── fifo_xlnx_512x36_2clk.veo
│   ├── fifo_xlnx_512x36_2clk.vhd
│   ├── fifo_xlnx_512x36_2clk.vho
│   ├── fifo_xlnx_512x36_2clk.xco
│   ├── fifo_xlnx_512x36_2clk_xmdf.tcl
│   ├── fifo_xlnx_64x36_2clk_fifo_generator_v4_3_xst_1.lso
│   ├── fifo_xlnx_64x36_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   ├── fifo_xlnx_64x36_2clk_flist.txt
│   ├── fifo_xlnx_64x36_2clk.ngc
│   ├── fifo_xlnx_64x36_2clk_readme.txt
│   ├── fifo_xlnx_64x36_2clk.v
│   ├── fifo_xlnx_64x36_2clk.veo
│   ├── fifo_xlnx_64x36_2clk.xco
│   ├── fifo_xlnx_64x36_2clk_xmdf.tcl
│   ├── iseconfig
│   │   ├── fifo_s6_1Kx36_2clk.projectmgr
│   │   ├── fifo_s6_1Kx36_2clk.xreport
│   │   ├── fifo_s6_2Kx36_2clk.projectmgr
│   │   └── fifo_s6_2Kx36_2clk.xreport
│   ├── Makefile.srcs
│   ├── pll_100_40_75
│   │   ├── clk_wiz_v3_5_readme.txt
│   │   ├── doc
│   │   │   ├── clk_wiz_gsg521.pdf
│   │   │   ├── clk_wiz_v3_5_readme.txt
│   │   │   └── clk_wiz_v3_5_vinfo.html
│   │   ├── example_design
│   │   │   ├── pll_100_40_75_exdes.ucf
│   │   │   ├── pll_100_40_75_exdes.v
│   │   │   └── pll_100_40_75_exdes.xdc
│   │   ├── implement
│   │   │   ├── implement.bat
│   │   │   ├── implement.sh
│   │   │   ├── planAhead_ise.bat
│   │   │   ├── planAhead_ise.sh
│   │   │   ├── planAhead_ise.tcl
│   │   │   ├── planAhead_rdn.bat
│   │   │   ├── planAhead_rdn.sh
│   │   │   ├── planAhead_rdn.tcl
│   │   │   ├── xst.prj
│   │   │   └── xst.scr
│   │   └── simulation
│   │   ├── functional
│   │   │   ├── simcmds.tcl
│   │   │   ├── simulate_isim.bat
│   │   │   ├── simulate_isim.sh
│   │   │   ├── simulate_mti.bat
│   │   │   ├── simulate_mti.do
│   │   │   ├── simulate_mti.sh
│   │   │   ├── simulate_ncsim.sh
│   │   │   ├── simulate_vcs.sh
│   │   │   ├── ucli_commands.key
│   │   │   ├── vcs_session.tcl
│   │   │   ├── wave.do
│   │   │   └── wave.sv
│   │   ├── pll_100_40_75_tb.v
│   │   └── timing
│   │   ├── pll_100_40_75_tb.v
│   │   ├── sdf_cmd_file
│   │   ├── simcmds.tcl
│   │   ├── simulate_isim.sh
│   │   ├── simulate_mti.bat
│   │   ├── simulate_mti.do
│   │   ├── simulate_mti.sh
│   │   ├── simulate_ncsim.sh
│   │   ├── simulate_vcs.sh
│   │   ├── ucli_commands.key
│   │   ├── vcs_session.tcl
│   │   └── wave.do
│   ├── pll_100_40_75.asy
│   ├── pll_100_40_75_exdes.ncf
│   ├── pll_100_40_75_flist.txt
│   ├── pll_100_40_75.gise
│   ├── pll_100_40_75.ucf
│   ├── pll_100_40_75.v
│   ├── pll_100_40_75.veo
│   ├── pll_100_40_75.xco
│   ├── pll_100_40_75.xdc
│   ├── pll_100_40_75.xise
│   ├── pll_100_40_75_xmdf.tcl
│   └── _xmsgs
│   └── pn_parser.xmsgs
├── custom
│   ├── custom_dsp_rx.v
│   ├── custom_dsp_tx.v
│   ├── custom_engine_rx.v
│   ├── custom_engine_tx.v
│   ├── power_trig_tb.v
│   └── power_trig.v
├── extramfifo
│   ├── coregen.cgp
│   ├── ext_fifo_tb.cmd
│   ├── ext_fifo_tb.prj
│   ├── ext_fifo_tb.sav
│   ├── ext_fifo_tb.sh
│   ├── ext_fifo_tb.v
│   ├── ext_fifo.v
│   ├── icon.v
│   ├── icon.xco
│   ├── ila.v
│   ├── ila.xco
│   ├── Makefile.srcs
│   ├── nobl_fifo.v
│   ├── nobl_if.v
│   ├── refill_randomizer.v
│   └── test_sram_if.v
├── fifo
│   ├── add_routing_header.v
│   ├── buffer_int2.v
│   ├── buffer_int_tb.v
│   ├── buffer_int.v
│   ├── buffer_pool_tb.v
│   ├── buffer_pool.v
│   ├── crossbar36.v
│   ├── dsp_framer36.v
│   ├── fifo19_mux.v
│   ├── fifo19_pad.v
│   ├── fifo_19to36_tb.v
│   ├── fifo19_to_fifo36.v
│   ├── fifo19_to_ll8.v
│   ├── fifo_2clock_cascade.v
│   ├── fifo_2clock.v
│   ├── fifo36_demux.v
│   ├── fifo36_mux.v
│   ├── fifo36_to_fifo19.v
│   ├── fifo36_to_fifo72.v
│   ├── fifo36_to_ll8.v
│   ├── fifo72_to_fifo36.v
│   ├── fifo_cascade.v
│   ├── fifo_long.v
│   ├── fifo_pacer.v
│   ├── fifo_short.v
│   ├── fifo_spec.txt
│   ├── fifo_tb.v
│   ├── ll8_shortfifo.v
│   ├── ll8_to_fifo19.v
│   ├── ll8_to_fifo36.v
│   ├── Makefile.srcs
│   ├── packet32_tb.v
│   ├── packet_dispatcher36_x3.v
│   ├── packet_dispatcher36_x4.v
│   ├── packet_generator32.v
│   ├── packet_generator.v
│   ├── packet_padder36.v
│   ├── packet_router.v
│   ├── packet_tb.v
│   ├── packet_verifier32.v
│   ├── packet_verifier.v
│   ├── resp_packet_padder36.v
│   ├── splitter36.v
│   └── valve36.v
├── gpif
│   ├── fifo36_to_gpmc16.v
│   ├── gpif_rd.v
│   ├── gpif_tb.v
│   ├── gpif.v
│   ├── gpif_wr_tb.v
│   ├── gpif_wr.v
│   ├── gpmc16_to_fifo36.v
│   ├── lint
│   ├── Makefile.srcs
│   ├── packet_padder36.v
│   ├── packet_reframer.v
│   ├── packet_splitter_tb.v
│   ├── packet_splitter.v
│   └── slave_fifo.v
├── gpmc
│   ├── cross_clock_reader.v
│   ├── fifo_to_gpmc.v
│   ├── gpmc_to_fifo.v
│   ├── gpmc.v
│   └── Makefile.srcs
├── models
│   ├── adc_model.v
│   ├── BUFG.v
│   ├── cpld_model.v
│   ├── CY7C1356C
│   │   ├── cy1356.inp
│   │   ├── cy1356.v
│   │   ├── readme.txt
│   │   └── testbench.v
│   ├── DCM_SP.v
│   ├── FIFO_GENERATOR_V4_3.v
│   ├── FIFO_GENERATOR_V6_1.v
│   ├── gpmc_model_async.v
│   ├── gpmc_model_sync.v
│   ├── IBUFGDS.v
│   ├── IBUFG.v
│   ├── IDDR2.v
│   ├── idt71v65603s150.v
│   ├── IOBUF.v
│   ├── M24LC024B.v
│   ├── M24LC02B.v
│   ├── math_real.v
│   ├── miim_model.v
│   ├── MULT18X18S.v
│   ├── ODDR2.v
│   ├── phy_sim.v
│   ├── PLL_ADV.v
│   ├── PLL_BASE.v
│   ├── RAMB16_S36_S36.v
│   ├── serdes_model.v
│   ├── SRL16E.v
│   ├── SRLC16E.v
│   ├── uart_rx.v
│   └── xlnx_glbl.v
├── opencores
│   ├── 8b10b
│   │   ├── 8b10b_a.mem
│   │   ├── decode_8b10b.v
│   │   ├── encode_8b10b.v
│   │   ├── README
│   │   └── validate_8b10b.v
│   ├── aemb
│   │   ├── doc
│   │   │   └── aeMB_datasheet.pdf
│   │   ├── rtl
│   │   │   └── verilog
│   │   │   ├── aeMB_bpcu.v
│   │   │   ├── aeMB_core_BE.v
│   │   │   ├── aeMB_core.v
│   │   │   ├── aeMB_ctrl.v
│   │   │   ├── aeMB_edk32.v
│   │   │   ├── aeMB_ibuf.v
│   │   │   ├── aeMB_regf.v
│   │   │   ├── aeMB_sim.v
│   │   │   └── aeMB_xecu.v
│   │   ├── sim
│   │   │   ├── CODE_DEBUG.sav
│   │   │   ├── cversim
│   │   │   ├── iversim
│   │   │   └── verilog
│   │   │   ├── aemb2.v
│   │   │   └── edk32.v
│   │   └── sw
│   │   ├── c
│   │   │   ├── aeMB_testbench.c
│   │   │   ├── endian-test.c
│   │   │   └── libaemb.h
│   │   └── gccrom
│   ├── i2c
│   │   ├── bench
│   │   │   └── verilog
│   │   │   ├── i2c_slave_model.v
│   │   │   ├── spi_slave_model.v
│   │   │   ├── tst_bench_top.v
│   │   │   └── wb_master_model.v
│   │   ├── doc
│   │   │   ├── i2c_specs.pdf
│   │   │   └── src
│   │   │   └── I2C_specs.doc
│   │   ├── rtl
│   │   │   ├── verilog
│   │   │   │   ├── i2c_master_bit_ctrl.v
│   │   │   │   ├── i2c_master_byte_ctrl.v
│   │   │   │   ├── i2c_master_defines.v
│   │   │   │   ├── i2c_master_top.v
│   │   │   │   └── timescale.v
│   │   │   └── vhdl
│   │   │   ├── i2c_master_bit_ctrl.vhd
│   │   │   ├── i2c_master_byte_ctrl.vhd
│   │   │   ├── i2c_master_top.vhd
│   │   │   ├── I2C.VHD
│   │   │   ├── readme
│   │   │   └── tst_ds1621.vhd
│   │   ├── sim
│   │   │   └── i2c_verilog
│   │   │   └── run
│   │   │   ├── bench.vcd
│   │   │   ├── ncverilog.key
│   │   │   └── run
│   │   └── software
│   │   └── include
│   │   └── oc_i2c_master.h
│   ├── Makefile.srcs
│   ├── README
│   ├── simple_gpio
│   │   └── rtl
│   │   └── simple_gpio.v
│   ├── simple_pic
│   │   └── rtl
│   │   └── simple_pic.v
│   ├── spi
│   │   ├── bench
│   │   │   └── verilog
│   │   │   ├── spi_slave_model.v
│   │   │   ├── tb_spi_top.v
│   │   │   └── wb_master_model.v
│   │   ├── doc
│   │   │   ├── spi.pdf
│   │   │   └── src
│   │   │   └── spi.doc
│   │   ├── rtl
│   │   │   └── verilog
│   │   │   ├── spi_clgen.v
│   │   │   ├── spi_defines.v
│   │   │   ├── spi_shift.v
│   │   │   ├── spi_top16.v
│   │   │   └── spi_top.v
│   │   └── sim
│   │   └── rtl_sim
│   │   └── run
│   │   ├── rtl.fl
│   │   ├── run_sim
│   │   └── sim.fl
│   ├── spi_boot
│   │   ├── bench
│   │   │   └── vhdl
│   │   │   ├── card-c.vhd
│   │   │   ├── card.vhd
│   │   │   ├── tb-c.vhd
│   │   │   ├── tb_elem-full-c.vhd
│   │   │   ├── tb_elem-minimal-c.vhd
│   │   │   ├── tb_elem-mmc-c.vhd
│   │   │   ├── tb_elem-sd-c.vhd
│   │   │   ├── tb_elem.vhd
│   │   │   ├── tb_pack-p.vhd
│   │   │   ├── tb_rl-c.vhd
│   │   │   ├── tb_rl.vhd
│   │   │   └── tb.vhd
│   │   ├── COMPILE_LIST
│   │   ├── COPYING
│   │   ├── doc
│   │   │   ├── spi_boot.pdf
│   │   │   ├── spi_boot_schematic.pdf
│   │   │   └── src
│   │   │   ├── architecture.eps
│   │   │   ├── architecture.fig
│   │   │   ├── initialization.eps
│   │   │   ├── initialization.fig
│   │   │   ├── memory_organization.eps
│   │   │   ├── memory_organization.fig
│   │   │   ├── spi_boot.sxw
│   │   │   ├── transfer.eps
│   │   │   └── transfer.fig
│   │   ├── KNOWN_BUGS
│   │   ├── README
│   │   ├── rtl
│   │   │   └── vhdl
│   │   │   ├── chip-e.vhd
│   │   │   ├── chip-full-a.vhd
│   │   │   ├── chip-full-c.vhd
│   │   │   ├── chip-minimal-a.vhd
│   │   │   ├── chip-minimal-c.vhd
│   │   │   ├── chip-mmc-a.vhd
│   │   │   ├── chip-mmc-c.vhd
│   │   │   ├── chip-sd-a.vhd
│   │   │   ├── chip-sd-c.vhd
│   │   │   ├── sample
│   │   │   │   ├── ram_loader-c.vhd
│   │   │   │   └── ram_loader.vhd
│   │   │   ├── spi_boot-c.vhd
│   │   │   ├── spi_boot_pack-p.vhd
│   │   │   ├── spi_boot.vhd
│   │   │   ├── spi_counter-c.vhd
│   │   │   └── spi_counter.vhd
│   │   ├── sim
│   │   │   └── rtl_sim
│   │   │   └── Makefile
│   │   └── sw
│   │   └── misc
│   │   └── bit_reverse.c
│   ├── wb_zbt
│   │   └── wb_zbt.v
│   └── zpu
│   ├── core
│   │   ├── zpu_config.vhd
│   │   ├── zpu_core.vhd
│   │   └── zpupkg.vhd
│   ├── wishbone
│   │   ├── wishbone_pkg.vhd
│   │   ├── zpu_system.vhd
│   │   └── zpu_wb_bridge.vhd
│   ├── zpu_top_pkg.vhd
│   └── zpu_wb_top.vhd
├── sdr_lib
│   ├── acc.v
│   ├── add2_and_clip_reg.v
│   ├── add2_and_clip.v
│   ├── add2_and_round_reg.v
│   ├── add2_and_round.v
│   ├── add2_reg.v
│   ├── add2.v
│   ├── cic_decim.v
│   ├── cic_dec_shifter.v
│   ├── cic_interp.v
│   ├── cic_int_shifter.v
│   ├── cic_strober.v
│   ├── clip_and_round_reg.v
│   ├── clip_and_round.v
│   ├── clip_reg.v
│   ├── clip.v
│   ├── cordic_stage.v
│   ├── cordic.v
│   ├── cordic_z24.v
│   ├── ddc_chain.v
│   ├── ddc.v
│   ├── dsp_core_rx_tb.v
│   ├── dspengine_16to8.v
│   ├── dspengine_8to16.v
│   ├── dsp_rx_glue.v
│   ├── dsp_tx_glue.v
│   ├── duc_chain.v
│   ├── duc.v
│   ├── dummy_rx.v
│   ├── gen_cordic_consts.py
│   ├── halfband_ideal.v
│   ├── halfband_tb.v
│   ├── hb
│   │   ├── acc.v
│   │   ├── coeff_ram.v
│   │   ├── coeff_rom.v
│   │   ├── halfband_decim.v
│   │   ├── halfband_interp.v
│   │   ├── hbd_tb
│   │   │   ├── HBD
│   │   │   ├── really_golden
│   │   │   ├── regression
│   │   │   ├── run_hbd
│   │   │   └── test_hbd.v
│   │   ├── mac.v
│   │   ├── mult.v
│   │   ├── ram16_2port.v
│   │   ├── ram16_2sum.v
│   │   └── ram32_2sum.v
│   ├── hb_dec_tb.v
│   ├── hb_dec.v
│   ├── hb_interp_tb.v
│   ├── hb_interp.v
│   ├── HB.sav
│   ├── hb_tb.v
│   ├── input.dat
│   ├── integrate.v
│   ├── Makefile.srcs
│   ├── med_hb_int.v
│   ├── output.dat
│   ├── pipectrl.v
│   ├── pipestage.v
│   ├── round_reg.v
│   ├── round_sd_tb.v
│   ├── round_sd.v
│   ├── round_tb.v
│   ├── round.v
│   ├── rssi.v
│   ├── rx_control.v
│   ├── rx_dcoffset_tb.v
│   ├── rx_dcoffset.v
│   ├── rx_frontend_tb.v
│   ├── rx_frontend.v
│   ├── sign_extend.v
│   ├── small_hb_dec_tb.v
│   ├── small_hb_dec.v
│   ├── small_hb_int_tb.v
│   ├── small_hb_int.v
│   ├── SMALL_HB.sav
│   ├── tx_control.v
│   └── tx_frontend.v
├── serdes
│   ├── Makefile.srcs
│   ├── serdes_fc_rx.v
│   ├── serdes_fc_tx.v
│   ├── serdes_rx.v
│   ├── serdes_tb.v
│   ├── serdes_tx.v
│   └── serdes.v
├── simple_gemac
│   ├── address_filter_promisc.v
│   ├── address_filter.v
│   ├── crc.v
│   ├── delay_line.v
│   ├── ethrx_realign.v
│   ├── eth_tasks_f19.v
│   ├── eth_tasks_f36.v
│   ├── eth_tasks.v
│   ├── ethtx_realign.v
│   ├── flow_ctrl_rx.v
│   ├── flow_ctrl_tx.v
│   ├── ll8_to_txmac.v
│   ├── Makefile.srcs
│   ├── miim
│   │   ├── eth_clockgen.v
│   │   ├── eth_miim.v
│   │   ├── eth_outputcontrol.v
│   │   └── eth_shiftreg.v
│   ├── rxmac_to_ll8.v
│   ├── simple_gemac_rx.v
│   ├── simple_gemac_tb.v
│   ├── simple_gemac_tx.v
│   ├── simple_gemac.v
│   ├── simple_gemac_wb.v
│   ├── simple_gemac_wrapper.build
│   ├── simple_gemac_wrapper_f36_tb.v
│   ├── simple_gemac_wrapper_tb.v
│   ├── simple_gemac_wrapper.v
│   └── test_packet.mem
├── testbench
│   ├── cmdfile
│   ├── Makefile
│   ├── README
│   └── single_u2_sim.v
├── timing
│   ├── Makefile.srcs
│   ├── simple_timer.v
│   ├── time_64bit.v
│   ├── time_compare.v
│   ├── time_receiver.v
│   ├── timer.v
│   ├── time_sender.v
│   ├── time_sync.v
│   └── time_transfer_tb.v
└── top
├── B100
│   ├── B100.ucf
│   ├── B100.v
│   ├── core_compile
│   ├── Makefile
│   ├── Makefile.B100
│   ├── Makefile.B100_2RX
│   ├── timing.ucf
│   └── u1plus_core.v
├── E1x0
│   ├── cmdfile
│   ├── core_compile
│   ├── E1x0.ucf
│   ├── E1x0.v
│   ├── Makefile
│   ├── Makefile.E100
│   ├── Makefile.E110
│   ├── make.sim
│   ├── README
│   ├── tb_u1e.v
│   └── timing.ucf
├── extract_usage.py
├── impactor.sh
├── Makefile.common
└── N2x0
├── bootloader.rmi
├── build-N200R3
│   ├── build.log
│   ├── iseconfig
│   │   ├── u2plus.projectmgr
│   │   └── u2plus.xreport
│   ├── _ngo
│   │   └── netlist.lst
│   ├── pa.fromHdl.tcl
│   ├── planAhead.ngc2edif.log
│   ├── planAhead_run_1
│   │   ├── planAhead.jou
│   │   ├── planAhead.log
│   │   ├── planAhead_run.log
│   │   ├── u2plus.data
│   │   │   ├── constrs_1
│   │   │   │   └── fileset.xml
│   │   │   ├── sim_1
│   │   │   │   └── fileset.xml
│   │   │   ├── sources_1
│   │   │   │   └── fileset.xml
│   │   │   └── wt
│   │   │   └── project.wpc
│   │   └── u2plus.ppr
│   ├── u2plus.bgn
│   ├── u2plus.bin
│   ├── u2plus.bit
│   ├── u2plus_bitgen.xwbt
│   ├── u2plus.bld
│   ├── u2plus.cmd_log
│   ├── u2plus.drc
│   ├── u2plus_envsettings.html
│   ├── u2plus.gise
│   ├── u2plus_guide.ncd
│   ├── u2plus.lso
│   ├── u2plus_map.map
│   ├── u2plus_map.mrp
│   ├── u2plus_map.ncd
│   ├── u2plus_map.ngm
│   ├── u2plus_map.psr
│   ├── u2plus_map.xrpt
│   ├── u2plus.ncd
│   ├── u2plus.ngc
│   ├── u2plus.ngd
│   ├── u2plus_ngdbuild.xrpt
│   ├── u2plus.ngr
│   ├── u2plus.pad
│   ├── u2plus_pad.csv
│   ├── u2plus_pad.txt
│   ├── u2plus.par
│   ├── u2plus_par.xrpt
│   ├── u2plus.pcf
│   ├── u2plus.prj
│   ├── u2plus.ptwx
│   ├── u2plus.stx
│   ├── u2plus_summary.html
│   ├── u2plus_summary.xml
│   ├── u2plus.syr
│   ├── u2plus.twr
│   ├── u2plus.twx
│   ├── u2plus.unroutes
│   ├── u2plus_usage.xml
│   ├── u2plus.ut
│   ├── u2plus.xise
│   ├── u2plus_xpa.log
│   ├── u2plus.xpi
│   ├── u2plus.xst
│   ├── u2plus_xst.xrpt
│   ├── usage_statistics_webtalk.html
│   ├── webtalk.log
│   ├── webtalk_pn.xml
│   ├── xlnx_auto_0_xdb
│   │   └── cst.xbcd
│   ├── _xmsgs
│   │   ├── bitgen.xmsgs
│   │   ├── map.xmsgs
│   │   ├── ngdbuild.xmsgs
│   │   ├── par.xmsgs
│   │   ├── pn_parser.xmsgs
│   │   ├── trce.xmsgs
│   │   └── xst.xmsgs
│   └── xst
│   └── work
│   ├── hdllib.ref
│   ├── hdpdeps.ref
│   ├── sub00
│   │   ├── vhpl00.vho
│   │   ├── vhpl01.vho
│   │   ├── vhpl02.vho
│   │   ├── vhpl03.vho
│   │   ├── vhpl04.vho
│   │   ├── vhpl05.vho
│   │   ├── vhpl06.vho
│   │   ├── vhpl07.vho
│   │   ├── vhpl08.vho
│   │   ├── vhpl09.vho
│   │   ├── vhpl10.vho
│   │   └── vhpl11.vho
│   ├── vlg02
│   │   └── packet__dispatcher36__x4.bin
│   ├── vlg04
│   │   ├── bootram.bin
│   │   ├── spi__clgen.bin
│   │   └── vita__tx__engine__glue.bin
│   ├── vlg06
│   │   ├── pipestage.bin
│   │   └── ram__2port.bin
│   ├── vlg07
│   │   └── i2c__master__bit__ctrl.bin
│   ├── vlg0A
│   │   ├── duc__chain.bin
│   │   └── fifo36__mux.bin
│   ├── vlg0C
│   │   ├── cic__interp.bin
│   │   └── shortfifo.bin
│   ├── vlg0D
│   │   ├── ddc__chain.bin
│   │   └── system__control.bin
│   ├── vlg0E
│   │   ├── bin2gray.bin
│   │   └── ll8__to__txmac.bin
│   ├── vlg10
│   │   └── double__buffer.bin
│   ├── vlg11
│   │   └── nobl__if.bin
│   ├── vlg12
│   │   └── dbsm.bin
│   ├── vlg14
│   │   ├── crossbar36.bin
│   │   ├── dsp__rx__glue.bin
│   │   └── fifo19__to__fifo36.bin
│   ├── vlg17
│   │   ├── cordic__z24.bin
│   │   ├── fifo__short.bin
│   │   ├── time__receiver.bin
│   │   └── valve36.bin
│   ├── vlg18
│   │   └── add__routing__header.bin
│   ├── vlg19
│   │   └── time__compare.bin
│   ├── vlg1B
│   │   ├── s3a__icap__wb.bin
│   │   └── u2plus__core.bin
│   ├── vlg1C
│   │   └── refill__randomizer.bin
│   ├── vlg1D
│   │   ├── fifo__2clock.bin
│   │   └── small__hb__dec.bin
│   ├── vlg1E
│   │   └── buffer__int2.bin
│   ├── vlg21
│   │   └── round__reg.bin
│   ├── vlg22
│   │   ├── delay__line.bin
│   │   └── eth__clockgen.bin
│   ├── vlg24
│   │   └── fifo__xlnx__16x19__2clk.bin
│   ├── vlg26
│   │   └── dsp__tx__glue.bin
│   ├── vlg28
│   │   ├── decode__8b10b.bin
│   │   └── packet__router.bin
│   ├── vlg2B
│   │   ├── fifo__cascade.bin
│   │   └── vita__tx__control.bin
│   ├── vlg2C
│   │   └── fifo__2clock__cascade.bin
│   ├── vlg2E
│   │   └── trigger__context__pkt.bin
│   ├── vlg2F
│   │   ├── cordic__stage.bin
│   │   ├── serdes__fc__rx.bin
│   │   └── tx__frontend.bin
│   ├── vlg33
│   │   ├── address__filter__promisc.bin
│   │   └── simple__gemac__rx.bin
│   ├── vlg34
│   │   └── settings__fifo__ctrl.bin
│   ├── vlg35
│   │   ├── cic__int__shifter.bin
│   │   └── flow__ctrl__rx.bin
│   ├── vlg36
│   │   ├── quad__uart.bin
│   │   └── simple__gemac__wb.bin
│   ├── vlg38
│   │   └── cic__decim.bin
│   ├── vlg39
│   │   └── serdes__fc__tx.bin
│   ├── vlg3A
│   │   └── eth__outputcontrol.bin
│   ├── vlg3B
│   │   ├── address__filter.bin
│   │   ├── fifo__long.bin
│   │   └── time__64bit.bin
│   ├── vlg3C
│   │   └── add2__reg.bin
│   ├── vlg3D
│   │   ├── rx__frontend.bin
│   │   └── simple__gemac__tx.bin
│   ├── vlg3E
│   │   └── serdes.bin
│   ├── vlg3F
│   │   ├── flow__ctrl__tx.bin
│   │   ├── rx__dcoffset.bin
│   │   └── serdes__rx.bin
│   ├── vlg40
│   │   ├── add__onescomp.bin
│   │   └── eth__miim.bin
│   ├── vlg41
│   │   └── fifo__xlnx__512x36__2clk__prog__full.bin
│   ├── vlg42
│   │   ├── dspengine__16to8.bin
│   │   └── simple__gemac.bin
│   ├── vlg43
│   │   └── u2plus.bin
│   ├── vlg44
│   │   ├── fifo__xlnx__512x36__2clk__18to36.bin
│   │   └── fifo__xlnx__512x36__2clk__36to18.bin
│   ├── vlg45
│   │   └── clip__reg.bin
│   ├── vlg46
│   │   └── encode__8b10b.bin
│   ├── vlg47
│   │   └── add2.bin
│   ├── vlg48
│   │   └── crc.bin
│   ├── vlg49
│   │   ├── ram__harvard2.bin
│   │   ├── serdes__tx.bin
│   │   ├── vita__tx__chain.bin
│   │   └── wb__1master.bin
│   ├── vlg4A
│   │   └── wb__reg.bin
│   ├── vlg4B
│   │   └── acc.bin
│   ├── vlg4C
│   │   └── add2__and__round.bin
│   ├── vlg4D
│   │   └── hb__dec.bin
│   ├── vlg4E
│   │   └── fifo__xlnx__64x36__2clk.bin
│   ├── vlg54
│   │   └── eth__shiftreg.bin
│   ├── vlg55
│   │   ├── add2__and__clip__reg.bin
│   │   └── _c_r_c16___d16.bin
│   ├── vlg56
│   │   └── settings__bus.bin
│   ├── vlg58
│   │   └── small__hb__int.bin
│   ├── vlg59
│   │   └── gpio__atr.bin
│   ├── vlg5A
│   │   ├── cic__dec__shifter.bin
│   │   ├── ethtx__realign.bin
│   │   ├── fifo36__to__ll8.bin
│   │   ├── simple__gemac__wrapper.bin
│   │   └── vita__rx__engine__glue.bin
│   ├── vlg5C
│   │   ├── i2c__master__byte__ctrl.bin
│   │   └── splitter36.bin
│   ├── vlg5D
│   │   ├── fifo__xlnx__32x36__2clk.bin
│   │   ├── spi__shift.bin
│   │   └── vita__rx__framer.bin
│   ├── vlg5E
│   │   ├── medfifo.bin
│   │   └── wb__readback__mux.bin
│   ├── vlg5F
│   │   └── setting__reg.bin
│   ├── vlg60
│   │   ├── clip.bin
│   │   ├── fifo__xlnx__512x36__2clk.bin
│   │   └── pic.bin
│   ├── vlg61
│   │   ├── srl.bin
│   │   └── vita__rx__control.bin
│   ├── vlg62
│   │   └── fifo__xlnx__16x40__2clk.bin
│   ├── vlg63
│   │   └── settings__bus__crossclock.bin
│   ├── vlg66
│   │   ├── simple__uart__rx.bin
│   │   └── spi__top.bin
│   ├── vlg67
│   │   ├── i2c__master__top.bin
│   │   └── ll8__shortfifo.bin
│   ├── vlg68
│   │   ├── ext__fifo.bin
│   │   ├── rxmac__to__ll8.bin
│   │   └── sign__extend.bin
│   ├── vlg69
│   │   └── fifo19__rxrealign.bin
│   ├── vlg6A
│   │   ├── dspengine__8to16.bin
│   │   └── nobl__fifo.bin
│   ├── vlg6F
│   │   ├── hb__interp.bin
│   │   ├── time__sender.bin
│   │   └── vita__rx__chain.bin
│   ├── vlg70
│   │   ├── add2__and__clip.bin
│   │   ├── simple__uart__tx.bin
│   │   └── vita__tx__deframer.bin
│   ├── vlg71
│   │   ├── add2__and__round__reg.bin
│   │   └── fifo__xlnx__2_kx36__2clk.bin
│   ├── vlg72
│   │   └── buff__sm.bin
│   ├── vlg73
│   │   └── ll8__to__fifo19.bin
│   ├── vlg76
│   │   └── round__sd.bin
│   ├── vlg77
│   │   ├── pipectrl.bin
│   │   ├── reset__sync.bin
│   │   └── user__settings.bin
│   ├── vlg78
│   │   └── gen__context__pkt.bin
│   ├── vlg79
│   │   ├── prot__eng__tx.bin
│   │   └── simple__spi__core.bin
│   ├── vlg7B
│   │   └── oneshot__2clk.bin
│   ├── vlg7C
│   │   └── round.bin
│   └── vlg7F
│   ├── cic__strober.bin
│   └── priority__enc.bin
└── build-N200R4
├── build.log
├── u2plus.bgn
├── u2plus.bin
├── u2plus.bit
├── u2plus.bld
├── u2plus.cmd_log
├── u2plus.drc
├── u2plus.gise
└── u2plus.lso

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