XILINX FPGA HLS例程

【实例简介】
xilinx fpga hls例程，包括hls优化，fir滤波、mat乘法实现、axi接口使用例程，汉明窗等等
【实例截图】
【核心代码】
4744302543450000164.zip
├── 999tmp
│   └── ug871-design-files
│   ├── Arbitrary_Precision
│   │   ├── lab1
│   │   └── lab2
│   ├── C_Validation
│   │   ├── lab1
│   │   ├── lab2
│   │   └── lab3
│   ├── Design_Analysis
│   │   └── lab1
│   │   └── dct_prj
│   │   ├── solution1
│   │   │   ├── csim
│   │   │   │   ├── build
│   │   │   │   │   └── obj
│   │   │   │   └── report
│   │   │   └── syn
│   │   │   ├── report
│   │   │   ├── systemc
│   │   │   ├── verilog
│   │   │   └── vhdl
│   │   ├── solution2
│   │   │   └── syn
│   │   │   ├── report
│   │   │   ├── systemc
│   │   │   ├── verilog
│   │   │   └── vhdl
│   │   ├── solution3
│   │   │   └── syn
│   │   │   ├── report
│   │   │   ├── systemc
│   │   │   ├── verilog
│   │   │   └── vhdl
│   │   ├── solution4
│   │   │   └── syn
│   │   │   ├── report
│   │   │   ├── systemc
│   │   │   ├── verilog
│   │   │   └── vhdl
│   │   ├── solution5
│   │   │   └── syn
│   │   │   ├── report
│   │   │   ├── systemc
│   │   │   ├── verilog
│   │   │   └── vhdl
│   │   └── solution6
│   │   └── syn
│   │   ├── report
│   │   ├── systemc
│   │   ├── verilog
│   │   └── vhdl
│   ├── Design_Optimization
│   │   ├── lab1
│   │   └── lab2
│   ├── Interface_Synthesis
│   │   ├── lab1
│   │   ├── lab2
│   │   ├── lab3
│   │   └── lab4
│   │   └── axi_interfaces_prj
│   │   ├── solution1
│   │   │   ├── csim
│   │   │   │   ├── build
│   │   │   │   │   ├── apcc_db
│   │   │   │   │   └── obj
│   │   │   │   └── report
│   │   │   ├── impl
│   │   │   │   ├── ip
│   │   │   │   │   ├── bd
│   │   │   │   │   ├── constraints
│   │   │   │   │   ├── doc
│   │   │   │   │   ├── example
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── verilog
│   │   │   │   │   │   └── vhdl
│   │   │   │   │   ├── misc
│   │   │   │   │   └── xgui
│   │   │   │   ├── verilog
│   │   │   │   │   ├── project.cache
│   │   │   │   │   │   └── wt
│   │   │   │   │   └── project.hw
│   │   │   │   └── vhdl
│   │   │   │   ├── project.cache
│   │   │   │   │   └── wt
│   │   │   │   └── project.hw
│   │   │   └── syn
│   │   │   ├── report
│   │   │   ├── systemc
│   │   │   ├── verilog
│   │   │   └── vhdl
│   │   └── solution2
│   │   ├── impl
│   │   │   ├── ip
│   │   │   │   ├── bd
│   │   │   │   ├── constraints
│   │   │   │   ├── doc
│   │   │   │   ├── drivers
│   │   │   │   │   └── axi_interfaces_v1_0
│   │   │   │   │   ├── data
│   │   │   │   │   └── src
│   │   │   │   ├── example
│   │   │   │   ├── hdl
│   │   │   │   │   ├── verilog
│   │   │   │   │   └── vhdl
│   │   │   │   ├── misc
│   │   │   │   └── xgui
│   │   │   ├── verilog
│   │   │   │   ├── project.cache
│   │   │   │   │   └── wt
│   │   │   │   └── project.hw
│   │   │   └── vhdl
│   │   │   ├── project.cache
│   │   │   │   └── wt
│   │   │   └── project.hw
│   │   └── syn
│   │   ├── report
│   │   ├── systemc
│   │   ├── verilog
│   │   └── vhdl
│   ├── Introduction
│   │   ├── lab1
│   │   ├── lab2
│   │   └── lab3
│   │   └── fir_prj
│   │   └── solution1
│   │   ├── csim
│   │   │   ├── build
│   │   │   │   ├── apcc_db
│   │   │   │   └── obj
│   │   │   └── report
│   │   ├── impl
│   │   │   ├── ip
│   │   │   │   ├── constraints
│   │   │   │   ├── doc
│   │   │   │   ├── example
│   │   │   │   ├── hdl
│   │   │   │   │   ├── verilog
│   │   │   │   │   └── vhdl
│   │   │   │   ├── misc
│   │   │   │   └── xgui
│   │   │   ├── verilog
│   │   │   │   ├── project.cache
│   │   │   │   │   └── wt
│   │   │   │   ├── project.hw
│   │   │   │   └── sim_tbs
│   │   │   │   ├── cdatafile
│   │   │   │   └── rtldatafile
│   │   │   └── vhdl
│   │   │   ├── project.cache
│   │   │   │   └── wt
│   │   │   └── project.hw
│   │   ├── sim
│   │   │   ├── autowrap
│   │   │   │   ├── systemc
│   │   │   │   └── testbench
│   │   │   ├── report
│   │   │   │   └── verilog
│   │   │   ├── tv
│   │   │   │   ├── cdatafile
│   │   │   │   └── rtldatafile
│   │   │   ├── verilog
│   │   │   │   └── xsim.dir
│   │   │   │   ├── fir
│   │   │   │   │   └── webtalk
│   │   │   │   └── xil_defaultlib
│   │   │   ├── wrapc
│   │   │   │   ├── apcc_db
│   │   │   │   └── obj
│   │   │   └── wrapc_pc
│   │   └── syn
│   │   ├── report
│   │   ├── systemc
│   │   ├── verilog
│   │   └── vhdl
│   ├── RTL_Verification
│   │   ├── lab1
│   │   │   └── golden
│   │   └── lab2
│   │   └── golden
│   └── Using_IP_with_Zynq
│   └── lab2
│   └── hls_designs
│   └── xfft2real.cpp
└── ug871-design-files
├── Arbitrary_Precision
│   ├── lab1
│   │   ├── run_hls.tcl
│   │   ├── window_fn_class.h
│   │   ├── window_fn_test.cpp
│   │   ├── window_fn_top.cpp
│   │   └── window_fn_top.h
│   └── lab2
│   ├── run_hls.tcl
│   ├── window_fn_class.h
│   ├── window_fn_test.cpp
│   ├── window_fn_top.cpp
│   └── window_fn_top.h
├── C_Validation
│   ├── lab1
│   │   ├── hamming_window.c
│   │   ├── hamming_window.h
│   │   ├── hamming_window_test.c
│   │   └── run_hls.tcl
│   ├── lab2
│   │   ├── hamming_window.c
│   │   ├── hamming_window.h
│   │   ├── hamming_window_test.c
│   │   └── run_hls.tcl
│   └── lab3
│   ├── hamming_window.cpp
│   ├── hamming_window.h
│   ├── hamming_window_test.cpp
│   └── run_hls.tcl
├── Design_Analysis
│   └── lab1
│   ├── dct_coeff_table.txt
│   ├── dct.cpp
│   ├── dct.h
│   ├── dct_prj
│   │   ├── solution1
│   │   │   ├── csim
│   │   │   │   ├── build
│   │   │   │   │   ├── csim.exe
│   │   │   │   │   ├── csim.mk
│   │   │   │   │   ├── in.dat
│   │   │   │   │   ├── Makefile.rules
│   │   │   │   │   ├── obj
│   │   │   │   │   │   ├── dct.d
│   │   │   │   │   │   ├── dct.o
│   │   │   │   │   │   ├── dct_test.d
│   │   │   │   │   │   └── dct_test.o
│   │   │   │   │   ├── out.dat
│   │   │   │   │   ├── out.golden.dat
│   │   │   │   │   ├── run_sim.tcl
│   │   │   │   │   └── sim.bat
│   │   │   │   └── report
│   │   │   │   └── dct_csim.log
│   │   │   ├── directives.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution1.aps
│   │   │   ├── solution1.directive
│   │   │   ├── solution1.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── dct_1d2_csynth.rpt
│   │   │   │   ├── dct_1d2_csynth.xml
│   │   │   │   ├── dct_2d_csynth.rpt
│   │   │   │   ├── dct_2d_csynth.xml
│   │   │   │   ├── dct_csynth.rpt
│   │   │   │   └── dct_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── dct_1d2.cpp
│   │   │   │   ├── dct_1d2_dct_coeffbkb.h
│   │   │   │   ├── dct_1d2.h
│   │   │   │   ├── dct_2d.cpp
│   │   │   │   ├── dct_2d.h
│   │   │   │   ├── dct_2d_row_outbuf.h
│   │   │   │   ├── dct.cpp
│   │   │   │   ├── dct.h
│   │   │   │   └── dct_mac_muladd_15cud.h
│   │   │   ├── verilog
│   │   │   │   ├── dct_1d2_dct_coeffbkb_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffbkb.v
│   │   │   │   ├── dct_1d2.v
│   │   │   │   ├── dct_2d_row_outbuf.v
│   │   │   │   ├── dct_2d.v
│   │   │   │   ├── dct_mac_muladd_15cud.v
│   │   │   │   └── dct.v
│   │   │   └── vhdl
│   │   │   ├── dct_1d2_dct_coeffbkb.vhd
│   │   │   ├── dct_1d2.vhd
│   │   │   ├── dct_2d_row_outbuf.vhd
│   │   │   ├── dct_2d.vhd
│   │   │   ├── dct_mac_muladd_15cud.vhd
│   │   │   └── dct.vhd
│   │   ├── solution2
│   │   │   ├── directives.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution2.aps
│   │   │   ├── solution2.directive
│   │   │   ├── solution2.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── dct_1d2_csynth.rpt
│   │   │   │   ├── dct_1d2_csynth.xml
│   │   │   │   ├── dct_2d_csynth.rpt
│   │   │   │   ├── dct_2d_csynth.xml
│   │   │   │   ├── dct_csynth.rpt
│   │   │   │   └── dct_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── dct_1d2.cpp
│   │   │   │   ├── dct_1d2_dct_coeffbkb.h
│   │   │   │   ├── dct_1d2.h
│   │   │   │   ├── dct_2d.cpp
│   │   │   │   ├── dct_2d.h
│   │   │   │   ├── dct_2d_row_outbuf.h
│   │   │   │   ├── dct.cpp
│   │   │   │   ├── dct.h
│   │   │   │   └── dct_mac_muladd_15cud.h
│   │   │   ├── verilog
│   │   │   │   ├── dct_1d2_dct_coeffbkb_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffbkb.v
│   │   │   │   ├── dct_1d2.v
│   │   │   │   ├── dct_2d_row_outbuf.v
│   │   │   │   ├── dct_2d.v
│   │   │   │   ├── dct_mac_muladd_15cud.v
│   │   │   │   └── dct.v
│   │   │   └── vhdl
│   │   │   ├── dct_1d2_dct_coeffbkb.vhd
│   │   │   ├── dct_1d2.vhd
│   │   │   ├── dct_2d_row_outbuf.vhd
│   │   │   ├── dct_2d.vhd
│   │   │   ├── dct_mac_muladd_15cud.vhd
│   │   │   └── dct.vhd
│   │   ├── solution3
│   │   │   ├── directives.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution3.aps
│   │   │   ├── solution3.directive
│   │   │   ├── solution3.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── dct_1d2_csynth.rpt
│   │   │   │   ├── dct_1d2_csynth.xml
│   │   │   │   ├── dct_2d_csynth.rpt
│   │   │   │   ├── dct_2d_csynth.xml
│   │   │   │   ├── dct_csynth.rpt
│   │   │   │   └── dct_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── ACMP_smul_ss.h
│   │   │   │   ├── AESL_pkg.h
│   │   │   │   ├── dct_1d2.cpp
│   │   │   │   ├── dct_1d2_dct_coeffbkb.h
│   │   │   │   ├── dct_1d2_dct_coeffcud.h
│   │   │   │   ├── dct_1d2_dct_coeffdEe.h
│   │   │   │   ├── dct_1d2_dct_coeffeOg.h
│   │   │   │   ├── dct_1d2_dct_coefffYi.h
│   │   │   │   ├── dct_1d2_dct_coeffg8j.h
│   │   │   │   ├── dct_1d2_dct_coeffhbi.h
│   │   │   │   ├── dct_1d2_dct_coeffibs.h
│   │   │   │   ├── dct_1d2.h
│   │   │   │   ├── dct_2d_col_inbuf.h
│   │   │   │   ├── dct_2d.cpp
│   │   │   │   ├── dct_2d.h
│   │   │   │   ├── dct_2d_row_outbuf.h
│   │   │   │   ├── dct.cpp
│   │   │   │   ├── dct.h
│   │   │   │   ├── dct_mac_muladd_16kbM.h
│   │   │   │   ├── dct_mac_muladd_16lbW.h
│   │   │   │   ├── dct_mac_muladd_16mb6.h
│   │   │   │   └── dct_mul_mul_16s_1jbC.h
│   │   │   ├── verilog
│   │   │   │   ├── dct_1d2_dct_coeffbkb_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffbkb.v
│   │   │   │   ├── dct_1d2_dct_coeffcud_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffcud.v
│   │   │   │   ├── dct_1d2_dct_coeffdEe_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffdEe.v
│   │   │   │   ├── dct_1d2_dct_coeffeOg_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffeOg.v
│   │   │   │   ├── dct_1d2_dct_coefffYi_rom.dat
│   │   │   │   ├── dct_1d2_dct_coefffYi.v
│   │   │   │   ├── dct_1d2_dct_coeffg8j_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffg8j.v
│   │   │   │   ├── dct_1d2_dct_coeffhbi_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffhbi.v
│   │   │   │   ├── dct_1d2_dct_coeffibs_rom.dat
│   │   │   │   ├── dct_1d2_dct_coeffibs.v
│   │   │   │   ├── dct_1d2.v
│   │   │   │   ├── dct_2d_col_inbuf.v
│   │   │   │   ├── dct_2d_row_outbuf.v
│   │   │   │   ├── dct_2d.v
│   │   │   │   ├── dct_mac_muladd_16kbM.v
│   │   │   │   ├── dct_mac_muladd_16lbW.v
│   │   │   │   ├── dct_mac_muladd_16mb6.v
│   │   │   │   ├── dct_mul_mul_16s_1jbC.v
│   │   │   │   └── dct.v
│   │   │   └── vhdl
│   │   │   ├── dct_1d2_dct_coeffbkb.vhd
│   │   │   ├── dct_1d2_dct_coeffcud.vhd
│   │   │   ├── dct_1d2_dct_coeffdEe.vhd
│   │   │   ├── dct_1d2_dct_coeffeOg.vhd
│   │   │   ├── dct_1d2_dct_coefffYi.vhd
│   │   │   ├── dct_1d2_dct_coeffg8j.vhd
│   │   │   ├── dct_1d2_dct_coeffhbi.vhd
│   │   │   ├── dct_1d2_dct_coeffibs.vhd
│   │   │   ├── dct_1d2.vhd
│   │   │   ├── dct_2d_col_inbuf.vhd
│   │   │   ├── dct_2d_row_outbuf.vhd
│   │   │   ├── dct_2d.vhd
│   │   │   ├── dct_mac_muladd_16kbM.vhd
│   │   │   ├── dct_mac_muladd_16lbW.vhd
│   │   │   ├── dct_mac_muladd_16mb6.vhd
│   │   │   ├── dct_mul_mul_16s_1jbC.vhd
│   │   │   └── dct.vhd
│   │   ├── solution4
│   │   │   ├── directives.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution4.aps
│   │   │   ├── solution4.directive
│   │   │   ├── solution4.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── dct_1d_csynth.rpt
│   │   │   │   ├── dct_1d_csynth.xml
│   │   │   │   ├── dct_2d_csynth.rpt
│   │   │   │   ├── dct_2d_csynth.xml
│   │   │   │   ├── dct_csynth.rpt
│   │   │   │   ├── dct_csynth.xml
│   │   │   │   ├── read_data_csynth.rpt
│   │   │   │   ├── read_data_csynth.xml
│   │   │   │   ├── write_data_csynth.rpt
│   │   │   │   └── write_data_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── ACMP_smul_ss.h
│   │   │   │   ├── AESL_pkg.h
│   │   │   │   ├── dct_1d.cpp
│   │   │   │   ├── dct_1d_dct_coeff_bkb.h
│   │   │   │   ├── dct_1d_dct_coeff_cud.h
│   │   │   │   ├── dct_1d_dct_coeff_dEe.h
│   │   │   │   ├── dct_1d_dct_coeff_eOg.h
│   │   │   │   ├── dct_1d_dct_coeff_fYi.h
│   │   │   │   ├── dct_1d_dct_coeff_g8j.h
│   │   │   │   ├── dct_1d_dct_coeff_hbi.h
│   │   │   │   ├── dct_1d_dct_coeff_ibs.h
│   │   │   │   ├── dct_1d.h
│   │   │   │   ├── dct_2d_col_inbuf_0.h
│   │   │   │   ├── dct_2d.cpp
│   │   │   │   ├── dct_2d.h
│   │   │   │   ├── dct_2d_row_outbuf.h
│   │   │   │   ├── dct_buf_2d_in_0.cpp
│   │   │   │   ├── dct_buf_2d_in_0.h
│   │   │   │   ├── dct_buf_2d_in_0_memcore.h
│   │   │   │   ├── dct_buf_2d_out.cpp
│   │   │   │   ├── dct_buf_2d_out.h
│   │   │   │   ├── dct_buf_2d_out_memcore.h
│   │   │   │   ├── dct.cpp
│   │   │   │   ├── dct.h
│   │   │   │   ├── dct_mac_muladd_14kbM.h
│   │   │   │   ├── dct_mac_muladd_15lbW.h
│   │   │   │   ├── dct_mac_muladd_15mb6.h
│   │   │   │   ├── dct_mul_mul_15s_1jbC.h
│   │   │   │   ├── read_data.cpp
│   │   │   │   ├── read_data.h
│   │   │   │   ├── write_data.cpp
│   │   │   │   └── write_data.h
│   │   │   ├── verilog
│   │   │   │   ├── dct_1d_dct_coeff_bkb_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_bkb.v
│   │   │   │   ├── dct_1d_dct_coeff_cud_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_cud.v
│   │   │   │   ├── dct_1d_dct_coeff_dEe_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_dEe.v
│   │   │   │   ├── dct_1d_dct_coeff_eOg_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_eOg.v
│   │   │   │   ├── dct_1d_dct_coeff_fYi_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_fYi.v
│   │   │   │   ├── dct_1d_dct_coeff_g8j_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_g8j.v
│   │   │   │   ├── dct_1d_dct_coeff_hbi_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_hbi.v
│   │   │   │   ├── dct_1d_dct_coeff_ibs_rom.dat
│   │   │   │   ├── dct_1d_dct_coeff_ibs.v
│   │   │   │   ├── dct_1d.v
│   │   │   │   ├── dct_2d_col_inbuf_0.v
│   │   │   │   ├── dct_2d_row_outbuf.v
│   │   │   │   ├── dct_2d.v
│   │   │   │   ├── dct_buf_2d_in_0_memcore.v
│   │   │   │   ├── dct_buf_2d_in_0.v
│   │   │   │   ├── dct_buf_2d_out_memcore.v
│   │   │   │   ├── dct_buf_2d_out.v
│   │   │   │   ├── dct_mac_muladd_14kbM.v
│   │   │   │   ├── dct_mac_muladd_15lbW.v
│   │   │   │   ├── dct_mac_muladd_15mb6.v
│   │   │   │   ├── dct_mul_mul_15s_1jbC.v
│   │   │   │   ├── dct.v
│   │   │   │   ├── read_data.v
│   │   │   │   └── write_data.v
│   │   │   └── vhdl
│   │   │   ├── dct_1d_dct_coeff_bkb.vhd
│   │   │   ├── dct_1d_dct_coeff_cud.vhd
│   │   │   ├── dct_1d_dct_coeff_dEe.vhd
│   │   │   ├── dct_1d_dct_coeff_eOg.vhd
│   │   │   ├── dct_1d_dct_coeff_fYi.vhd
│   │   │   ├── dct_1d_dct_coeff_g8j.vhd
│   │   │   ├── dct_1d_dct_coeff_hbi.vhd
│   │   │   ├── dct_1d_dct_coeff_ibs.vhd
│   │   │   ├── dct_1d.vhd
│   │   │   ├── dct_2d_col_inbuf_0.vhd
│   │   │   ├── dct_2d_row_outbuf.vhd
│   │   │   ├── dct_2d.vhd
│   │   │   ├── dct_buf_2d_in_0_memcore.vhd
│   │   │   ├── dct_buf_2d_in_0.vhd
│   │   │   ├── dct_buf_2d_out_memcore.vhd
│   │   │   ├── dct_buf_2d_out.vhd
│   │   │   ├── dct_mac_muladd_14kbM.vhd
│   │   │   ├── dct_mac_muladd_15lbW.vhd
│   │   │   ├── dct_mac_muladd_15mb6.vhd
│   │   │   ├── dct_mul_mul_15s_1jbC.vhd
│   │   │   ├── dct.vhd
│   │   │   ├── read_data.vhd
│   │   │   └── write_data.vhd
│   │   ├── solution5
│   │   │   ├── directives.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution5.aps
│   │   │   ├── solution5.directive
│   │   │   ├── solution5.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── dct_csynth.rpt
│   │   │   │   ├── dct_csynth.xml
│   │   │   │   ├── Loop_Col_DCT_Loop_pr_csynth.rpt
│   │   │   │   ├── Loop_Col_DCT_Loop_pr_csynth.xml
│   │   │   │   ├── Loop_Row_DCT_Loop_pr_csynth.rpt
│   │   │   │   ├── Loop_Row_DCT_Loop_pr_csynth.xml
│   │   │   │   ├── Loop_Xpose_Col_Outer_csynth.rpt
│   │   │   │   ├── Loop_Xpose_Col_Outer_csynth.xml
│   │   │   │   ├── Loop_Xpose_Row_Outer_csynth.rpt
│   │   │   │   ├── Loop_Xpose_Row_Outer_csynth.xml
│   │   │   │   ├── read_data_csynth.rpt
│   │   │   │   ├── read_data_csynth.xml
│   │   │   │   ├── write_data_csynth.rpt
│   │   │   │   └── write_data_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── ACMP_smul_ss.h
│   │   │   │   ├── AESL_pkg.h
│   │   │   │   ├── dct_col_inbuf_0.cpp
│   │   │   │   ├── dct_col_inbuf_0.h
│   │   │   │   ├── dct_col_inbuf_0_memcore.h
│   │   │   │   ├── dct.cpp
│   │   │   │   ├── dct.h
│   │   │   │   ├── dct_mac_muladd_14kbM.h
│   │   │   │   ├── dct_mac_muladd_15lbW.h
│   │   │   │   ├── dct_mac_muladd_15mb6.h
│   │   │   │   ├── dct_mul_mul_15s_1jbC.h
│   │   │   │   ├── dct_row_outbuf_i.cpp
│   │   │   │   ├── dct_row_outbuf_i.h
│   │   │   │   ├── dct_row_outbuf_i_memcore.h
│   │   │   │   ├── Loop_Col_DCT_Loop_pr.cpp
│   │   │   │   ├── Loop_Col_DCT_Loop_pr.h
│   │   │   │   ├── Loop_Row_DCT_Loopbkb.h
│   │   │   │   ├── Loop_Row_DCT_Loopcud.h
│   │   │   │   ├── Loop_Row_DCT_LoopdEe.h
│   │   │   │   ├── Loop_Row_DCT_LoopeOg.h
│   │   │   │   ├── Loop_Row_DCT_LoopfYi.h
│   │   │   │   ├── Loop_Row_DCT_Loopg8j.h
│   │   │   │   ├── Loop_Row_DCT_Loophbi.h
│   │   │   │   ├── Loop_Row_DCT_Loopibs.h
│   │   │   │   ├── Loop_Row_DCT_Loop_pr.cpp
│   │   │   │   ├── Loop_Row_DCT_Loop_pr.h
│   │   │   │   ├── Loop_Xpose_Col_Outer.cpp
│   │   │   │   ├── Loop_Xpose_Col_Outer.h
│   │   │   │   ├── Loop_Xpose_Row_Outer.cpp
│   │   │   │   ├── Loop_Xpose_Row_Outer.h
│   │   │   │   ├── read_data.cpp
│   │   │   │   ├── read_data.h
│   │   │   │   ├── write_data.cpp
│   │   │   │   └── write_data.h
│   │   │   ├── verilog
│   │   │   │   ├── dct_col_inbuf_0_memcore.v
│   │   │   │   ├── dct_col_inbuf_0.v
│   │   │   │   ├── dct_mac_muladd_14kbM.v
│   │   │   │   ├── dct_mac_muladd_15lbW.v
│   │   │   │   ├── dct_mac_muladd_15mb6.v
│   │   │   │   ├── dct_mul_mul_15s_1jbC.v
│   │   │   │   ├── dct_row_outbuf_i_memcore.v
│   │   │   │   ├── dct_row_outbuf_i.v
│   │   │   │   ├── dct.v
│   │   │   │   ├── Loop_Col_DCT_Loop_pr.v
│   │   │   │   ├── Loop_Row_DCT_Loopbkb_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopbkb.v
│   │   │   │   ├── Loop_Row_DCT_Loopcud_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopcud.v
│   │   │   │   ├── Loop_Row_DCT_LoopdEe_rom.dat
│   │   │   │   ├── Loop_Row_DCT_LoopdEe.v
│   │   │   │   ├── Loop_Row_DCT_LoopeOg_rom.dat
│   │   │   │   ├── Loop_Row_DCT_LoopeOg.v
│   │   │   │   ├── Loop_Row_DCT_LoopfYi_rom.dat
│   │   │   │   ├── Loop_Row_DCT_LoopfYi.v
│   │   │   │   ├── Loop_Row_DCT_Loopg8j_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopg8j.v
│   │   │   │   ├── Loop_Row_DCT_Loophbi_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loophbi.v
│   │   │   │   ├── Loop_Row_DCT_Loopibs_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopibs.v
│   │   │   │   ├── Loop_Row_DCT_Loop_pr.v
│   │   │   │   ├── Loop_Xpose_Col_Outer.v
│   │   │   │   ├── Loop_Xpose_Row_Outer.v
│   │   │   │   ├── read_data.v
│   │   │   │   └── write_data.v
│   │   │   └── vhdl
│   │   │   ├── dct_col_inbuf_0_memcore.vhd
│   │   │   ├── dct_col_inbuf_0.vhd
│   │   │   ├── dct_mac_muladd_14kbM.vhd
│   │   │   ├── dct_mac_muladd_15lbW.vhd
│   │   │   ├── dct_mac_muladd_15mb6.vhd
│   │   │   ├── dct_mul_mul_15s_1jbC.vhd
│   │   │   ├── dct_row_outbuf_i_memcore.vhd
│   │   │   ├── dct_row_outbuf_i.vhd
│   │   │   ├── dct.vhd
│   │   │   ├── Loop_Col_DCT_Loop_pr.vhd
│   │   │   ├── Loop_Row_DCT_Loopbkb.vhd
│   │   │   ├── Loop_Row_DCT_Loopcud.vhd
│   │   │   ├── Loop_Row_DCT_LoopdEe.vhd
│   │   │   ├── Loop_Row_DCT_LoopeOg.vhd
│   │   │   ├── Loop_Row_DCT_LoopfYi.vhd
│   │   │   ├── Loop_Row_DCT_Loopg8j.vhd
│   │   │   ├── Loop_Row_DCT_Loophbi.vhd
│   │   │   ├── Loop_Row_DCT_Loopibs.vhd
│   │   │   ├── Loop_Row_DCT_Loop_pr.vhd
│   │   │   ├── Loop_Xpose_Col_Outer.vhd
│   │   │   ├── Loop_Xpose_Row_Outer.vhd
│   │   │   ├── read_data.vhd
│   │   │   └── write_data.vhd
│   │   ├── solution6
│   │   │   ├── directives.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution6.aps
│   │   │   ├── solution6.directive
│   │   │   ├── solution6.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── dct_csynth.rpt
│   │   │   │   ├── dct_csynth.xml
│   │   │   │   ├── Loop_Col_DCT_Loop_pr_csynth.rpt
│   │   │   │   ├── Loop_Col_DCT_Loop_pr_csynth.xml
│   │   │   │   ├── Loop_Row_DCT_Loop_pr_csynth.rpt
│   │   │   │   ├── Loop_Row_DCT_Loop_pr_csynth.xml
│   │   │   │   ├── Loop_Xpose_Col_Outer_csynth.rpt
│   │   │   │   ├── Loop_Xpose_Col_Outer_csynth.xml
│   │   │   │   ├── Loop_Xpose_Row_Outer_csynth.rpt
│   │   │   │   ├── Loop_Xpose_Row_Outer_csynth.xml
│   │   │   │   ├── read_data_csynth.rpt
│   │   │   │   ├── read_data_csynth.xml
│   │   │   │   ├── write_data_csynth.rpt
│   │   │   │   └── write_data_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── ACMP_smul_ss.h
│   │   │   │   ├── AESL_pkg.h
│   │   │   │   ├── dct_col_inbuf_0.cpp
│   │   │   │   ├── dct_col_inbuf_0.h
│   │   │   │   ├── dct_col_inbuf_0_memcore.h
│   │   │   │   ├── dct.cpp
│   │   │   │   ├── dct.h
│   │   │   │   ├── dct_mac_muladd_14kbM.h
│   │   │   │   ├── dct_mac_muladd_15lbW.h
│   │   │   │   ├── dct_mac_muladd_15mb6.h
│   │   │   │   ├── dct_mul_mul_15s_1jbC.h
│   │   │   │   ├── dct_row_outbuf_i.cpp
│   │   │   │   ├── dct_row_outbuf_i.h
│   │   │   │   ├── dct_row_outbuf_i_memcore.h
│   │   │   │   ├── Loop_Col_DCT_Loop_pr.cpp
│   │   │   │   ├── Loop_Col_DCT_Loop_pr.h
│   │   │   │   ├── Loop_Row_DCT_Loopbkb.h
│   │   │   │   ├── Loop_Row_DCT_Loopcud.h
│   │   │   │   ├── Loop_Row_DCT_LoopdEe.h
│   │   │   │   ├── Loop_Row_DCT_LoopeOg.h
│   │   │   │   ├── Loop_Row_DCT_LoopfYi.h
│   │   │   │   ├── Loop_Row_DCT_Loopg8j.h
│   │   │   │   ├── Loop_Row_DCT_Loophbi.h
│   │   │   │   ├── Loop_Row_DCT_Loopibs.h
│   │   │   │   ├── Loop_Row_DCT_Loop_pr.cpp
│   │   │   │   ├── Loop_Row_DCT_Loop_pr.h
│   │   │   │   ├── Loop_Xpose_Col_Outer.cpp
│   │   │   │   ├── Loop_Xpose_Col_Outer.h
│   │   │   │   ├── Loop_Xpose_Row_Outer.cpp
│   │   │   │   ├── Loop_Xpose_Row_Outer.h
│   │   │   │   ├── read_data.cpp
│   │   │   │   ├── read_data.h
│   │   │   │   ├── write_data.cpp
│   │   │   │   └── write_data.h
│   │   │   ├── verilog
│   │   │   │   ├── dct_col_inbuf_0_memcore.v
│   │   │   │   ├── dct_col_inbuf_0.v
│   │   │   │   ├── dct_mac_muladd_14kbM.v
│   │   │   │   ├── dct_mac_muladd_15lbW.v
│   │   │   │   ├── dct_mac_muladd_15mb6.v
│   │   │   │   ├── dct_mul_mul_15s_1jbC.v
│   │   │   │   ├── dct_row_outbuf_i_memcore.v
│   │   │   │   ├── dct_row_outbuf_i.v
│   │   │   │   ├── dct.v
│   │   │   │   ├── Loop_Col_DCT_Loop_pr.v
│   │   │   │   ├── Loop_Row_DCT_Loopbkb_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopbkb.v
│   │   │   │   ├── Loop_Row_DCT_Loopcud_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopcud.v
│   │   │   │   ├── Loop_Row_DCT_LoopdEe_rom.dat
│   │   │   │   ├── Loop_Row_DCT_LoopdEe.v
│   │   │   │   ├── Loop_Row_DCT_LoopeOg_rom.dat
│   │   │   │   ├── Loop_Row_DCT_LoopeOg.v
│   │   │   │   ├── Loop_Row_DCT_LoopfYi_rom.dat
│   │   │   │   ├── Loop_Row_DCT_LoopfYi.v
│   │   │   │   ├── Loop_Row_DCT_Loopg8j_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopg8j.v
│   │   │   │   ├── Loop_Row_DCT_Loophbi_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loophbi.v
│   │   │   │   ├── Loop_Row_DCT_Loopibs_rom.dat
│   │   │   │   ├── Loop_Row_DCT_Loopibs.v
│   │   │   │   ├── Loop_Row_DCT_Loop_pr.v
│   │   │   │   ├── Loop_Xpose_Col_Outer.v
│   │   │   │   ├── Loop_Xpose_Row_Outer.v
│   │   │   │   ├── read_data.v
│   │   │   │   └── write_data.v
│   │   │   └── vhdl
│   │   │   ├── dct_col_inbuf_0_memcore.vhd
│   │   │   ├── dct_col_inbuf_0.vhd
│   │   │   ├── dct_mac_muladd_14kbM.vhd
│   │   │   ├── dct_mac_muladd_15lbW.vhd
│   │   │   ├── dct_mac_muladd_15mb6.vhd
│   │   │   ├── dct_mul_mul_15s_1jbC.vhd
│   │   │   ├── dct_row_outbuf_i_memcore.vhd
│   │   │   ├── dct_row_outbuf_i.vhd
│   │   │   ├── dct.vhd
│   │   │   ├── Loop_Col_DCT_Loop_pr.vhd
│   │   │   ├── Loop_Row_DCT_Loopbkb.vhd
│   │   │   ├── Loop_Row_DCT_Loopcud.vhd
│   │   │   ├── Loop_Row_DCT_LoopdEe.vhd
│   │   │   ├── Loop_Row_DCT_LoopeOg.vhd
│   │   │   ├── Loop_Row_DCT_LoopfYi.vhd
│   │   │   ├── Loop_Row_DCT_Loopg8j.vhd
│   │   │   ├── Loop_Row_DCT_Loophbi.vhd
│   │   │   ├── Loop_Row_DCT_Loopibs.vhd
│   │   │   ├── Loop_Row_DCT_Loop_pr.vhd
│   │   │   ├── Loop_Xpose_Col_Outer.vhd
│   │   │   ├── Loop_Xpose_Row_Outer.vhd
│   │   │   ├── read_data.vhd
│   │   │   └── write_data.vhd
│   │   └── vivado_hls.app
│   ├── dct_test.cpp
│   ├── in.dat
│   ├── out.golden.dat
│   ├── run_hls.tcl
│   └── vivado_hls.log
├── Design_Optimization
│   ├── lab1
│   │   ├── matrixmul.cpp
│   │   ├── matrixmul.h
│   │   ├── matrixmul_test.cpp
│   │   └── run_hls.tcl
│   └── lab2
│   ├── matrixmul.cpp
│   ├── matrixmul.h
│   ├── matrixmul_test.cpp
│   └── run_hls.tcl
├── Interface_Synthesis
│   ├── lab1
│   │   ├── adders.c
│   │   ├── adders.h
│   │   ├── adders_test.c
│   │   └── run_hls.tcl
│   ├── lab2
│   │   ├── adders_io.c
│   │   ├── adders_io.h
│   │   ├── adders_io_test.c
│   │   └── run_hls.tcl
│   ├── lab3
│   │   ├── array_io.c
│   │   ├── array_io.h
│   │   ├── array_io_test.c
│   │   ├── result.golden.dat
│   │   └── run_hls.tcl
│   └── lab4
│   ├── axi_interfaces.c
│   ├── axi_interfaces.h
│   ├── axi_interfaces_prj
│   │   ├── solution1
│   │   │   ├── csim
│   │   │   │   ├── build
│   │   │   │   │   ├── apcc_db
│   │   │   │   │   │   ├── apcc2.log
│   │   │   │   │   │   ├── apcc3.log
│   │   │   │   │   │   ├── apcc.log
│   │   │   │   │   │   ├── axi_interfaces.bc
│   │   │   │   │   │   ├── axi_interfaces.c
│   │   │   │   │   │   ├── axi_interfaces.d
│   │   │   │   │   │   ├── axi_interfaces.ld
│   │   │   │   │   │   ├── axi_interfaces.ld.bc
│   │   │   │   │   │   ├── axi_interfaces.opt.bc
│   │   │   │   │   │   ├── axi_interfaces_test.bc
│   │   │   │   │   │   ├── axi_interfaces_test.c
│   │   │   │   │   │   ├── axi_interfaces_test.d
│   │   │   │   │   │   ├── axi_interfaces_test.ld
│   │   │   │   │   │   ├── axi_interfaces_test.ld.bc
│   │   │   │   │   │   ├── axi_interfaces_test.opt.bc
│   │   │   │   │   │   └── log
│   │   │   │   │   ├── csim.exe
│   │   │   │   │   ├── csim.mk
│   │   │   │   │   ├── Makefile.rules
│   │   │   │   │   ├── obj
│   │   │   │   │   │   ├── axi_interfaces.d
│   │   │   │   │   │   ├── axi_interfaces.o
│   │   │   │   │   │   ├── axi_interfaces_test.d
│   │   │   │   │   │   └── axi_interfaces_test.o
│   │   │   │   │   ├── result.dat
│   │   │   │   │   ├── result.golden.dat
│   │   │   │   │   ├── run_sim.tcl
│   │   │   │   │   └── sim.bat
│   │   │   │   └── report
│   │   │   │   └── axi_interfaces_csim.log
│   │   │   ├── directives.tcl
│   │   │   ├── impl
│   │   │   │   ├── ip
│   │   │   │   │   ├── autoimpl.log
│   │   │   │   │   ├── auxiliary.xml
│   │   │   │   │   ├── bd
│   │   │   │   │   │   └── bd.tcl
│   │   │   │   │   ├── component.xml
│   │   │   │   │   ├── constraints
│   │   │   │   │   │   └── axi_interfaces_ooc.xdc
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── ReleaseNotes.txt
│   │   │   │   │   ├── example
│   │   │   │   │   │   ├── ipi_example.bat
│   │   │   │   │   │   └── ipi_example.tcl
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── verilog
│   │   │   │   │   │   │   └── axi_interfaces.v
│   │   │   │   │   │   └── vhdl
│   │   │   │   │   │   └── axi_interfaces.vhd
│   │   │   │   │   ├── misc
│   │   │   │   │   │   └── logo.png
│   │   │   │   │   ├── pack.bat
│   │   │   │   │   ├── run_ippack.tcl
│   │   │   │   │   ├── subcore
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   ├── vivado.log
│   │   │   │   │   ├── xgui
│   │   │   │   │   │   └── axi_interfaces_v1_0.tcl
│   │   │   │   │   └── xilinx_com_hls_axi_interfaces_1_0.zip
│   │   │   │   ├── verilog
│   │   │   │   │   ├── axi_interfaces.v
│   │   │   │   │   ├── axi_interfaces.xdc
│   │   │   │   │   ├── extraction.tcl
│   │   │   │   │   ├── impl.bat
│   │   │   │   │   ├── project.cache
│   │   │   │   │   │   └── wt
│   │   │   │   │   │   └── project.wpc
│   │   │   │   │   ├── project.hw
│   │   │   │   │   │   └── project.lpr
│   │   │   │   │   ├── project.ip_user_files
│   │   │   │   │   ├── project.xpr
│   │   │   │   │   ├── run_vivado.tcl
│   │   │   │   │   └── settings.tcl
│   │   │   │   └── vhdl
│   │   │   │   ├── axi_interfaces.vhd
│   │   │   │   ├── axi_interfaces.xdc
│   │   │   │   ├── extraction.tcl
│   │   │   │   ├── impl.bat
│   │   │   │   ├── project.cache
│   │   │   │   │   └── wt
│   │   │   │   │   └── project.wpc
│   │   │   │   ├── project.hw
│   │   │   │   │   └── project.lpr
│   │   │   │   ├── project.ip_user_files
│   │   │   │   ├── project.xpr
│   │   │   │   ├── run_vivado.tcl
│   │   │   │   └── settings.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution1.aps
│   │   │   ├── solution1.directive
│   │   │   ├── solution1.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── axi_interfaces_csynth.rpt
│   │   │   │   └── axi_interfaces_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── axi_interfaces.cpp
│   │   │   │   └── axi_interfaces.h
│   │   │   ├── verilog
│   │   │   │   └── axi_interfaces.v
│   │   │   └── vhdl
│   │   │   └── axi_interfaces.vhd
│   │   ├── solution2
│   │   │   ├── directives.tcl
│   │   │   ├── impl
│   │   │   │   ├── ip
│   │   │   │   │   ├── autoimpl.log
│   │   │   │   │   ├── auxiliary.xml
│   │   │   │   │   ├── axi_interfaces_info.xml
│   │   │   │   │   ├── bd
│   │   │   │   │   │   └── bd.tcl
│   │   │   │   │   ├── component.xml
│   │   │   │   │   ├── constraints
│   │   │   │   │   │   └── axi_interfaces_ooc.xdc
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── ReleaseNotes.txt
│   │   │   │   │   ├── drivers
│   │   │   │   │   │   └── axi_interfaces_v1_0
│   │   │   │   │   │   ├── data
│   │   │   │   │   │   │   ├── axi_interfaces.mdd
│   │   │   │   │   │   │   └── axi_interfaces.tcl
│   │   │   │   │   │   └── src
│   │   │   │   │   │   ├── Makefile
│   │   │   │   │   │   ├── xaxi_interfaces.c
│   │   │   │   │   │   ├── xaxi_interfaces.h
│   │   │   │   │   │   ├── xaxi_interfaces_hw.h
│   │   │   │   │   │   ├── xaxi_interfaces_linux.c
│   │   │   │   │   │   └── xaxi_interfaces_sinit.c
│   │   │   │   │   ├── example
│   │   │   │   │   │   ├── ipi_example.bat
│   │   │   │   │   │   └── ipi_example.tcl
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── verilog
│   │   │   │   │   │   │   ├── axi_interfaces_AXILiteS_s_axi.v
│   │   │   │   │   │   │   └── axi_interfaces.v
│   │   │   │   │   │   └── vhdl
│   │   │   │   │   │   ├── axi_interfaces_AXILiteS_s_axi.vhd
│   │   │   │   │   │   └── axi_interfaces.vhd
│   │   │   │   │   ├── misc
│   │   │   │   │   │   └── logo.png
│   │   │   │   │   ├── pack.bat
│   │   │   │   │   ├── run_ippack.tcl
│   │   │   │   │   ├── subcore
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   ├── vivado.log
│   │   │   │   │   ├── xgui
│   │   │   │   │   │   └── axi_interfaces_v1_0.tcl
│   │   │   │   │   └── xilinx_com_hls_axi_interfaces_1_0.zip
│   │   │   │   ├── verilog
│   │   │   │   │   ├── axi_interfaces_AXILiteS_s_axi.v
│   │   │   │   │   ├── axi_interfaces.v
│   │   │   │   │   ├── axi_interfaces.xdc
│   │   │   │   │   ├── extraction.tcl
│   │   │   │   │   ├── impl.bat
│   │   │   │   │   ├── project.cache
│   │   │   │   │   │   └── wt
│   │   │   │   │   │   └── project.wpc
│   │   │   │   │   ├── project.hw
│   │   │   │   │   │   └── project.lpr
│   │   │   │   │   ├── project.ip_user_files
│   │   │   │   │   ├── project.xpr
│   │   │   │   │   ├── run_vivado.tcl
│   │   │   │   │   └── settings.tcl
│   │   │   │   └── vhdl
│   │   │   │   ├── axi_interfaces_AXILiteS_s_axi.vhd
│   │   │   │   ├── axi_interfaces.vhd
│   │   │   │   ├── axi_interfaces.xdc
│   │   │   │   ├── extraction.tcl
│   │   │   │   ├── impl.bat
│   │   │   │   ├── project.cache
│   │   │   │   │   └── wt
│   │   │   │   │   └── project.wpc
│   │   │   │   ├── project.hw
│   │   │   │   │   └── project.lpr
│   │   │   │   ├── project.ip_user_files
│   │   │   │   ├── project.xpr
│   │   │   │   ├── run_vivado.tcl
│   │   │   │   └── settings.tcl
│   │   │   ├── script.tcl
│   │   │   ├── solution2.aps
│   │   │   ├── solution2.directive
│   │   │   ├── solution2.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── axi_interfaces_csynth.rpt
│   │   │   │   └── axi_interfaces_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── axi_interfaces.cpp
│   │   │   │   └── axi_interfaces.h
│   │   │   ├── verilog
│   │   │   │   ├── axi_interfaces_AXILiteS_s_axi.v
│   │   │   │   └── axi_interfaces.v
│   │   │   └── vhdl
│   │   │   ├── axi_interfaces_AXILiteS_s_axi.vhd
│   │   │   └── axi_interfaces.vhd
│   │   └── vivado_hls.app
│   ├── axi_interfaces_test.c
│   ├── result.golden.dat
│   ├── run_hls.tcl
│   └── vivado_hls.log
├── Introduction
│   ├── lab1
│   │   ├── fir.c
│   │   ├── fir.h
│   │   ├── fir_test.c
│   │   └── out.gold.dat
│   ├── lab2
│   │   ├── fir.c
│   │   ├── fir.h
│   │   ├── fir_test.c
│   │   ├── out.gold.dat
│   │   └── run_hls.txt
│   └── lab3
│   ├── fir.c
│   ├── fir.h
│   ├── fir_prj
│   │   ├── solution1
│   │   │   ├── csim
│   │   │   │   ├── build
│   │   │   │   │   ├── apcc_db
│   │   │   │   │   │   ├── apcc2.log
│   │   │   │   │   │   ├── apcc3.log
│   │   │   │   │   │   ├── apcc.log
│   │   │   │   │   │   ├── fir.bc
│   │   │   │   │   │   ├── fir.c
│   │   │   │   │   │   ├── fir.d
│   │   │   │   │   │   ├── fir.ld
│   │   │   │   │   │   ├── fir.ld.bc
│   │   │   │   │   │   ├── fir.opt.bc
│   │   │   │   │   │   ├── fir_test.bc
│   │   │   │   │   │   ├── fir_test.c
│   │   │   │   │   │   ├── fir_test.d
│   │   │   │   │   │   ├── fir_test.ld
│   │   │   │   │   │   ├── fir_test.ld.bc
│   │   │   │   │   │   ├── fir_test.opt.bc
│   │   │   │   │   │   └── log
│   │   │   │   │   ├── csim.exe
│   │   │   │   │   ├── csim.mk
│   │   │   │   │   ├── Makefile.rules
│   │   │   │   │   ├── obj
│   │   │   │   │   │   ├── fir.d
│   │   │   │   │   │   ├── fir.o
│   │   │   │   │   │   ├── fir_test.d
│   │   │   │   │   │   └── fir_test.o
│   │   │   │   │   ├── out.dat
│   │   │   │   │   ├── out.gold.dat
│   │   │   │   │   ├── run_sim.tcl
│   │   │   │   │   └── sim.bat
│   │   │   │   └── report
│   │   │   │   └── fir_csim.log
│   │   │   ├── directives.tcl
│   │   │   ├── impl
│   │   │   │   ├── ip
│   │   │   │   │   ├── autoimpl.log
│   │   │   │   │   ├── auxiliary.xml
│   │   │   │   │   ├── bd
│   │   │   │   │   ├── component.xml
│   │   │   │   │   ├── constraints
│   │   │   │   │   │   └── fir_ooc.xdc
│   │   │   │   │   ├── doc
│   │   │   │   │   │   └── ReleaseNotes.txt
│   │   │   │   │   ├── example
│   │   │   │   │   │   ├── ipi_example.bat
│   │   │   │   │   │   └── ipi_example.tcl
│   │   │   │   │   ├── hdl
│   │   │   │   │   │   ├── verilog
│   │   │   │   │   │   │   ├── fir_shift_reg_ram.dat
│   │   │   │   │   │   │   ├── fir_shift_reg.v
│   │   │   │   │   │   │   └── fir.v
│   │   │   │   │   │   └── vhdl
│   │   │   │   │   │   ├── fir_shift_reg.vhd
│   │   │   │   │   │   └── fir.vhd
│   │   │   │   │   ├── misc
│   │   │   │   │   │   └── logo.png
│   │   │   │   │   ├── pack.bat
│   │   │   │   │   ├── run_ippack.tcl
│   │   │   │   │   ├── subcore
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   ├── vivado.log
│   │   │   │   │   ├── xgui
│   │   │   │   │   │   └── fir_v1_0.tcl
│   │   │   │   │   └── xilinx_com_hls_fir_1_0.zip
│   │   │   │   ├── verilog
│   │   │   │   │   ├── extraction.tcl
│   │   │   │   │   ├── fir_shift_reg_ram.dat
│   │   │   │   │   ├── fir_shift_reg.v
│   │   │   │   │   ├── fir.v
│   │   │   │   │   ├── fir.xdc
│   │   │   │   │   ├── impl.bat
│   │   │   │   │   ├── project.cache
│   │   │   │   │   │   └── wt
│   │   │   │   │   │   └── project.wpc
│   │   │   │   │   ├── project.hw
│   │   │   │   │   │   └── project.lpr
│   │   │   │   │   ├── project.ip_user_files
│   │   │   │   │   ├── project.xpr
│   │   │   │   │   ├── run_vivado.tcl
│   │   │   │   │   ├── settings.tcl
│   │   │   │   │   └── sim_tbs
│   │   │   │   │   ├── AESL_automem_c.v
│   │   │   │   │   ├── cdatafile
│   │   │   │   │   │   ├── c.fir.autotvin_c.dat
│   │   │   │   │   │   ├── c.fir.autotvin_x.dat
│   │   │   │   │   │   ├── c.fir.autotvout_y.dat
│   │   │   │   │   │   └── ref.tcl
│   │   │   │   │   ├── fir.autotb.v
│   │   │   │   │   └── rtldatafile
│   │   │   │   │   └── rtl.fir.autotvout_y.dat
│   │   │   │   └── vhdl
│   │   │   │   ├── extraction.tcl
│   │   │   │   ├── fir_shift_reg.vhd
│   │   │   │   ├── fir.vhd
│   │   │   │   ├── fir.xdc
│   │   │   │   ├── impl.bat
│   │   │   │   ├── project.cache
│   │   │   │   │   └── wt
│   │   │   │   │   └── project.wpc
│   │   │   │   ├── project.hw
│   │   │   │   │   └── project.lpr
│   │   │   │   ├── project.ip_user_files
│   │   │   │   ├── project.xpr
│   │   │   │   ├── run_vivado.tcl
│   │   │   │   └── settings.tcl
│   │   │   ├── script.tcl
│   │   │   ├── sim
│   │   │   │   ├── autowrap
│   │   │   │   │   ├── systemc
│   │   │   │   │   │   ├── apatb_fir.cpp
│   │   │   │   │   │   └── apatb_fir.h
│   │   │   │   │   └── testbench
│   │   │   │   │   ├── fir.c_pre.c
│   │   │   │   │   ├── fir.c_pre.c.line.c
│   │   │   │   │   ├── fir.c_pre.c.tb.c
│   │   │   │   │   ├── fir.c_pre.c.tb.c.line
│   │   │   │   │   ├── fir_test.c_pre.c
│   │   │   │   │   ├── fir_test.c_pre.c.line.c
│   │   │   │   │   ├── fir_test.c_pre.c.tb.c
│   │   │   │   │   ├── fir_test.c_pre.c.tb.c.line
│   │   │   │   │   ├── line.tmp
│   │   │   │   │   └── tb.status.tcl
│   │   │   │   ├── report
│   │   │   │   │   ├── fir_cosim.rpt
│   │   │   │   │   └── verilog
│   │   │   │   │   ├── fir.log
│   │   │   │   │   ├── lat.rpt
│   │   │   │   │   └── result.transaction.rpt
│   │   │   │   ├── tv
│   │   │   │   │   ├── cdatafile
│   │   │   │   │   │   ├── c.fir.autotvin_c.dat
│   │   │   │   │   │   ├── c.fir.autotvin_x.dat
│   │   │   │   │   │   ├── c.fir.autotvout_y.dat
│   │   │   │   │   │   └── ref.tcl
│   │   │   │   │   └── rtldatafile
│   │   │   │   │   └── rtl.fir.autotvout_y.dat
│   │   │   │   ├── verilog
│   │   │   │   │   ├── AESL_automem_c.v
│   │   │   │   │   ├── check_sim.tcl
│   │   │   │   │   ├── fir.autotb.v
│   │   │   │   │   ├── fir.performance.result.transaction.xml
│   │   │   │   │   ├── fir.prj
│   │   │   │   │   ├── fir.result.lat.rb
│   │   │   │   │   ├── fir_shift_reg_ram.dat
│   │   │   │   │   ├── fir_shift_reg.v
│   │   │   │   │   ├── fir.tcl
│   │   │   │   │   ├── fir.v
│   │   │   │   │   ├── run_sim.tcl
│   │   │   │   │   ├── run_xsim.bat
│   │   │   │   │   ├── sim.bat
│   │   │   │   │   ├── webtalk_250096.backup.jou
│   │   │   │   │   ├── webtalk_250096.backup.log
│   │   │   │   │   ├── webtalk.jou
│   │   │   │   │   ├── webtalk.log
│   │   │   │   │   ├── xelab.log
│   │   │   │   │   ├── xelab.pb
│   │   │   │   │   ├── xsim.dir
│   │   │   │   │   │   ├── fir
│   │   │   │   │   │   │   ├── Compile_Options.txt
│   │   │   │   │   │   │   ├── TempBreakPointFile.txt
│   │   │   │   │   │   │   ├── webtalk
│   │   │   │   │   │   │   │   ├── usage_statistics_ext_xsim.html
│   │   │   │   │   │   │   │   └── usage_statistics_ext_xsim.xml
│   │   │   │   │   │   │   ├── xsimcrash.log
│   │   │   │   │   │   │   ├── xsim.dbg
│   │   │   │   │   │   │   ├── xsimkernel.log
│   │   │   │   │   │   │   ├── xsimk.exe
│   │   │   │   │   │   │   ├── xsim.mem
│   │   │   │   │   │   │   ├── xsim.reloc
│   │   │   │   │   │   │   ├── xsim.rtti
│   │   │   │   │   │   │   ├── xsim_script.tcl
│   │   │   │   │   │   │   ├── xsimSettings.ini
│   │   │   │   │   │   │   ├── xsim.svtype
│   │   │   │   │   │   │   ├── xsim.type
│   │   │   │   │   │   │   └── xsim.xdbg
│   │   │   │   │   │   └── xil_defaultlib
│   │   │   │   │   │   ├── @a@e@s@l_automem_c.sdb
│   │   │   │   │   │   ├── apatb_fir_top.sdb
│   │   │   │   │   │   ├── fir.sdb
│   │   │   │   │   │   ├── fir_shift_reg_ram.sdb
│   │   │   │   │   │   ├── fir_shift_reg.sdb
│   │   │   │   │   │   └── xil_defaultlib.rlx
│   │   │   │   │   ├── xsim.jou
│   │   │   │   │   └── xsim.log
│   │   │   │   ├── wrapc
│   │   │   │   │   ├── AESL_pkg.h
│   │   │   │   │   ├── apatb_fir.cpp
│   │   │   │   │   ├── apatb_fir.h
│   │   │   │   │   ├── apcc_db
│   │   │   │   │   │   ├── apcc2.log
│   │   │   │   │   │   ├── apcc3.log
│   │   │   │   │   │   ├── apcc.log
│   │   │   │   │   │   ├── fir.c_pre.c.tb.bc
│   │   │   │   │   │   ├── fir.c_pre.c.tb.c
│   │   │   │   │   │   ├── fir.c_pre.c.tb.ld
│   │   │   │   │   │   ├── fir.c_pre.c.tb.ld.bc
│   │   │   │   │   │   ├── fir.c_pre.c.tb.opt.bc
│   │   │   │   │   │   ├── fir_test.c_pre.c.tb.bc
│   │   │   │   │   │   ├── fir_test.c_pre.c.tb.c
│   │   │   │   │   │   ├── fir_test.c_pre.c.tb.ld
│   │   │   │   │   │   ├── fir_test.c_pre.c.tb.ld.bc
│   │   │   │   │   │   ├── fir_test.c_pre.c.tb.opt.bc
│   │   │   │   │   │   └── log
│   │   │   │   │   ├── cosim.tv.exe
│   │   │   │   │   ├── cosim.tv.mk
│   │   │   │   │   ├── fir.c_pre.c.tb.c
│   │   │   │   │   ├── fir_test.c_pre.c.tb.c
│   │   │   │   │   ├── Makefile.rules
│   │   │   │   │   ├── obj
│   │   │   │   │   │   ├── apatb_fir.d
│   │   │   │   │   │   ├── apatb_fir.o
│   │   │   │   │   │   ├── fir.c_pre.c.tb.o
│   │   │   │   │   │   └── fir_test.c_pre.c.tb.o
│   │   │   │   │   ├── out.dat
│   │   │   │   │   ├── out.gold.dat
│   │   │   │   │   └── sc0.log
│   │   │   │   └── wrapc_pc
│   │   │   │   ├── AESL_pkg.h
│   │   │   │   ├── apatb_fir.cpp
│   │   │   │   ├── apatb_fir.h
│   │   │   │   ├── cosim.pc.exe
│   │   │   │   ├── cosim.pc.mk
│   │   │   │   ├── fir.c_pre.c.tb.c
│   │   │   │   ├── fir_test.c_pre.c.tb.c
│   │   │   │   ├── Makefile.rules
│   │   │   │   ├── out.dat
│   │   │   │   ├── out.gold.dat
│   │   │   │   └── run_xsim.log
│   │   │   ├── solution1.aps
│   │   │   ├── solution1.directive
│   │   │   ├── solution1.log
│   │   │   └── syn
│   │   │   ├── report
│   │   │   │   ├── fir_csynth.rpt
│   │   │   │   └── fir_csynth.xml
│   │   │   ├── systemc
│   │   │   │   ├── fir.cpp
│   │   │   │   ├── fir.h
│   │   │   │   └── fir_shift_reg.h
│   │   │   ├── verilog
│   │   │   │   ├── fir_shift_reg_ram.dat
│   │   │   │   ├── fir_shift_reg.v
│   │   │   │   └── fir.v
│   │   │   └── vhdl
│   │   │   ├── fir_shift_reg.vhd
│   │   │   └── fir.vhd
│   │   └── vivado_hls.app
│   ├── fir_test.c
│   ├── out.gold.dat
│   ├── run_hls.tcl
│   └── vivado_hls.log
└── RTL_Verification
├── lab1
│   ├── dds.c
│   ├── dds.dat
│   ├── dds_table.h
│   ├── duc.c
│   ├── duc.h
│   ├── duc_test.c
│   ├── golden
│   │   ├── duc_i.dat
│   │   └── duc_q.dat
│   ├── imf1.c
│   ├── imf1_coef.h
│   ├── imf2.c
│   ├── imf2_coef.h
│   ├── imf3.c
│   ├── imf3_coef.h
│   ├── mac.c
│   ├── mixer.c
│   ├── run_hls.tcl
│   ├── srrc.c
│   └── srrc_coef.h
└── lab2
├── dds.c
├── dds.dat
├── dds_table.h
├── duc.c
├── duc.h
├── duc_test.c
└── golden

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