经典8位RISC-CPU设计（附testbench）

【实例简介】
采用哈佛结构设计的简单8位RISC-CPU，包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码，亲测可用！
【实例截图】
【核心代码】
4744300845191861867.rar
└── risc8
├── alu.v
├── basic.rom
├── chart
│   ├── Thumbs.db
│   ├── 图13-11.bmp
│   ├── 图13-13.bmp
│   ├── 图13-15.bmp
│   ├── 图13-16.bmp
│   ├── 图13-17.bmp
│   ├── 图13-18.bmp
│   ├── 图13-20.bmp
│   ├── 图13-6.bmp
│   ├── 图13-7.bmp
│   ├── 图13-9.bmp
│   └── 表13-1.bmp
├── cpu_test.v
├── cpu.v
├── dram.v
├── exp.v
├── idec.v
├── pram.v
├── regs.v
├── risc8.cr.mti
├── risc8.mpf
├── risc8.vcd
├── sindata.hex
├── transcript
├── vsim.wlf
├── wave
│   ├── alu.bmp
│   ├── cpu-1.bmp
│   ├── cpu-2.bmp
│   ├── cpu_test.bmp
│   ├── exp.bmp
│   ├── idec.bmp
│   ├── pram.bmp
│   ├── regs.bmp
│   └── Thumbs.db
└── work
├── alu
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cpu
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cpu_test
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── exp
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── idec
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── _info
├── pram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── regs
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── risc8.vcd
└── test
├── _primary.dat
├── _primary.vhd
└── verilog.asm

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