实例介绍
【实例简介】
深入浅出玩转FPGA 光盘内容 源码 原理图 手册
【实例截图】
【核心代码】
4744300845153147036.rar
├── BJ-EPM240V2原理图.pdf
├── SF-EP1V2 FPGA开发板原理图.pdf
├── 光盘说明.txt
├── 基于EP1C3的进阶实验
│ ├── ex1
│ │ └── ledverilog
│ │ ├── db
│ │ │ ├── johnson.(0).cnf.cdb
│ │ │ ├── johnson.(0).cnf.hdb
│ │ │ ├── johnson.asm.qmsg
│ │ │ ├── johnson.cbx.xml
│ │ │ ├── johnson.cmp0.ddb
│ │ │ ├── johnson.cmp.cdb
│ │ │ ├── johnson.cmp.hdb
│ │ │ ├── johnson.cmp.kpt
│ │ │ ├── johnson.cmp.logdb
│ │ │ ├── johnson.cmp.rdb
│ │ │ ├── johnson.cmp.tdb
│ │ │ ├── johnson.db_info
│ │ │ ├── johnson.eco.cdb
│ │ │ ├── johnson.fit.qmsg
│ │ │ ├── johnson_global_asgn_op.abo
│ │ │ ├── johnson.hier_info
│ │ │ ├── johnson.hif
│ │ │ ├── johnson.lpc.html
│ │ │ ├── johnson.lpc.rdb
│ │ │ ├── johnson.lpc.txt
│ │ │ ├── johnson.map.cdb
│ │ │ ├── johnson.map.hdb
│ │ │ ├── johnson.map.logdb
│ │ │ ├── johnson.map.qmsg
│ │ │ ├── johnson.pre_map.cdb
│ │ │ ├── johnson.pre_map.hdb
│ │ │ ├── johnson.rtlv.hdb
│ │ │ ├── johnson.rtlv_sg.cdb
│ │ │ ├── johnson.rtlv_sg_swap.cdb
│ │ │ ├── johnson.sgdiff.cdb
│ │ │ ├── johnson.sgdiff.hdb
│ │ │ ├── johnson.sld_design_entry_dsc.sci
│ │ │ ├── johnson.sld_design_entry.sci
│ │ │ ├── johnson.syn_hier_info
│ │ │ ├── johnson.tan.qmsg
│ │ │ ├── johnson.tis_db_list.ddb
│ │ │ ├── prev_cmp_johnson.asm.qmsg
│ │ │ ├── prev_cmp_johnson.fit.qmsg
│ │ │ ├── prev_cmp_johnson.map.qmsg
│ │ │ ├── prev_cmp_johnson.qmsg
│ │ │ └── prev_cmp_johnson.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── johnson.root_partition.map.kpt
│ │ │ └── README
│ │ ├── johnson.asm.rpt
│ │ ├── johnson_assignment_defaults.qdf
│ │ ├── johnson.cdf
│ │ ├── johnson.done
│ │ ├── johnson.dpf
│ │ ├── johnson.fit.rpt
│ │ ├── johnson.fit.smsg
│ │ ├── johnson.fit.summary
│ │ ├── johnson.flow.rpt
│ │ ├── johnson.map.rpt
│ │ ├── johnson.map.summary
│ │ ├── johnson.pin
│ │ ├── johnson.pof
│ │ ├── johnson.qpf
│ │ ├── johnson.qsf
│ │ ├── johnson.qws
│ │ ├── johnson.sof
│ │ ├── johnson.tan.rpt
│ │ ├── johnson.tan.summary
│ │ ├── johnson.v
│ │ └── johnson.v.bak
│ ├── ex2
│ │ └── seg7_verilog
│ │ ├── db
│ │ │ ├── prev_cmp_seg7.asm.qmsg
│ │ │ ├── prev_cmp_seg7.eda.qmsg
│ │ │ ├── prev_cmp_seg7.fit.qmsg
│ │ │ ├── prev_cmp_seg7.map.qmsg
│ │ │ ├── prev_cmp_seg7.qmsg
│ │ │ ├── prev_cmp_seg7.sta.qmsg
│ │ │ ├── prev_cmp_seg7.tan.qmsg
│ │ │ ├── seg7.(0).cnf.cdb
│ │ │ ├── seg7.(0).cnf.hdb
│ │ │ ├── seg7.asm.qmsg
│ │ │ ├── seg7.cbx.xml
│ │ │ ├── seg7.cmp0.ddb
│ │ │ ├── seg7.cmp.bpm
│ │ │ ├── seg7.cmp.cdb
│ │ │ ├── seg7.cmp.ecobp
│ │ │ ├── seg7.cmp.hdb
│ │ │ ├── seg7.cmp.kpt
│ │ │ ├── seg7.cmp.logdb
│ │ │ ├── seg7.cmp_merge.kpt
│ │ │ ├── seg7.cmp.rdb
│ │ │ ├── seg7.db_info
│ │ │ ├── seg7.eco.cdb
│ │ │ ├── seg7.eda.qmsg
│ │ │ ├── seg7.fit.qmsg
│ │ │ ├── seg7_global_asgn_op.abo
│ │ │ ├── seg7.hier_info
│ │ │ ├── seg7.hif
│ │ │ ├── seg7.lpc.html
│ │ │ ├── seg7.lpc.rdb
│ │ │ ├── seg7.lpc.txt
│ │ │ ├── seg7.map_bb.cdb
│ │ │ ├── seg7.map_bb.hdb
│ │ │ ├── seg7.map_bb.logdb
│ │ │ ├── seg7.map.bpm
│ │ │ ├── seg7.map.cdb
│ │ │ ├── seg7.map.ecobp
│ │ │ ├── seg7.map.hdb
│ │ │ ├── seg7.map.kpt
│ │ │ ├── seg7.map.logdb
│ │ │ ├── seg7.map.qmsg
│ │ │ ├── seg7.pre_map.cdb
│ │ │ ├── seg7.pre_map.hdb
│ │ │ ├── seg7.rtlv.hdb
│ │ │ ├── seg7.rtlv_sg.cdb
│ │ │ ├── seg7.rtlv_sg_swap.cdb
│ │ │ ├── seg7.sgdiff.cdb
│ │ │ ├── seg7.sgdiff.hdb
│ │ │ ├── seg7.sld_design_entry_dsc.sci
│ │ │ ├── seg7.sld_design_entry.sci
│ │ │ ├── seg7.sta_cmp.8_slow.tdb
│ │ │ ├── seg7.sta.qmsg
│ │ │ ├── seg7.sta.rdb
│ │ │ ├── seg7.syn_hier_info
│ │ │ └── seg7.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── seg7.root_partition.cmp.atm
│ │ │ │ ├── seg7.root_partition.cmp.dfp
│ │ │ │ ├── seg7.root_partition.cmp.hdbx
│ │ │ │ ├── seg7.root_partition.cmp.kpt
│ │ │ │ ├── seg7.root_partition.cmp.logdb
│ │ │ │ ├── seg7.root_partition.cmp.rcf
│ │ │ │ ├── seg7.root_partition.map.atm
│ │ │ │ ├── seg7.root_partition.map.dpi
│ │ │ │ ├── seg7.root_partition.map.hdbx
│ │ │ │ └── seg7.root_partition.map.kpt
│ │ │ └── README
│ │ ├── seg7.asm.rpt
│ │ ├── seg7_assignment_defaults.qdf
│ │ ├── seg7.cdf
│ │ ├── seg7.done
│ │ ├── seg7.dpf
│ │ ├── seg7.eda.rpt
│ │ ├── seg7.fit.rpt
│ │ ├── seg7.fit.smsg
│ │ ├── seg7.fit.summary
│ │ ├── seg7.flow.rpt
│ │ ├── seg7.map.rpt
│ │ ├── seg7.map.summary
│ │ ├── seg7.pin
│ │ ├── seg7.pof
│ │ ├── seg7.qpf
│ │ ├── seg7.qsf
│ │ ├── seg7.qws
│ │ ├── seg7.sdc
│ │ ├── seg7.sof
│ │ ├── seg7.sta.rpt
│ │ ├── seg7.sta.summary
│ │ ├── seg7.tan.rpt
│ │ ├── seg7.tan.summary
│ │ ├── seg7.v
│ │ ├── seg7.v.bak
│ │ └── simulation
│ │ └── modelsim
│ │ ├── altera_mf.v
│ │ ├── cyclone
│ │ │ ├── a_graycounter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt3pram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altaccumulate
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altcam
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altclklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_bidir
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_in
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altdpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altdq_dqs
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altfp_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_accum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altparallel_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altpll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altqpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altserial_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsource_probe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsqrt
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsquare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altstratixii_oct
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsyncram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_and1
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_and16
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_asmiblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_asynch_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_asynch_lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_b17mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_b5mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_bmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_crcblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_dffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_dll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_lcell_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_mux41
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_nmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_ram_block
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_ram_pulse_generator
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_ram_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_routing_wire
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_low_latency
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_mixed_widths
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dummy_hub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _info
│ │ │ ├── jtag_tap_controller
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratix_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── parallel_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── pll_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── print_task
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── scfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── seg7
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── signal_gen
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_signaltap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_virtual_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sys_ctrl_task
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── tb_seg7
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── ttn_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_atoms.v
│ │ ├── print_task.v
│ │ ├── seg7_modelsim.xrf
│ │ ├── seg7.sft
│ │ ├── seg7.vo
│ │ ├── seg7_v.sdo
│ │ ├── sys_ctrl_task.v
│ │ ├── tb_seg7prj.cr.mti
│ │ ├── tb_seg7prj.mpf
│ │ ├── tb_seg7.v
│ │ └── tb_seg7.v.bak
│ ├── ex3
│ │ ├── ex7_Cyclone_PLL_Test1
│ │ │ ├── cyclone_PLL.asm.rpt
│ │ │ ├── cyclone_PLL_assignment_defaults.qdf
│ │ │ ├── cyclone_PLL_description.txt
│ │ │ ├── cyclone_PLL.done
│ │ │ ├── cyclone_PLL.dpf
│ │ │ ├── cyclone_PLL.eda.rpt
│ │ │ ├── cyclone_PLL.fit.rpt
│ │ │ ├── cyclone_PLL.fit.smsg
│ │ │ ├── cyclone_PLL.fit.summary
│ │ │ ├── cyclone_PLL.flow.rpt
│ │ │ ├── cyclone_PLL.map.rpt
│ │ │ ├── cyclone_PLL.map.summary
│ │ │ ├── cyclone_PLL.pin
│ │ │ ├── cyclone_PLL.pof
│ │ │ ├── cyclone_PLL.qpf
│ │ │ ├── cyclone_PLL.qsf
│ │ │ ├── cyclone_PLL.qws
│ │ │ ├── cyclone_PLL.sof
│ │ │ ├── cyclone_PLL.sta.rpt
│ │ │ ├── cyclone_PLL.sta.summary
│ │ │ ├── cyclone_PLL.tan.rpt
│ │ │ ├── cyclone_PLL.tan.summary
│ │ │ ├── cyclone_PLL_top.v
│ │ │ ├── cyclone_PLL_top.v.bak
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│ │ │ ├── db
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│ │ │ │ ├── cyclone_PLL.(1).cnf.cdb
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│ │ │ │ ├── cyclone_PLL.cmp0.ddb
│ │ │ │ ├── cyclone_PLL.cmp.bpm
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│ │ │ │ ├── cyclone_PLL.sta_cmp.8_slow.tdb
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│ │ │ │ └── README
│ │ │ ├── PLL_ctrl_bb.v
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│ │ │ └── tb_PLL.v.bak
│ │ └── ex8_cyclone_PLL_Test2
│ │ ├── cyclone_PLL.asm.rpt
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│ │ │ └── README
│ │ ├── PLL_BZ.GIF
│ │ ├── PLL_ctrl_bb.v
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│ │ ├── pll_no_delay.GIF
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│ │ └── tb_PLL.v.bak
│ ├── ex4
│ │ └── uartfifo
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│ │ │ └── README
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── uartfifo_modelsim.xrf
│ │ │ ├── uartfifo.sft
│ │ │ ├── uartfifo.vo
│ │ │ └── uartfifo_v.sdo
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│ │ ├── uartfifo.v.bak
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│ ├── ex5
│ │ └── vgachar
│ │ ├── db
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│ │ │ ├── vga256.cmp0.ddb
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│ │ │ ├── vga256.map_bb.cdb
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│ │ │ └── README
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│ │ ├── vga256.fit.rpt
│ │ ├── vga256.fit.smsg
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│ │ ├── vga256.tan.rpt
│ │ ├── vga256.tan.summary
│ │ ├── vga256.v.bak
│ │ ├── vga256.vPreview
│ │ ├── vga_char.v
│ │ └── vga_char.v.bak
│ ├── ex6
│ │ └── ex11_m4kvgachar
│ │ ├── db
│ │ │ ├── altsyncram_1051.tdf
│ │ │ ├── prev_cmp_vga256.asm.qmsg
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│ │ │ ├── prev_cmp_vga256.qmsg
│ │ │ ├── prev_cmp_vga256.tan.qmsg
│ │ │ ├── vga256.(0).cnf.cdb
│ │ │ ├── vga256.(0).cnf.hdb
│ │ │ ├── vga256.(1).cnf.cdb
│ │ │ ├── vga256.(1).cnf.hdb
│ │ │ ├── vga256.(2).cnf.cdb
│ │ │ ├── vga256.(2).cnf.hdb
│ │ │ ├── vga256.(3).cnf.cdb
│ │ │ ├── vga256.(3).cnf.hdb
│ │ │ ├── vga256.asm.qmsg
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│ │ │ ├── vga256.cmp0.ddb
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│ │ │ ├── vga256.cmp.hdb
│ │ │ ├── vga256.cmp.kpt
│ │ │ ├── vga256.cmp.logdb
│ │ │ ├── vga256.cmp_merge.kpt
│ │ │ ├── vga256.cmp.rdb
│ │ │ ├── vga256.cmp.tdb
│ │ │ ├── vga256.db_info
│ │ │ ├── vga256.eco.cdb
│ │ │ ├── vga256.eda.qmsg
│ │ │ ├── vga256.fit.qmsg
│ │ │ ├── vga256_global_asgn_op.abo
│ │ │ ├── vga256.hier_info
│ │ │ ├── vga256.hif
│ │ │ ├── vga256.lpc.html
│ │ │ ├── vga256.lpc.rdb
│ │ │ ├── vga256.lpc.txt
│ │ │ ├── vga256.map_bb.cdb
│ │ │ ├── vga256.map_bb.hdb
│ │ │ ├── vga256.map_bb.logdb
│ │ │ ├── vga256.map.bpm
│ │ │ ├── vga256.map.cdb
│ │ │ ├── vga256.map.ecobp
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│ │ │ ├── vga256.map.qmsg
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│ │ │ ├── vga256.pre_map.hdb
│ │ │ ├── vga256.rtlv.hdb
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│ │ │ ├── vga256.sld_design_entry.sci
│ │ │ ├── vga256.syn_hier_info
│ │ │ ├── vga256.tan.qmsg
│ │ │ └── vga256.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── vga256.root_partition.cmp.atm
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│ │ │ └── README
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── arm_n_cntr
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── cda_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cyclone_jtag
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cyclone_latch
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux41
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_nmux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cyclone_pll_reg
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_block
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── cyclone_ram_pulse_generator
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_routing_wire
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── dcfifo_fefifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── dcfifo_sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dffp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dummy_hub
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── _info
│ │ │ │ ├── jtag_tap_controller
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── mem_cof
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratix_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── parallel_add
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── pll_iobuf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── scfifo
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── signal_gen
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_signaltap
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_virtual_jtag
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── tb_m4kram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ └── ttn_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_atoms.v
│ │ │ ├── mem_cof_modelsim.xrf
│ │ │ ├── mem_cof.sft
│ │ │ ├── mem_cof.vo
│ │ │ ├── mem_cof.vo.bak
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│ │ │ ├── sim_prj.mpf
│ │ │ ├── tb_m4kram.v
│ │ │ ├── tb_m4kram.v.bak
│ │ │ └── vsim.wlf
│ │ ├── sys_ram_bb.v
│ │ ├── sys_ram.qip
│ │ ├── sys_ram.v
│ │ ├── sys_ram_wave0.jpg
│ │ ├── sys_ram_wave1.jpg
│ │ ├── sys_ram_waveforms.html
│ │ └── UNUSED
│ ├── ex8
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│ │ │ ├── mem_cof.sld_design_entry.sci
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│ │ │ └── shift_taps_nsr.tdf
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── mem_cof.root_partition.cmp.atm
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│ │ │ │ ├── mem_cof.root_partition.map.dpi
│ │ │ │ ├── mem_cof.root_partition.map.hdbx
│ │ │ │ └── mem_cof.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mem_cof.asm.rpt
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│ │ ├── mem_cof.eda.rpt
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│ │ ├── mem_cof.fit.smsg
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│ │ ├── mem_cof.map.rpt
│ │ ├── mem_cof.map.summary
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│ │ ├── mem_cof.qsf
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│ │ ├── shift_ram.v
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│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── altera_mf.v
│ │ │ ├── cyclone
│ │ │ │ ├── a_graycounter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── alt3pram
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altaccumulate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── altddio_bidir
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_in
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altdpram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altdq_dqs
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altfp_mult
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altlvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── altmult_accum
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altparallel_flash_loader
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altserial_flash_loader
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── altstratixii_oct
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsyncram
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_m_cntr
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_n_cntr
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── arm_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── cda_n_cntr
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cda_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_and1
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cyclone_and16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asmiblock
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asynch_io
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── cyclone_asynch_lcell
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_b17mux21
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cyclone_b5mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_bmux21
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_crcblock
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cyclone_io
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_jtag
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_latch
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux41
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_nmux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_block
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_pulse_generator
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_routing_wire
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_async
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_dffpipe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_fefifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_low_latency
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_mixed_widths
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dffp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dummy_hub
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── _info
│ │ │ │ ├── jtag_tap_controller
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── mem_cof
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratix_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── parallel_add
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── pll_iobuf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── scfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── signal_gen
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_signaltap
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_virtual_jtag
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_n_cntr
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── stx_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── tb_m4kram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ └── ttn_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_atoms.v
│ │ │ ├── mem_cof_modelsim.xrf
│ │ │ ├── mem_cof.sft
│ │ │ ├── mem_cof.vo
│ │ │ ├── mem_cof_v.sdo
│ │ │ ├── sim_pjf_shift.cr.mti
│ │ │ ├── sim_pjf_shift.mpf
│ │ │ ├── tb_m4kram.v
│ │ │ ├── tb_m4kram.v.bak
│ │ │ └── vsim.wlf
│ │ ├── sys_ram.qip
│ │ └── UNUSED
│ └── ex9
│ ├── reference_verilog
│ │ ├── README.v
│ │ └── SDRSD50_071010.v
│ └── sdram_mdl
│ ├── datagene.v
│ ├── datagene.v.bak
│ ├── db
│ │ ├── add_sub_918.tdf
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│ │ ├── a_fefifo_htc.tdf
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│ │ ├── alt_sync_fifo_0oi.tdf
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│ │ ├── prev_cmp_sdr_test.asm.qmsg
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│ │ ├── prev_cmp_sdr_test.qmsg
│ │ ├── prev_cmp_sdr_test.sta.qmsg
│ │ ├── sdr_test.(0).cnf.cdb
│ │ ├── sdr_test.(0).cnf.hdb
│ │ ├── sdr_test.(10).cnf.cdb
│ │ ├── sdr_test.(10).cnf.hdb
│ │ ├── sdr_test.(11).cnf.cdb
│ │ ├── sdr_test.(11).cnf.hdb
│ │ ├── sdr_test.(12).cnf.cdb
│ │ ├── sdr_test.(12).cnf.hdb
│ │ ├── sdr_test.(13).cnf.cdb
│ │ ├── sdr_test.(13).cnf.hdb
│ │ ├── sdr_test.(14).cnf.cdb
│ │ ├── sdr_test.(14).cnf.hdb
│ │ ├── sdr_test.(15).cnf.cdb
│ │ ├── sdr_test.(15).cnf.hdb
│ │ ├── sdr_test.(16).cnf.cdb
│ │ ├── sdr_test.(16).cnf.hdb
│ │ ├── sdr_test.(17).cnf.cdb
│ │ ├── sdr_test.(17).cnf.hdb
│ │ ├── sdr_test.(18).cnf.cdb
│ │ ├── sdr_test.(18).cnf.hdb
│ │ ├── sdr_test.(19).cnf.cdb
│ │ ├── sdr_test.(19).cnf.hdb
│ │ ├── sdr_test.(1).cnf.cdb
│ │ ├── sdr_test.(1).cnf.hdb
│ │ ├── sdr_test.(20).cnf.cdb
│ │ ├── sdr_test.(20).cnf.hdb
│ │ ├── sdr_test.(21).cnf.cdb
│ │ ├── sdr_test.(21).cnf.hdb
│ │ ├── sdr_test.(22).cnf.cdb
│ │ ├── sdr_test.(22).cnf.hdb
│ │ ├── sdr_test.(2).cnf.cdb
│ │ ├── sdr_test.(2).cnf.hdb
│ │ ├── sdr_test.(3).cnf.cdb
│ │ ├── sdr_test.(3).cnf.hdb
│ │ ├── sdr_test.(4).cnf.cdb
│ │ ├── sdr_test.(4).cnf.hdb
│ │ ├── sdr_test.(5).cnf.cdb
│ │ ├── sdr_test.(5).cnf.hdb
│ │ ├── sdr_test.(6).cnf.cdb
│ │ ├── sdr_test.(6).cnf.hdb
│ │ ├── sdr_test.(7).cnf.cdb
│ │ ├── sdr_test.(7).cnf.hdb
│ │ ├── sdr_test.(8).cnf.cdb
│ │ ├── sdr_test.(8).cnf.hdb
│ │ ├── sdr_test.(9).cnf.cdb
│ │ ├── sdr_test.(9).cnf.hdb
│ │ ├── sdr_test.asm.qmsg
│ │ ├── sdr_test.cbx.xml
│ │ ├── sdr_test.cmp0.ddb
│ │ ├── sdr_test.cmp.bpm
│ │ ├── sdr_test.cmp.cdb
│ │ ├── sdr_test.cmp.ecobp
│ │ ├── sdr_test.cmp.hdb
│ │ ├── sdr_test.cmp.kpt
│ │ ├── sdr_test.cmp.logdb
│ │ ├── sdr_test.cmp_merge.kpt
│ │ ├── sdr_test.cmp.rdb
│ │ ├── sdr_test.db_info
│ │ ├── sdr_test.eco.cdb
│ │ ├── sdr_test.eda.qmsg
│ │ ├── sdr_test.fit.qmsg
│ │ ├── sdr_test_global_asgn_op.abo
│ │ ├── sdr_test.hier_info
│ │ ├── sdr_test.hif
│ │ ├── sdr_test.lpc.html
│ │ ├── sdr_test.lpc.rdb
│ │ ├── sdr_test.lpc.txt
│ │ ├── sdr_test.map_bb.cdb
│ │ ├── sdr_test.map_bb.hdb
│ │ ├── sdr_test.map_bb.logdb
│ │ ├── sdr_test.map.bpm
│ │ ├── sdr_test.map.cdb
│ │ ├── sdr_test.map.ecobp
│ │ ├── sdr_test.map.hdb
│ │ ├── sdr_test.map.kpt
│ │ ├── sdr_test.map.logdb
│ │ ├── sdr_test.map.qmsg
│ │ ├── sdr_test.pre_map.cdb
│ │ ├── sdr_test.pre_map.hdb
│ │ ├── sdr_test.rpp.qmsg
│ │ ├── sdr_test.rtlv.hdb
│ │ ├── sdr_test.rtlv_sg.cdb
│ │ ├── sdr_test.rtlv_sg_swap.cdb
│ │ ├── sdr_test.sgate.rvd
│ │ ├── sdr_test.sgate_sm.rvd
│ │ ├── sdr_test.sgdiff.cdb
│ │ ├── sdr_test.sgdiff.hdb
│ │ ├── sdr_test.sld_design_entry_dsc.sci
│ │ ├── sdr_test.sld_design_entry.sci
│ │ ├── sdr_test.smp_dump.txt
│ │ ├── sdr_test.sta_cmp.8_slow.tdb
│ │ ├── sdr_test.sta.qmsg
│ │ ├── sdr_test.sta.rdb
│ │ ├── sdr_test.syn_hier_info
│ │ └── sdr_test.tis_db_list.ddb
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── sdr_test.root_partition.cmp.atm
│ │ │ ├── sdr_test.root_partition.cmp.dfp
│ │ │ ├── sdr_test.root_partition.cmp.hdbx
│ │ │ ├── sdr_test.root_partition.cmp.kpt
│ │ │ ├── sdr_test.root_partition.cmp.logdb
│ │ │ ├── sdr_test.root_partition.cmp.rcf
│ │ │ ├── sdr_test.root_partition.map.atm
│ │ │ ├── sdr_test.root_partition.map.dpi
│ │ │ ├── sdr_test.root_partition.map.hdbx
│ │ │ ├── sdr_test.root_partition.map.kpt
│ │ │ └── sdr_test.root_partition.merge_hb.atm
│ │ └── README
│ ├── init_state_r.jpg
│ ├── PLL_ctrl_bb.v
│ ├── PLL_ctrl.bsf
│ ├── PLL_ctrl_inst.v
│ ├── PLL_ctrl.ppf
│ ├── PLL_ctrl.qip
│ ├── PLL_ctrl.v
│ ├── PLL_ctrl_wave0.jpg
│ ├── PLL_ctrl_waveforms.html
│ ├── rdfifo_bb.v
│ ├── rdfifo.bsf
│ ├── rdfifo_inst.v
│ ├── rdfifo.qip
│ ├── rdfifo.v
│ ├── rdfifo_wave0.jpg
│ ├── rdfifo_waveforms.html
│ ├── sdfifo_ctrl_uut_sdffifoctrl.jpg
│ ├── sdfifo_ctrl.v
│ ├── sdfifo_ctrl.v.bak
│ ├── sdram_cmd.v
│ ├── sdram_cmd.v.bak
│ ├── sdram_ctrl.v
│ ├── sdram_ctrl.v.bak
│ ├── sdram_top_uut_sdramtop.jpg
│ ├── sdram_top.v
│ ├── sdram_top.v.bak
│ ├── sdram_wr_data.v
│ ├── sdram_wr_data.v.bak
│ ├── sdr_para.v
│ ├── sdr_para.v.bak
│ ├── sdr_test.asm.rpt
│ ├── sdr_test_assignment_defaults.qdf
│ ├── sdr_test.cdf
│ ├── sdr_test.done
│ ├── sdr_test.dpf
│ ├── sdr_test.eda.rpt
│ ├── sdr_test.fit.rpt
│ ├── sdr_test.fit.smsg
│ ├── sdr_test.fit.summary
│ ├── sdr_test.flow.rpt
│ ├── sdr_test.jpg
│ ├── sdr_test.map.rpt
│ ├── sdr_test.map.summary
│ ├── sdr_test.pin
│ ├── sdr_test.pof
│ ├── sdr_test.qpf
│ ├── sdr_test.qsf
│ ├── sdr_test.qws
│ ├── sdr_test.rar
│ ├── sdr_test.sdc
│ ├── sdr_test.sdc.bak
│ ├── sdr_test.sof
│ ├── sdr_test.sta.rpt
│ ├── sdr_test.sta.summary
│ ├── sdr_test.v
│ ├── sdr_test.v.bak
│ ├── simulation
│ │ └── modelsim
│ │ ├── altera_mf.v
│ │ ├── cyclone_atoms.v
│ │ ├── print_task.v
│ │ ├── sdram_test.cr.mti
│ │ ├── sdram_test.mpf
│ │ ├── SDRSD50_071010.v
│ │ ├── SDRSD50_071010.v.bak
│ │ ├── sdr_test_modelsim.xrf
│ │ ├── sdr_test.sft
│ │ ├── sdr_test.vo
│ │ ├── sdr_test_v.sdo
│ │ ├── sys_ctrl_task.v
│ │ ├── tb_sdrtest.rar
│ │ ├── tb_sdrtest.v
│ │ ├── tb_sdrtest.v.bak
│ │ ├── transcript
│ │ └── write_232rx_file.txt
│ ├── sys_ctrl.v
│ ├── sys_ctrl.v.bak
│ ├── uart_ctrl.v
│ ├── uart_speed_select.v
│ ├── uart_tx.v
│ ├── work_state_r.jpg
│ ├── wrfifo_bb.v
│ ├── wrfifo.bsf
│ ├── wrfifo_inst.v
│ ├── wrfifo.qip
│ ├── wrfifo.v
│ ├── wrfifo_wave0.jpg
│ ├── wrfifo_waveforms.html
│ └── 时序分析.txt
├── 基于EPM240的入门实验
│ ├── EX1
│ │ └── clkdivverilog
│ │ ├── clkdiv.asm.rpt
│ │ ├── clkdiv_assignment_defaults.qdf
│ │ ├── clkdiv.cdf
│ │ ├── clkdiv.done
│ │ ├── clkdiv.dpf
│ │ ├── clkdiv.fit.rpt
│ │ ├── clkdiv.fit.smsg
│ │ ├── clkdiv.fit.summary
│ │ ├── clkdiv.flow.rpt
│ │ ├── clkdiv.map.rpt
│ │ ├── clkdiv.map.summary
│ │ ├── clkdiv.pin
│ │ ├── clkdiv.pof
│ │ ├── clkdiv.qpf
│ │ ├── clkdiv.qsf
│ │ ├── clkdiv.qws
│ │ ├── clkdiv.tan.rpt
│ │ ├── clkdiv.tan.summary
│ │ ├── clkdiv.v
│ │ ├── clkdiv.v.bak
│ │ ├── db
│ │ │ ├── clkdiv.(0).cnf.cdb
│ │ │ ├── clkdiv.(0).cnf.hdb
│ │ │ ├── clkdiv.asm_labs.ddb
│ │ │ ├── clkdiv.asm.qmsg
│ │ │ ├── clkdiv.cbx.xml
│ │ │ ├── clkdiv.cmp0.ddb
│ │ │ ├── clkdiv.cmp.cdb
│ │ │ ├── clkdiv.cmp.hdb
│ │ │ ├── clkdiv.cmp.kpt
│ │ │ ├── clkdiv.cmp.logdb
│ │ │ ├── clkdiv.cmp.rdb
│ │ │ ├── clkdiv.cmp.tdb
│ │ │ ├── clkdiv.db_info
│ │ │ ├── clkdiv.eco.cdb
│ │ │ ├── clkdiv.fit.qmsg
│ │ │ ├── clkdiv_global_asgn_op.abo
│ │ │ ├── clkdiv.hier_info
│ │ │ ├── clkdiv.hif
│ │ │ ├── clkdiv.lpc.html
│ │ │ ├── clkdiv.lpc.rdb
│ │ │ ├── clkdiv.lpc.txt
│ │ │ ├── clkdiv.map.cdb
│ │ │ ├── clkdiv.map.hdb
│ │ │ ├── clkdiv.map.logdb
│ │ │ ├── clkdiv.map.qmsg
│ │ │ ├── clkdiv.pre_map.cdb
│ │ │ ├── clkdiv.pre_map.hdb
│ │ │ ├── clkdiv.rtlv.hdb
│ │ │ ├── clkdiv.rtlv_sg.cdb
│ │ │ ├── clkdiv.rtlv_sg_swap.cdb
│ │ │ ├── clkdiv.sgdiff.cdb
│ │ │ ├── clkdiv.sgdiff.hdb
│ │ │ ├── clkdiv.sld_design_entry_dsc.sci
│ │ │ ├── clkdiv.sld_design_entry.sci
│ │ │ ├── clkdiv.syn_hier_info
│ │ │ ├── clkdiv.tan.qmsg
│ │ │ ├── clkdiv.tis_db_list.ddb
│ │ │ ├── prev_cmp_clkdiv.asm.qmsg
│ │ │ ├── prev_cmp_clkdiv.fit.qmsg
│ │ │ ├── prev_cmp_clkdiv.map.qmsg
│ │ │ ├── prev_cmp_clkdiv.qmsg
│ │ │ └── prev_cmp_clkdiv.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── clkdiv.root_partition.map.kpt
│ │ │ └── README
│ │ └── sopc_builder_debug_log.txt
│ ├── EX10
│ │ └── verilogsram
│ │ ├── db
│ │ │ ├── prev_cmp_sram_test.asm.qmsg
│ │ │ ├── prev_cmp_sram_test.eda.qmsg
│ │ │ ├── prev_cmp_sram_test.fit.qmsg
│ │ │ ├── prev_cmp_sram_test.map.qmsg
│ │ │ ├── prev_cmp_sram_test.qmsg
│ │ │ ├── prev_cmp_sram_test.tan.qmsg
│ │ │ ├── sram_test.db_info
│ │ │ ├── sram_test.eco.cdb
│ │ │ └── sram_test.sld_design_entry.sci
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── sram_test.root_partition.map.kpt
│ │ │ └── README
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── maxii_atoms.v
│ │ │ ├── sram_test_modelsim.xrf
│ │ │ ├── sram_test.sft
│ │ │ ├── sram_test.vo
│ │ │ ├── sram_test_v.sdo
│ │ │ ├── tb_sramtest.v
│ │ │ └── tb_sramtest.v.bak
│ │ ├── sram_test.asm.rpt
│ │ ├── sram_test_assignment_defaults.qdf
│ │ ├── sram_test.cdf
│ │ ├── sram_test.done
│ │ ├── sram_test.dpf
│ │ ├── sram_test.eda.rpt
│ │ ├── sram_test.fit.rpt
│ │ ├── sram_test.fit.smsg
│ │ ├── sram_test.fit.summary
│ │ ├── sram_test.flow.rpt
│ │ ├── sram_test.map.rpt
│ │ ├── sram_test.map.summary
│ │ ├── sram_test.pin
│ │ ├── sram_test.pof
│ │ ├── sram_test.qpf
│ │ ├── sram_test.qsf
│ │ ├── sram_test.qws
│ │ ├── sram_test.tan.rpt
│ │ ├── sram_test.tan.summary
│ │ ├── sram_test.v
│ │ └── sram_test.v.bak
│ ├── EX11
│ │ └── myosctest
│ │ ├── db
│ │ │ ├── myosctest.(0).cnf.cdb
│ │ │ ├── myosctest.(0).cnf.hdb
│ │ │ ├── myosctest.(1).cnf.cdb
│ │ │ ├── myosctest.(1).cnf.hdb
│ │ │ ├── myosctest.(2).cnf.cdb
│ │ │ ├── myosctest.(2).cnf.hdb
│ │ │ ├── myosctest.asm_labs.ddb
│ │ │ ├── myosctest.asm.qmsg
│ │ │ ├── myosctest.cbx.xml
│ │ │ ├── myosctest.cmp0.ddb
│ │ │ ├── myosctest.cmp.cdb
│ │ │ ├── myosctest.cmp.hdb
│ │ │ ├── myosctest.cmp.kpt
│ │ │ ├── myosctest.cmp.logdb
│ │ │ ├── myosctest.cmp.rdb
│ │ │ ├── myosctest.cmp.tdb
│ │ │ ├── myosctest.db_info
│ │ │ ├── myosctest.eco.cdb
│ │ │ ├── myosctest.eda.qmsg
│ │ │ ├── myosctest.fit.qmsg
│ │ │ ├── myosctest_global_asgn_op.abo
│ │ │ ├── myosctest.hier_info
│ │ │ ├── myosctest.hif
│ │ │ ├── myosctest.lpc.html
│ │ │ ├── myosctest.lpc.rdb
│ │ │ ├── myosctest.lpc.txt
│ │ │ ├── myosctest.map.cdb
│ │ │ ├── myosctest.map.hdb
│ │ │ ├── myosctest.map.logdb
│ │ │ ├── myosctest.map.qmsg
│ │ │ ├── myosctest.pre_map.cdb
│ │ │ ├── myosctest.pre_map.hdb
│ │ │ ├── myosctest.rtlv.hdb
│ │ │ ├── myosctest.rtlv_sg.cdb
│ │ │ ├── myosctest.rtlv_sg_swap.cdb
│ │ │ ├── myosctest.sgdiff.cdb
│ │ │ ├── myosctest.sgdiff.hdb
│ │ │ ├── myosctest.sld_design_entry_dsc.sci
│ │ │ ├── myosctest.sld_design_entry.sci
│ │ │ ├── myosctest.syn_hier_info
│ │ │ ├── myosctest.tan.qmsg
│ │ │ ├── myosctest.tis_db_list.ddb
│ │ │ ├── prev_cmp_myosctest.asm.qmsg
│ │ │ ├── prev_cmp_myosctest.eda.qmsg
│ │ │ ├── prev_cmp_myosctest.fit.qmsg
│ │ │ ├── prev_cmp_myosctest.map.qmsg
│ │ │ ├── prev_cmp_myosctest.qmsg
│ │ │ ├── prev_cmp_myosctest.tan.qmsg
│ │ │ └── wed.wsf
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── myosctest.root_partition.map.kpt
│ │ │ └── README
│ │ ├── internal_osc_bb.v
│ │ ├── internal_osc.bsf
│ │ ├── internal_osc_inst.v
│ │ ├── internal_osc.qip
│ │ ├── internal_osc.v
│ │ ├── myosctest.asm.rpt
│ │ ├── myosctest_assignment_defaults.qdf
│ │ ├── myosctest.done
│ │ ├── myosctest.eda.rpt
│ │ ├── myosctest.fit.rpt
│ │ ├── myosctest.fit.smsg
│ │ ├── myosctest.fit.summary
│ │ ├── myosctest.flow.rpt
│ │ ├── myosctest.map.rpt
│ │ ├── myosctest.map.summary
│ │ ├── myosctest.pin
│ │ ├── myosctest.pof
│ │ ├── myosctest.qpf
│ │ ├── myosctest.qsf
│ │ ├── myosctest.qws
│ │ ├── myosctest.tan.rpt
│ │ ├── myosctest.v
│ │ ├── myosctest.v.bak
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── myosctest_modelsim.xrf
│ │ │ ├── myosctest.sft
│ │ │ ├── myosctest.vo
│ │ │ ├── myosctest_v.sdo
│ │ │ └── tb_myosctest.v
│ │ ├── tb_myosctest.v.bak
│ │ └── vwf_myosctest.vwf
│ ├── EX12
│ │ └── UFTtest
│ │ ├── db
│ │ │ ├── cmpr_2vb.tdf
│ │ │ ├── cntr_dsj.tdf
│ │ │ ├── prev_cmp_ufmtest.asm.qmsg
│ │ │ ├── prev_cmp_ufmtest.eda.qmsg
│ │ │ ├── prev_cmp_ufmtest.fit.qmsg
│ │ │ ├── prev_cmp_ufmtest.map.qmsg
│ │ │ ├── prev_cmp_ufmtest.qmsg
│ │ │ ├── prev_cmp_ufmtest.tan.qmsg
│ │ │ ├── ufmtest.db_info
│ │ │ ├── ufmtest.eco.cdb
│ │ │ └── ufmtest.sld_design_entry.sci
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── ufmtest.root_partition.map.kpt
│ │ │ └── README
│ │ ├── para_ufm_bb.v
│ │ ├── para_ufm.bsf
│ │ ├── para_ufm_inst.v
│ │ ├── para_ufm.qip
│ │ ├── para_ufm.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── maxii_atoms.v
│ │ │ ├── tb_ufmtest.v
│ │ │ ├── tb_ufmtest.v.bak
│ │ │ ├── ufmtest_modelsim.xrf
│ │ │ ├── ufmtest.sft
│ │ │ ├── ufmtest.vo
│ │ │ └── ufmtest_v.sdo
│ │ ├── ufmtest.asm.rpt
│ │ ├── ufmtest_assignment_defaults.qdf
│ │ ├── ufmtest.done
│ │ ├── ufmtest.dpf
│ │ ├── ufmtest.eda.rpt
│ │ ├── ufmtest.fit.rpt
│ │ ├── ufmtest.fit.smsg
│ │ ├── ufmtest.fit.summary
│ │ ├── ufmtest.flow.rpt
│ │ ├── ufmtest.map.rpt
│ │ ├── ufmtest.map.smsg
│ │ ├── ufmtest.map.summary
│ │ ├── ufmtest.pin
│ │ ├── ufmtest.pof
│ │ ├── ufmtest.qpf
│ │ ├── ufmtest.qsf
│ │ ├── ufmtest.qws
│ │ ├── ufmtest.tan.rpt
│ │ ├── ufmtest.tan.summary
│ │ ├── ufmtest.v
│ │ └── ufmtest.v.bak
│ ├── EX13
│ │ └── modelsim_test
│ │ ├── db
│ │ │ ├── modelsim_test.db_info
│ │ │ ├── modelsim_test.eco.cdb
│ │ │ └── modelsim_test.sld_design_entry.sci
│ │ ├── modelsim_test.asm.rpt
│ │ ├── modelsim_test_assignment_defaults.qdf
│ │ ├── modelsim_test.done
│ │ ├── modelsim_test.eda.rpt
│ │ ├── modelsim_test.fit.rpt
│ │ ├── modelsim_test.fit.smsg
│ │ ├── modelsim_test.fit.summary
│ │ ├── modelsim_test.flow.rpt
│ │ ├── modelsim_test.map.rpt
│ │ ├── modelsim_test.map.summary
│ │ ├── modelsim_test.pin
│ │ ├── modelsim_test.qpf
│ │ ├── modelsim_test.qsf
│ │ ├── modelsim_test.qws
│ │ ├── modelsim_test.tan.rpt
│ │ ├── modelsim_test.tan.summary
│ │ ├── modelsim_test.v
│ │ ├── modelsim_test.v.bak
│ │ └── simulation
│ │ └── modelsim
│ │ ├── maxii_atoms.v
│ │ ├── modelsim_test_modelsim.xrf
│ │ ├── modelsim_test.vo
│ │ ├── modelsim_test_v.sdo
│ │ ├── vtf_test.v
│ │ └── vtf_test.v.bak
│ ├── EX2
│ │ └── keyscanverilog
│ │ ├── db
│ │ │ ├── prev_cmp_sw_debounce.asm.qmsg
│ │ │ ├── prev_cmp_sw_debounce.fit.qmsg
│ │ │ ├── prev_cmp_sw_debounce.map.qmsg
│ │ │ ├── prev_cmp_sw_debounce.qmsg
│ │ │ ├── prev_cmp_sw_debounce.tan.qmsg
│ │ │ ├── sw_debounce.(0).cnf.cdb
│ │ │ ├── sw_debounce.(0).cnf.hdb
│ │ │ ├── sw_debounce.asm_labs.ddb
│ │ │ ├── sw_debounce.asm.qmsg
│ │ │ ├── sw_debounce.cbx.xml
│ │ │ ├── sw_debounce.cmp0.ddb
│ │ │ ├── sw_debounce.cmp.cdb
│ │ │ ├── sw_debounce.cmp.hdb
│ │ │ ├── sw_debounce.cmp.kpt
│ │ │ ├── sw_debounce.cmp.logdb
│ │ │ ├── sw_debounce.cmp.rdb
│ │ │ ├── sw_debounce.cmp.tdb
│ │ │ ├── sw_debounce.db_info
│ │ │ ├── sw_debounce.eco.cdb
│ │ │ ├── sw_debounce.fit.qmsg
│ │ │ ├── sw_debounce_global_asgn_op.abo
│ │ │ ├── sw_debounce.hier_info
│ │ │ ├── sw_debounce.hif
│ │ │ ├── sw_debounce.lpc.html
│ │ │ ├── sw_debounce.lpc.rdb
│ │ │ ├── sw_debounce.lpc.txt
│ │ │ ├── sw_debounce.map.cdb
│ │ │ ├── sw_debounce.map.hdb
│ │ │ ├── sw_debounce.map.logdb
│ │ │ ├── sw_debounce.map.qmsg
│ │ │ ├── sw_debounce.pre_map.cdb
│ │ │ ├── sw_debounce.pre_map.hdb
│ │ │ ├── sw_debounce.rtlv.hdb
│ │ │ ├── sw_debounce.rtlv_sg.cdb
│ │ │ ├── sw_debounce.rtlv_sg_swap.cdb
│ │ │ ├── sw_debounce.sgdiff.cdb
│ │ │ ├── sw_debounce.sgdiff.hdb
│ │ │ ├── sw_debounce.sld_design_entry_dsc.sci
│ │ │ ├── sw_debounce.sld_design_entry.sci
│ │ │ ├── sw_debounce.syn_hier_info
│ │ │ ├── sw_debounce.tan.qmsg
│ │ │ └── sw_debounce.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── sw_debounce.root_partition.map.kpt
│ │ │ └── README
│ │ ├── sw_debounce.asm.rpt
│ │ ├── sw_debounce_assignment_defaults.qdf
│ │ ├── sw_debounce.cdf
│ │ ├── sw_debounce.done
│ │ ├── sw_debounce.dpf
│ │ ├── sw_debounce.fit.rpt
│ │ ├── sw_debounce.fit.smsg
│ │ ├── sw_debounce.fit.summary
│ │ ├── sw_debounce.flow.rpt
│ │ ├── sw_debounce.map.rpt
│ │ ├── sw_debounce.map.summary
│ │ ├── sw_debounce.pin
│ │ ├── sw_debounce.pof
│ │ ├── sw_debounce.qpf
│ │ ├── sw_debounce.qsf
│ │ ├── sw_debounce.qws
│ │ ├── sw_debounce.tan.rpt
│ │ ├── sw_debounce.tan.summary
│ │ ├── sw_debounce.v
│ │ ├── sw_debounce.v.bak
│ │ └── transcript
│ ├── EX3
│ │ └── johnsonverilog
│ │ ├── db
│ │ │ ├── johnson.db_info
│ │ │ ├── johnson.eco.cdb
│ │ │ ├── johnson.sld_design_entry.sci
│ │ │ ├── prev_cmp_johnson.asm.qmsg
│ │ │ ├── prev_cmp_johnson.fit.qmsg
│ │ │ ├── prev_cmp_johnson.map.qmsg
│ │ │ ├── prev_cmp_johnson.qmsg
│ │ │ └── prev_cmp_johnson.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── johnson.root_partition.map.kpt
│ │ │ └── README
│ │ ├── johnson.asm.rpt
│ │ ├── johnson_assignment_defaults.qdf
│ │ ├── johnson.cdf
│ │ ├── johnson.done
│ │ ├── johnson.dpf
│ │ ├── johnson.fit.rpt
│ │ ├── johnson.fit.smsg
│ │ ├── johnson.fit.summary
│ │ ├── johnson.flow.rpt
│ │ ├── johnson.map.rpt
│ │ ├── johnson.map.summary
│ │ ├── johnson.pin
│ │ ├── johnson.pof
│ │ ├── johnson.qpf
│ │ ├── johnson.qsf
│ │ ├── johnson.qws
│ │ ├── johnson.tan.rpt
│ │ ├── johnson.tan.summary
│ │ ├── johnson.v
│ │ └── johnson.v.bak
│ ├── EX4
│ │ └── verilogled7
│ │ ├── db
│ │ │ ├── led_seg7.db_info
│ │ │ ├── led_seg7.eco.cdb
│ │ │ ├── led_seg7.sld_design_entry.sci
│ │ │ ├── prev_cmp_led_seg7.asm.qmsg
│ │ │ ├── prev_cmp_led_seg7.fit.qmsg
│ │ │ ├── prev_cmp_led_seg7.map.qmsg
│ │ │ ├── prev_cmp_led_seg7.qmsg
│ │ │ └── prev_cmp_led_seg7.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── led_seg7.root_partition.map.kpt
│ │ │ └── README
│ │ ├── led_seg7.asm.rpt
│ │ ├── led_seg7_assignment_defaults.qdf
│ │ ├── led_seg7.cdf
│ │ ├── led_seg7.done
│ │ ├── led_seg7.dpf
│ │ ├── led_seg7.fit.rpt
│ │ ├── led_seg7.fit.smsg
│ │ ├── led_seg7.fit.summary
│ │ ├── led_seg7.flow.rpt
│ │ ├── led_seg7.map.rpt
│ │ ├── led_seg7.map.summary
│ │ ├── led_seg7.pin
│ │ ├── led_seg7.pof
│ │ ├── led_seg7.qpf
│ │ ├── led_seg7.qsf
│ │ ├── led_seg7.qws
│ │ ├── led_seg7.tan.rpt
│ │ ├── led_seg7.tan.summary
│ │ ├── led_seg7.v
│ │ ├── led_seg7.v.bak
│ │ └── transcript
│ ├── EX5
│ │ └── mux16
│ │ ├── db
│ │ │ ├── mux16.(0).cnf.cdb
│ │ │ ├── mux16.(0).cnf.hdb
│ │ │ ├── mux16.ae.hdb
│ │ │ ├── mux16.asm_labs.ddb
│ │ │ ├── mux16.asm.qmsg
│ │ │ ├── mux16.cbx.xml
│ │ │ ├── mux16.cmp0.ddb
│ │ │ ├── mux16.cmp.cdb
│ │ │ ├── mux16.cmp.hdb
│ │ │ ├── mux16.cmp.kpt
│ │ │ ├── mux16.cmp.logdb
│ │ │ ├── mux16.cmp.rdb
│ │ │ ├── mux16.cmp.tdb
│ │ │ ├── mux16.db_info
│ │ │ ├── mux16.eco.cdb
│ │ │ ├── mux16.eda.qmsg
│ │ │ ├── mux16.fit.qmsg
│ │ │ ├── mux16_global_asgn_op.abo
│ │ │ ├── mux16.hier_info
│ │ │ ├── mux16.hif
│ │ │ ├── mux16.lpc.html
│ │ │ ├── mux16.lpc.rdb
│ │ │ ├── mux16.lpc.txt
│ │ │ ├── mux16.map.cdb
│ │ │ ├── mux16.map.hdb
│ │ │ ├── mux16.map.logdb
│ │ │ ├── mux16.map.qmsg
│ │ │ ├── mux16.pre_map.cdb
│ │ │ ├── mux16.pre_map.hdb
│ │ │ ├── mux16.rpp.qmsg
│ │ │ ├── mux16.rtlv.hdb
│ │ │ ├── mux16.rtlv_sg.cdb
│ │ │ ├── mux16.rtlv_sg_swap.cdb
│ │ │ ├── mux16.sgate.rvd
│ │ │ ├── mux16.sgate_sm.rvd
│ │ │ ├── mux16.sgdiff.cdb
│ │ │ ├── mux16.sgdiff.hdb
│ │ │ ├── mux16.sim.cvwf
│ │ │ ├── mux16.sld_design_entry_dsc.sci
│ │ │ ├── mux16.sld_design_entry.sci
│ │ │ ├── mux16.syn_hier_info
│ │ │ ├── mux16.tan.qmsg
│ │ │ ├── mux16.tis_db_list.ddb
│ │ │ ├── prev_cmp_mux16.asm.qmsg
│ │ │ ├── prev_cmp_mux16.eda.qmsg
│ │ │ ├── prev_cmp_mux16.fit.qmsg
│ │ │ ├── prev_cmp_mux16.map.qmsg
│ │ │ ├── prev_cmp_mux16.qmsg
│ │ │ ├── prev_cmp_mux16.tan.qmsg
│ │ │ └── wed.wsf
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── mux16.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mux16.asm.rpt
│ │ ├── mux16_assignment_defaults.qdf
│ │ ├── mux16.done
│ │ ├── mux16.eda.rpt
│ │ ├── mux16.fit.rpt
│ │ ├── mux16.fit.smsg
│ │ ├── mux16.fit.summary
│ │ ├── mux16.flow.rpt
│ │ ├── mux16.map.rpt
│ │ ├── mux16.map.smsg
│ │ ├── mux16.map.summary
│ │ ├── mux16.pin
│ │ ├── mux16.pof
│ │ ├── mux16.qpf
│ │ ├── mux16.qsf
│ │ ├── mux16.qws
│ │ ├── mux16.sim.rpt
│ │ ├── mux16.tan.rpt
│ │ ├── mux16.tan.summary
│ │ ├── mux16.v
│ │ ├── mux16.v.bak
│ │ ├── mux16.vwf
│ │ └── simulation
│ │ └── modelsim
│ │ ├── maxii_atoms.v
│ │ ├── mux16_modelsim.xrf
│ │ ├── mux16.sft
│ │ ├── mux16.vo
│ │ ├── mux16_v.sdo
│ │ ├── vtf_test.v
│ │ └── vtf_test.v.bak
│ ├── EX6
│ │ └── verilogvga
│ │ ├── db
│ │ │ ├── prev_cmp_vga_dis.asm.qmsg
│ │ │ ├── prev_cmp_vga_dis.fit.qmsg
│ │ │ ├── prev_cmp_vga_dis.map.qmsg
│ │ │ ├── prev_cmp_vga_dis.tan.qmsg
│ │ │ ├── vga_dis.(0).cnf.cdb
│ │ │ ├── vga_dis.(0).cnf.hdb
│ │ │ ├── vga_dis.asm_labs.ddb
│ │ │ ├── vga_dis.asm.qmsg
│ │ │ ├── vga_dis.cbx.xml
│ │ │ ├── vga_dis.cmp0.ddb
│ │ │ ├── vga_dis.cmp.cdb
│ │ │ ├── vga_dis.cmp.hdb
│ │ │ ├── vga_dis.cmp.kpt
│ │ │ ├── vga_dis.cmp.logdb
│ │ │ ├── vga_dis.cmp.rdb
│ │ │ ├── vga_dis.cmp.tdb
│ │ │ ├── vga_dis.db_info
│ │ │ ├── vga_dis.eco.cdb
│ │ │ ├── vga_dis.fit.qmsg
│ │ │ ├── vga_dis_global_asgn_op.abo
│ │ │ ├── vga_dis.hier_info
│ │ │ ├── vga_dis.hif
│ │ │ ├── vga_dis.lpc.html
│ │ │ ├── vga_dis.lpc.rdb
│ │ │ ├── vga_dis.lpc.txt
│ │ │ ├── vga_dis.map.cdb
│ │ │ ├── vga_dis.map.hdb
│ │ │ ├── vga_dis.map.logdb
│ │ │ ├── vga_dis.map.qmsg
│ │ │ ├── vga_dis.pre_map.cdb
│ │ │ ├── vga_dis.pre_map.hdb
│ │ │ ├── vga_dis.rtlv.hdb
│ │ │ ├── vga_dis.rtlv_sg.cdb
│ │ │ ├── vga_dis.rtlv_sg_swap.cdb
│ │ │ ├── vga_dis.sgdiff.cdb
│ │ │ ├── vga_dis.sgdiff.hdb
│ │ │ ├── vga_dis.sld_design_entry_dsc.sci
│ │ │ ├── vga_dis.sld_design_entry.sci
│ │ │ ├── vga_dis.syn_hier_info
│ │ │ ├── vga_dis.tan.qmsg
│ │ │ └── vga_dis.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── vga_dis.root_partition.map.kpt
│ │ │ └── README
│ │ ├── vga_dis.asm.rpt
│ │ ├── vga_dis_assignment_defaults.qdf
│ │ ├── vga_dis.cdf
│ │ ├── vga_dis.done
│ │ ├── vga_dis.dpf
│ │ ├── vga_dis.fit.rpt
│ │ ├── vga_dis.fit.smsg
│ │ ├── vga_dis.fit.summary
│ │ ├── vga_dis.flow.rpt
│ │ ├── vga_dis.map.rpt
│ │ ├── vga_dis.map.summary
│ │ ├── vga_dis.pin
│ │ ├── vga_dis.pof
│ │ ├── vga_dis.qpf
│ │ ├── vga_dis.qsf
│ │ ├── vga_dis.qws
│ │ ├── vga_dis.tan.rpt
│ │ ├── vga_dis.tan.summary
│ │ ├── vga_dis.v
│ │ └── vga_dis.v.bak
│ ├── EX7
│ │ └── uartverilog
│ │ ├── db
│ │ │ ├── my_uart_top.(0).cnf.cdb
│ │ │ ├── my_uart_top.(0).cnf.hdb
│ │ │ ├── my_uart_top.(1).cnf.cdb
│ │ │ ├── my_uart_top.(1).cnf.hdb
│ │ │ ├── my_uart_top.(2).cnf.cdb
│ │ │ ├── my_uart_top.(2).cnf.hdb
│ │ │ ├── my_uart_top.(3).cnf.cdb
│ │ │ ├── my_uart_top.(3).cnf.hdb
│ │ │ ├── my_uart_top.asm_labs.ddb
│ │ │ ├── my_uart_top.asm.qmsg
│ │ │ ├── my_uart_top.cbx.xml
│ │ │ ├── my_uart_top.cmp0.ddb
│ │ │ ├── my_uart_top.cmp.cdb
│ │ │ ├── my_uart_top.cmp.hdb
│ │ │ ├── my_uart_top.cmp.kpt
│ │ │ ├── my_uart_top.cmp.logdb
│ │ │ ├── my_uart_top.cmp.rdb
│ │ │ ├── my_uart_top.cmp.tdb
│ │ │ ├── my_uart_top.db_info
│ │ │ ├── my_uart_top.eco.cdb
│ │ │ ├── my_uart_top.fit.qmsg
│ │ │ ├── my_uart_top_global_asgn_op.abo
│ │ │ ├── my_uart_top.hier_info
│ │ │ ├── my_uart_top.hif
│ │ │ ├── my_uart_top.lpc.html
│ │ │ ├── my_uart_top.lpc.rdb
│ │ │ ├── my_uart_top.lpc.txt
│ │ │ ├── my_uart_top.map.cdb
│ │ │ ├── my_uart_top.map.hdb
│ │ │ ├── my_uart_top.map.logdb
│ │ │ ├── my_uart_top.map.qmsg
│ │ │ ├── my_uart_top.pre_map.cdb
│ │ │ ├── my_uart_top.pre_map.hdb
│ │ │ ├── my_uart_top.rpp.qmsg
│ │ │ ├── my_uart_top.rtlv.hdb
│ │ │ ├── my_uart_top.rtlv_sg.cdb
│ │ │ ├── my_uart_top.rtlv_sg_swap.cdb
│ │ │ ├── my_uart_top.sgate.rvd
│ │ │ ├── my_uart_top.sgate_sm.rvd
│ │ │ ├── my_uart_top.sgdiff.cdb
│ │ │ ├── my_uart_top.sgdiff.hdb
│ │ │ ├── my_uart_top.sld_design_entry_dsc.sci
│ │ │ ├── my_uart_top.sld_design_entry.sci
│ │ │ ├── my_uart_top.syn_hier_info
│ │ │ ├── my_uart_top.tan.qmsg
│ │ │ ├── my_uart_top.tis_db_list.ddb
│ │ │ ├── prev_cmp_my_uart_top.asm.qmsg
│ │ │ ├── prev_cmp_my_uart_top.fit.qmsg
│ │ │ ├── prev_cmp_my_uart_top.map.qmsg
│ │ │ └── prev_cmp_my_uart_top.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── my_uart_top.root_partition.map.kpt
│ │ │ └── README
│ │ ├── my_uart_rx.v
│ │ ├── my_uart_top.asm.rpt
│ │ ├── my_uart_top_assignment_defaults.qdf
│ │ ├── my_uart_top.cdf
│ │ ├── my_uart_top.done
│ │ ├── my_uart_top.dpf
│ │ ├── my_uart_top.fit.rpt
│ │ ├── my_uart_top.fit.smsg
│ │ ├── my_uart_top.fit.summary
│ │ ├── my_uart_top.flow.rpt
│ │ ├── my_uart_top.jpg
│ │ ├── my_uart_top.map.rpt
│ │ ├── my_uart_top.map.smsg
│ │ ├── my_uart_top.map.summary
│ │ ├── my_uart_top.pin
│ │ ├── my_uart_top.pof
│ │ ├── my_uart_top.qpf
│ │ ├── my_uart_top.qsf
│ │ ├── my_uart_top.qws
│ │ ├── my_uart_top.tan.rpt
│ │ ├── my_uart_top.tan.summary
│ │ ├── my_uart_top.v
│ │ ├── my_uart_top.v.bak
│ │ ├── my_uart_tx.v
│ │ └── speed_select.v
│ ├── EX8
│ │ └── ps2verilog
│ │ ├── db
│ │ │ ├── prev_cmp_ps2_key.asm.qmsg
│ │ │ ├── prev_cmp_ps2_key.fit.qmsg
│ │ │ ├── prev_cmp_ps2_key.map.qmsg
│ │ │ ├── prev_cmp_ps2_key.tan.qmsg
│ │ │ ├── ps2_key.(0).cnf.cdb
│ │ │ ├── ps2_key.(0).cnf.hdb
│ │ │ ├── ps2_key.(1).cnf.cdb
│ │ │ ├── ps2_key.(1).cnf.hdb
│ │ │ ├── ps2_key.(2).cnf.cdb
│ │ │ ├── ps2_key.(2).cnf.hdb
│ │ │ ├── ps2_key.(3).cnf.cdb
│ │ │ ├── ps2_key.(3).cnf.hdb
│ │ │ ├── ps2_key.asm_labs.ddb
│ │ │ ├── ps2_key.asm.qmsg
│ │ │ ├── ps2_key.cbx.xml
│ │ │ ├── ps2_key.cmp0.ddb
│ │ │ ├── ps2_key.cmp.cdb
│ │ │ ├── ps2_key.cmp.hdb
│ │ │ ├── ps2_key.cmp.kpt
│ │ │ ├── ps2_key.cmp.logdb
│ │ │ ├── ps2_key.cmp.rdb
│ │ │ ├── ps2_key.cmp.tdb
│ │ │ ├── ps2_key.db_info
│ │ │ ├── ps2_key.eco.cdb
│ │ │ ├── ps2_key.fit.qmsg
│ │ │ ├── ps2_key_global_asgn_op.abo
│ │ │ ├── ps2_key.hier_info
│ │ │ ├── ps2_key.hif
│ │ │ ├── ps2_key.lpc.html
│ │ │ ├── ps2_key.lpc.rdb
│ │ │ ├── ps2_key.lpc.txt
│ │ │ ├── ps2_key.map.cdb
│ │ │ ├── ps2_key.map.hdb
│ │ │ ├── ps2_key.map.logdb
│ │ │ ├── ps2_key.map.qmsg
│ │ │ ├── ps2_key.pre_map.cdb
│ │ │ ├── ps2_key.pre_map.hdb
│ │ │ ├── ps2_key.rpp.qmsg
│ │ │ ├── ps2_key.rtlv.hdb
│ │ │ ├── ps2_key.rtlv_sg.cdb
│ │ │ ├── ps2_key.rtlv_sg_swap.cdb
│ │ │ ├── ps2_key.sgate.rvd
│ │ │ ├── ps2_key.sgate_sm.rvd
│ │ │ ├── ps2_key.sgdiff.cdb
│ │ │ ├── ps2_key.sgdiff.hdb
│ │ │ ├── ps2_key.sld_design_entry_dsc.sci
│ │ │ ├── ps2_key.sld_design_entry.sci
│ │ │ ├── ps2_key.syn_hier_info
│ │ │ ├── ps2_key.tan.qmsg
│ │ │ └── ps2_key.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── ps2_key.root_partition.map.kpt
│ │ │ └── README
│ │ ├── my_uart_tx.v
│ │ ├── ps2_key.asm.rpt
│ │ ├── ps2_key_assignment_defaults.qdf
│ │ ├── ps2_key.cdf
│ │ ├── ps2_key.done
│ │ ├── ps2_key.dpf
│ │ ├── ps2_key.fit.rpt
│ │ ├── ps2_key.fit.smsg
│ │ ├── ps2_key.fit.summary
│ │ ├── ps2_key.flow.rpt
│ │ ├── ps2_key.jpg
│ │ ├── ps2_key.map.rpt
│ │ ├── ps2_key.map.summary
│ │ ├── ps2_key.pin
│ │ ├── ps2_key.pof
│ │ ├── ps2_key.qpf
│ │ ├── ps2_key.qsf
│ │ ├── ps2_key.qws
│ │ ├── ps2_key.tan.rpt
│ │ ├── ps2_key.tan.summary
│ │ ├── ps2_key.v
│ │ ├── ps2_key.v.bak
│ │ ├── ps2scan.v
│ │ └── speed_select.v
│ └── EX9
│ └── verilogiic1121
│ ├── cstate.jpg
│ ├── db
│ │ ├── iic_top.(0).cnf.cdb
│ │ ├── iic_top.(0).cnf.hdb
│ │ ├── iic_top.(1).cnf.cdb
│ │ ├── iic_top.(1).cnf.hdb
│ │ ├── iic_top.(2).cnf.cdb
│ │ ├── iic_top.(2).cnf.hdb
│ │ ├── iic_top.asm_labs.ddb
│ │ ├── iic_top.asm.qmsg
│ │ ├── iic_top.cbx.xml
│ │ ├── iic_top.cmp0.ddb
│ │ ├── iic_top.cmp.cdb
│ │ ├── iic_top.cmp.hdb
│ │ ├── iic_top.cmp.kpt
│ │ ├── iic_top.cmp.logdb
│ │ ├── iic_top.cmp.rdb
│ │ ├── iic_top.cmp.tdb
│ │ ├── iic_top.db_info
│ │ ├── iic_top.eco.cdb
│ │ ├── iic_top.fit.qmsg
│ │ ├── iic_top_global_asgn_op.abo
│ │ ├── iic_top.hier_info
│ │ ├── iic_top.hif
│ │ ├── iic_top.lpc.html
│ │ ├── iic_top.lpc.rdb
│ │ ├── iic_top.lpc.txt
│ │ ├── iic_top.map.cdb
│ │ ├── iic_top.map.hdb
│ │ ├── iic_top.map.logdb
│ │ ├── iic_top.map.qmsg
│ │ ├── iic_top.pre_map.cdb
│ │ ├── iic_top.pre_map.hdb
│ │ ├── iic_top.rpp.qmsg
│ │ ├── iic_top.rtlv.hdb
│ │ ├── iic_top.rtlv_sg.cdb
│ │ ├── iic_top.rtlv_sg_swap.cdb
│ │ ├── iic_top.sgate.rvd
│ │ ├── iic_top.sgate_sm.rvd
│ │ ├── iic_top.sgdiff.cdb
│ │ ├── iic_top.sgdiff.hdb
│ │ ├── iic_top.sld_design_entry_dsc.sci
│ │ ├── iic_top.sld_design_entry.sci
│ │ ├── iic_top.smp_dump.txt
│ │ ├── iic_top.syn_hier_info
│ │ ├── iic_top.tan.qmsg
│ │ ├── iic_top.tis_db_list.ddb
│ │ ├── prev_cmp_iic_top.asm.qmsg
│ │ ├── prev_cmp_iic_top.fit.qmsg
│ │ ├── prev_cmp_iic_top.map.qmsg
│ │ ├── prev_cmp_iic_top.tan.qmsg
│ │ └── wed.wsf
│ ├── iic_com.v
│ ├── iic_top.asm.rpt
│ ├── iic_top_assignment_defaults.qdf
│ ├── iic_top.cdf
│ ├── iic_top.done
│ ├── iic_top.dpf
│ ├── iic_top.fit.rpt
│ ├── iic_top.fit.smsg
│ ├── iic_top.fit.summary
│ ├── iic_top.flow.rpt
│ ├── iic_top.map.rpt
│ ├── iic_top.map.summary
│ ├── iic_top.pin
│ ├── iic_top.pof
│ ├── iic_top.qpf
│ ├── iic_top.qsf
│ ├── iic_top.qws
│ ├── iic_top.tan.rpt
│ ├── iic_top.tan.summary
│ ├── iic_top.v
│ ├── iic_top.v.bak
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ └── iic_top.root_partition.map.kpt
│ │ └── README
│ ├── led_seg7.v
│ └── tb_iic_top.vwf
└── 项目应用
├── ex15_logic_analysis
│ └── logic_analysis
│ ├── char_rom_bb.v
│ ├── char_rom.bsf
│ ├── char_rom_data.mif
│ ├── char_rom_data.rar
│ ├── char_rom_inst.v
│ ├── char_rom.qip
│ ├── char_rom.v
│ ├── char_rom_wave0.jpg
│ ├── char_rom_waveforms.html
│ ├── Ch_rom.qip
│ ├── db
│ │ ├── altsyncram_0e71.tdf
│ │ ├── altsyncram_5m31.tdf
│ │ ├── altsyncram_dg61.tdf
│ │ ├── altsyncram_fc61.tdf
│ │ ├── altsyncram_hd51.tdf
│ │ ├── altsyncram_lp51.tdf
│ │ ├── altsyncram_n0a1.tdf
│ │ ├── altsyncram_op51.tdf
│ │ ├── altsyncram_ql51.tdf
│ │ ├── altsyncram_u0a1.tdf
│ │ ├── cntr_0df.tdf
│ │ ├── logic_analysis.(0).cnf.cdb
│ │ ├── logic_analysis.(0).cnf.hdb
│ │ ├── logic_analysis.(10).cnf.cdb
│ │ ├── logic_analysis.(10).cnf.hdb
│ │ ├── logic_analysis.(11).cnf.cdb
│ │ ├── logic_analysis.(11).cnf.hdb
│ │ ├── logic_analysis.(1).cnf.cdb
│ │ ├── logic_analysis.(1).cnf.hdb
│ │ ├── logic_analysis.(2).cnf.cdb
│ │ ├── logic_analysis.(2).cnf.hdb
│ │ ├── logic_analysis.(3).cnf.cdb
│ │ ├── logic_analysis.(3).cnf.hdb
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│ │ ├── logic_analysis.(4).cnf.hdb
│ │ ├── logic_analysis.(5).cnf.cdb
│ │ ├── logic_analysis.(5).cnf.hdb
│ │ ├── logic_analysis.(6).cnf.cdb
│ │ ├── logic_analysis.(6).cnf.hdb
│ │ ├── logic_analysis.(7).cnf.cdb
│ │ ├── logic_analysis.(7).cnf.hdb
│ │ ├── logic_analysis.(8).cnf.cdb
│ │ ├── logic_analysis.(8).cnf.hdb
│ │ ├── logic_analysis.(9).cnf.cdb
│ │ ├── logic_analysis.(9).cnf.hdb
│ │ ├── logic_analysis.asm.qmsg
│ │ ├── logic_analysis.cbx.xml
│ │ ├── logic_analysis.cmp0.ddb
│ │ ├── logic_analysis.cmp.bpm
│ │ ├── logic_analysis.cmp.cdb
│ │ ├── logic_analysis.cmp.ecobp
│ │ ├── logic_analysis.cmp.hdb
│ │ ├── logic_analysis.cmp.kpt
│ │ ├── logic_analysis.cmp.logdb
│ │ ├── logic_analysis.cmp_merge.kpt
│ │ ├── logic_analysis.cmp.rdb
│ │ ├── logic_analysis.db_info
│ │ ├── logic_analysis.eco.cdb
│ │ ├── logic_analysis.eda.qmsg
│ │ ├── logic_analysis.fit.qmsg
│ │ ├── logic_analysis_global_asgn_op.abo
│ │ ├── logic_analysis.hier_info
│ │ ├── logic_analysis.hif
│ │ ├── logic_analysis.lpc.html
│ │ ├── logic_analysis.lpc.rdb
│ │ ├── logic_analysis.lpc.txt
│ │ ├── logic_analysis.map_bb.cdb
│ │ ├── logic_analysis.map_bb.hdb
│ │ ├── logic_analysis.map_bb.logdb
│ │ ├── logic_analysis.map.bpm
│ │ ├── logic_analysis.map.cdb
│ │ ├── logic_analysis.map.ecobp
│ │ ├── logic_analysis.map.hdb
│ │ ├── logic_analysis.map.kpt
│ │ ├── logic_analysis.map.logdb
│ │ ├── logic_analysis.map.qmsg
│ │ ├── logic_analysis.pre_map.cdb
│ │ ├── logic_analysis.pre_map.hdb
│ │ ├── logic_analysis.rpp.qmsg
│ │ ├── logic_analysis.rtlv.hdb
│ │ ├── logic_analysis.rtlv_sg.cdb
│ │ ├── logic_analysis.rtlv_sg_swap.cdb
│ │ ├── logic_analysis.sgate.rvd
│ │ ├── logic_analysis.sgate_sm.rvd
│ │ ├── logic_analysis.sgdiff.cdb
│ │ ├── logic_analysis.sgdiff.hdb
│ │ ├── logic_analysis.sld_design_entry_dsc.sci
│ │ ├── logic_analysis.sld_design_entry.sci
│ │ ├── logic_analysis.sta_cmp.8_slow.tdb
│ │ ├── logic_analysis.sta.qmsg
│ │ ├── logic_analysis.sta.rdb
│ │ ├── logic_analysis.syn_hier_info
│ │ ├── logic_analysis.tis_db_list.ddb
│ │ ├── prev_cmp_logic_analysis.asm.qmsg
│ │ ├── prev_cmp_logic_analysis.eda.qmsg
│ │ ├── prev_cmp_logic_analysis.fit.qmsg
│ │ ├── prev_cmp_logic_analysis.map.qmsg
│ │ ├── prev_cmp_logic_analysis.qmsg
│ │ ├── prev_cmp_logic_analysis.sta.qmsg
│ │ ├── prev_cmp_logic_analysis.tan.qmsg
│ │ ├── shift_taps_csr.tdf
│ │ └── shift_taps_qsr.tdf
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── logic_analysis.root_partition.cmp.atm
│ │ │ ├── logic_analysis.root_partition.cmp.dfp
│ │ │ ├── logic_analysis.root_partition.cmp.hdbx
│ │ │ ├── logic_analysis.root_partition.cmp.kpt
│ │ │ ├── logic_analysis.root_partition.cmp.logdb
│ │ │ ├── logic_analysis.root_partition.cmp.rcf
│ │ │ ├── logic_analysis.root_partition.map.atm
│ │ │ ├── logic_analysis.root_partition.map.dpi
│ │ │ ├── logic_analysis.root_partition.map.hdbx
│ │ │ ├── logic_analysis.root_partition.map.kpt
│ │ │ └── logic_analysis.root_partition.merge_hb.atm
│ │ └── README
│ ├── logic_analysis.asm.rpt
│ ├── logic_analysis_assignment_defaults.qdf
│ ├── logic_analysis.done
│ ├── logic_analysis.dpf
│ ├── logic_analysis.eda.rpt
│ ├── logic_analysis.fit.rpt
│ ├── logic_analysis.fit.smsg
│ ├── logic_analysis.fit.summary
│ ├── logic_analysis.flow.rpt
│ ├── logic_analysis.jpg
│ ├── logic_analysis.map.rpt
│ ├── logic_analysis.map.summary
│ ├── logic_analysis.pin
│ ├── logic_analysis.pof
│ ├── logic_analysis.qpf
│ ├── logic_analysis.qsf
│ ├── logic_analysis.qws
│ ├── logic_analysis.sdc
│ ├── logic_analysis.sdc.bak
│ ├── logic_analysis.sof
│ ├── logic_analysis.sta.rpt
│ ├── logic_analysis.sta.summary
│ ├── logic_analysis.tan.rpt
│ ├── logic_analysis.tan.summary
│ ├── logic_analysis.v
│ ├── logic_analysis.v.bak
│ ├── num_rom.qip
│ ├── para_define.v
│ ├── para_define.v.bak
│ ├── PLL_ctrl_bb.v
│ ├── PLL_ctrl.ppf
│ ├── PLL_ctrl.qip
│ ├── PLL_ctrl.v
│ ├── PLL_ctrl_wave0.jpg
│ ├── PLL_ctrl_waveforms.html
│ ├── sampling_ctrl.v
│ ├── sampling_ctrl.v.bak
│ ├── simulation
│ │ └── modelsim
│ │ ├── altera_mf.v
│ │ ├── cyclone_atoms.v
│ │ ├── logic_analysis_modelsim.xrf
│ │ ├── logic_analysis.sft
│ │ ├── logic_analysis.vo
│ │ ├── logic_analysis_v.sdo
│ │ ├── print_task.v
│ │ ├── sim_logic_prj.cr.mti
│ │ ├── sim_logic_prj.mpf
│ │ ├── sys_ctrl_task.v
│ │ ├── sys_ctrl_task.v.bak
│ │ ├── tb_logic_analysis.rar
│ │ ├── tb_logic_analysis.v
│ │ ├── tb_logic_analysis.v.bak
│ │ ├── transcript
│ │ └── vsim.wlf
│ ├── sys_ctrl.v
│ ├── sys_ctrl.v.bak
│ ├── topic_rom_bb.v
│ ├── topic_rom.bsf
│ ├── topic_rom_data.mif
│ ├── topic_rom_data.rar
│ ├── topic_rom_inst.v
│ ├── topic_rom.qip
│ ├── topic_rom.v
│ ├── topic_rom_wave0.jpg
│ ├── topic_rom_waveforms.html
│ ├── vga_ctrl.v
│ └── vga_ctrl.v.bak
└── ex16_sd_vga_photo
└── sdram_mdl0822
├── datagene.v.bak
├── db
│ ├── add_sub_4g8.tdf
│ ├── add_sub_5g8.tdf
│ ├── add_sub_918.tdf
│ ├── add_sub_a18.tdf
│ ├── add_sub_b18.tdf
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│ ├── a_fefifo_ctc.tdf
│ ├── a_fefifo_htc.tdf
│ ├── a_gray2bin_q4b.tdf
│ ├── a_graycounter_u06.tdf
│ ├── alt_sync_fifo_0fm.tdf
│ ├── alt_sync_fifo_0oi.tdf
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│ ├── alt_sync_fifo_vhm.tdf
│ ├── alt_synch_pipe_oc8.tdf
│ ├── alt_synch_pipe_pc8.tdf
│ ├── altsyncram_1lh1.tdf
│ ├── altsyncram_4qc1.tdf
│ ├── altsyncram_6fa1.tdf
│ ├── altsyncram_f3c1.tdf
│ ├── altsyncram_hnh1.tdf
│ ├── altsyncram_jnh1.tdf
│ ├── cntr_cta.tdf
│ ├── cntr_kua.tdf
│ ├── cntr_lua.tdf
│ ├── cntr_mua.tdf
│ ├── dcfifo_2ll1.tdf
│ ├── dcfifo_35l1.tdf
│ ├── dcfifo_n6l1.tdf
│ ├── dcfifo_o2l1.tdf
│ ├── dcfifo_pkl1.tdf
│ ├── dcfifo_qgl1.tdf
│ ├── dffpipe_gd9.tdf
│ ├── dffpipe_id9.tdf
│ ├── dffpipe_jd9.tdf
│ ├── dpram_6o31.tdf
│ ├── dpram_ep31.tdf
│ ├── dpram_fp31.tdf
│ ├── prev_cmp_sdr_test.asm.qmsg
│ ├── prev_cmp_sdr_test.eda.qmsg
│ ├── prev_cmp_sdr_test.fit.qmsg
│ ├── prev_cmp_sdr_test.map.qmsg
│ ├── prev_cmp_sdr_test.qmsg
│ ├── prev_cmp_sdr_test.sta.qmsg
│ ├── sdr_test.(0).cnf.cdb
│ ├── sdr_test.(0).cnf.hdb
│ ├── sdr_test.(10).cnf.cdb
│ ├── sdr_test.(10).cnf.hdb
│ ├── sdr_test.(11).cnf.cdb
│ ├── sdr_test.(11).cnf.hdb
│ ├── sdr_test.(12).cnf.cdb
│ ├── sdr_test.(12).cnf.hdb
│ ├── sdr_test.(13).cnf.cdb
│ ├── sdr_test.(13).cnf.hdb
│ ├── sdr_test.(14).cnf.cdb
│ ├── sdr_test.(14).cnf.hdb
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│ ├── sdr_test.(15).cnf.hdb
│ ├── sdr_test.(16).cnf.cdb
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│ ├── sdr_test.(17).cnf.hdb
│ ├── sdr_test.(18).cnf.cdb
│ ├── sdr_test.(18).cnf.hdb
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│ ├── sdr_test.(19).cnf.hdb
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│ ├── sdr_test.(21).cnf.cdb
│ ├── sdr_test.(21).cnf.hdb
│ ├── sdr_test.(22).cnf.cdb
│ ├── sdr_test.(22).cnf.hdb
│ ├── sdr_test.(23).cnf.cdb
│ ├── sdr_test.(23).cnf.hdb
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│ ├── sdr_test.(24).cnf.hdb
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│ ├── sdr_test.(8).cnf.hdb
│ ├── sdr_test.(9).cnf.cdb
│ ├── sdr_test.(9).cnf.hdb
│ ├── sdr_test.asm.qmsg
│ ├── sdr_test.cbx.xml
│ ├── sdr_test.cmp0.ddb
│ ├── sdr_test.cmp.bpm
│ ├── sdr_test.cmp.cdb
│ ├── sdr_test.cmp.ecobp
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│ ├── sdr_test.cmp.logdb
│ ├── sdr_test.cmp_merge.kpt
│ ├── sdr_test.cmp.rdb
│ ├── sdr_test.db_info
│ ├── sdr_test.eco.cdb
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│ ├── sdr_test_global_asgn_op.abo
│ ├── sdr_test.hier_info
│ ├── sdr_test.hif
│ ├── sdr_test.lpc.html
│ ├── sdr_test.lpc.rdb
│ ├── sdr_test.lpc.txt
│ ├── sdr_test.map_bb.cdb
│ ├── sdr_test.map_bb.hdb
│ ├── sdr_test.map_bb.logdb
│ ├── sdr_test.map.bpm
│ ├── sdr_test.map.cdb
│ ├── sdr_test.map.ecobp
│ ├── sdr_test.map.hdb
│ ├── sdr_test.map.kpt
│ ├── sdr_test.map.logdb
│ ├── sdr_test.map.qmsg
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│ ├── sdr_test.pre_map.hdb
│ ├── sdr_test.rpp.qmsg
│ ├── sdr_test.rtlv.hdb
│ ├── sdr_test.rtlv_sg.cdb
│ ├── sdr_test.rtlv_sg_swap.cdb
│ ├── sdr_test.sgate.rvd
│ ├── sdr_test.sgate_sm.rvd
│ ├── sdr_test.sgdiff.cdb
│ ├── sdr_test.sgdiff.hdb
│ ├── sdr_test.sld_design_entry_dsc.sci
│ ├── sdr_test.sld_design_entry.sci
│ ├── sdr_test.smp_dump.txt
│ ├── sdr_test.sta_cmp.8_slow.tdb
│ ├── sdr_test.sta.qmsg
│ ├── sdr_test.sta.rdb
│ ├── sdr_test.syn_hier_info
│ └── sdr_test.tis_db_list.ddb
├── incremental_db
│ ├── compiled_partitions
│ │ ├── sdr_test.root_partition.cmp.atm
│ │ ├── sdr_test.root_partition.cmp.dfp
│ │ ├── sdr_test.root_partition.cmp.hdbx
│ │ ├── sdr_test.root_partition.cmp.kpt
│ │ ├── sdr_test.root_partition.cmp.logdb
│ │ ├── sdr_test.root_partition.cmp.rcf
│ │ ├── sdr_test.root_partition.map.atm
│ │ ├── sdr_test.root_partition.map.dpi
│ │ ├── sdr_test.root_partition.map.hdbx
│ │ ├── sdr_test.root_partition.map.kpt
│ │ └── sdr_test.root_partition.merge_hb.atm
│ └── README
├── PLL_ctrl_bb.v
├── PLL_ctrl.bsf
├── PLL_ctrl_inst.v
├── PLL_ctrl.ppf
├── PLL_ctrl.qip
├── PLL_ctrl.v
├── PLL_ctrl_wave0.jpg
├── PLL_ctrl_waveforms.html
├── rdfifo_bb.v
├── rdfifo.bsf
├── rdfifo_inst.v
├── rdfifo.qip
├── rdfifo.v
├── rdfifo_wave0.jpg
├── rdfifo_waveforms.html
├── rgb_ram_bb.v
├── rgb_ram.bsf
├── rgb_ram_inst.v
├── rgb_ram.qip
├── rgb_ram.v
├── rgb_ram_wave0.jpg
├── rgb_ram_wave1.jpg
├── rgb_ram_waveforms.html
├── sdcard_ctrl.v
├── sdcard_ctrl.v.bak
├── sd_ctrl.v
├── sd_ctrl.v.bak
├── sdfifo_ctrl.v
├── sdfifo_ctrl.v.bak
├── sdram_cmd.v
├── sdram_cmd.v.bak
├── sdram_ctrl.v
├── sdram_ctrl.v.bak
├── sdram_top.v
├── sdram_top.v.bak
├── sdram_wr_data.v
├── sdram_wr_data.v.bak
├── sdr_para.v
├── sdr_para.v.bak
├── sdrsvgaprj.v
├── sdrsvgaprj.v.bak
├── sdr_test.asm.rpt
├── sdr_test_assignment_defaults.qdf
├── sdr_test.cdf
├── sdr_test.done
├── sdr_test.dpf
├── sdr_test.eda.rpt
├── sdr_test.fit.rpt
├── sdr_test.fit.smsg
├── sdr_test.fit.summary
├── sdr_test.flow.rpt
├── sdr_test.map.rpt
├── sdr_test.map.summary
├── sdr_test.pin
├── sdr_test.pof
├── sdr_test.qpf
├── sdr_test.qsf
├── sdr_test.qws
├── sdr_test.rar
├── sdr_test.sdc
├── sdr_test.sdc.bak
├── sdr_test.sof
├── sdr_test.sta.rpt
├── sdr_test.sta.summary
├── sdr_test.v
├── sdr_test.v.bak
├── simulation
│ └── modelsim
│ ├── altera_mf.v
│ ├── cyclone
│ │ ├── a_graycounter
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── alt3pram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altaccumulate
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altcam
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altclklock
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altddio_bidir
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altddio_in
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altddio_out
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altdpram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altdq_dqs
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altfp_mult
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altlvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altlvds_tx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altmult_accum
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altmult_add
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altparallel_flash_loader
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altpll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altqpram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altserial_flash_loader
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsource_probe
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsqrt
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsquare
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altstratixii_oct
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsyncram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── arm_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── arm_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── arm_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cda_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cda_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cda_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_and1
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_and16
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_asmiblock
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_asynch_io
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_asynch_lcell
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_b17mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_b5mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_bmux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_crcblock
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_dffe
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_dll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_io
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_jtag
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_latch
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_lcell
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_lcell_register
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_mux41
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_nmux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_pll_reg
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_ram_block
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_ram_pulse_generator
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_ram_register
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_routing_wire
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_async
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_dffpipe
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_fefifo
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_low_latency
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_mixed_widths
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_sync
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dffp
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dummy_hub
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── flexible_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── flexible_lvds_tx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── _info
│ │ ├── jtag_tap_controller
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── lcell
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_cycloneiii_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_pll_reg
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_stratixiii_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_stratixii_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_stratix_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── parallel_add
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── pll_iobuf
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── print_task
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── scfifo
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sdram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sdr_test
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── signal_gen
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sld_signaltap
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sld_virtual_jtag
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixgx_dpa_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixiii_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixiii_lvds_rx_channel
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixiii_lvds_rx_dpa
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixii_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixii_tx_outclk
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratix_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratix_tx_outclk
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stx_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stx_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stx_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sys_ctrl_task
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── tb_sdrtest
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── ttn_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── ttn_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── ttn_scale_cntr
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── cyclone_atoms.v
│ ├── print_task.v
│ ├── sdram_test.cr.mti
│ ├── sdram_test.mpf
│ ├── sdr_test_modelsim.xrf
│ ├── sdr_test.sft
│ ├── sdr_test.vo
│ ├── sdr_test_v.sdo
│ ├── sys_ctrl_task.v
│ ├── sys_ctrl_task.v.bak
│ ├── tb_sdrtest.rar
│ ├── tb_sdrtest.v
│ ├── tb_sdrtest.v.bak
│ ├── transcript
│ ├── vsim.wlf
│ └── write_232rx_file.txt
├── spi_ctrl.v
├── spi_ctrl.v.bak
├── sys_ctrl.v
├── sys_ctrl.v.bak
├── uart_ctrl.v
├── uart_speed_select.v
├── uart_tx.v
├── UNUSED
├── vga_ctrl.v
├── vga_ctrl.v.bak
├── wrfifo_bb.v
├── wrfifo.bsf
├── wrfifo_inst.v
├── wrfifo.qip
├── wrfifo.v
├── wrfifo_wave0.jpg
├── wrfifo_waveforms.html
└── 时序分析.txt
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深入浅出玩转FPGA 光盘内容 源码 原理图 手册
【实例截图】
【核心代码】
4744300845153147036.rar
├── BJ-EPM240V2原理图.pdf
├── SF-EP1V2 FPGA开发板原理图.pdf
├── 光盘说明.txt
├── 基于EP1C3的进阶实验
│ ├── ex1
│ │ └── ledverilog
│ │ ├── db
│ │ │ ├── johnson.(0).cnf.cdb
│ │ │ ├── johnson.(0).cnf.hdb
│ │ │ ├── johnson.asm.qmsg
│ │ │ ├── johnson.cbx.xml
│ │ │ ├── johnson.cmp0.ddb
│ │ │ ├── johnson.cmp.cdb
│ │ │ ├── johnson.cmp.hdb
│ │ │ ├── johnson.cmp.kpt
│ │ │ ├── johnson.cmp.logdb
│ │ │ ├── johnson.cmp.rdb
│ │ │ ├── johnson.cmp.tdb
│ │ │ ├── johnson.db_info
│ │ │ ├── johnson.eco.cdb
│ │ │ ├── johnson.fit.qmsg
│ │ │ ├── johnson_global_asgn_op.abo
│ │ │ ├── johnson.hier_info
│ │ │ ├── johnson.hif
│ │ │ ├── johnson.lpc.html
│ │ │ ├── johnson.lpc.rdb
│ │ │ ├── johnson.lpc.txt
│ │ │ ├── johnson.map.cdb
│ │ │ ├── johnson.map.hdb
│ │ │ ├── johnson.map.logdb
│ │ │ ├── johnson.map.qmsg
│ │ │ ├── johnson.pre_map.cdb
│ │ │ ├── johnson.pre_map.hdb
│ │ │ ├── johnson.rtlv.hdb
│ │ │ ├── johnson.rtlv_sg.cdb
│ │ │ ├── johnson.rtlv_sg_swap.cdb
│ │ │ ├── johnson.sgdiff.cdb
│ │ │ ├── johnson.sgdiff.hdb
│ │ │ ├── johnson.sld_design_entry_dsc.sci
│ │ │ ├── johnson.sld_design_entry.sci
│ │ │ ├── johnson.syn_hier_info
│ │ │ ├── johnson.tan.qmsg
│ │ │ ├── johnson.tis_db_list.ddb
│ │ │ ├── prev_cmp_johnson.asm.qmsg
│ │ │ ├── prev_cmp_johnson.fit.qmsg
│ │ │ ├── prev_cmp_johnson.map.qmsg
│ │ │ ├── prev_cmp_johnson.qmsg
│ │ │ └── prev_cmp_johnson.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── johnson.root_partition.map.kpt
│ │ │ └── README
│ │ ├── johnson.asm.rpt
│ │ ├── johnson_assignment_defaults.qdf
│ │ ├── johnson.cdf
│ │ ├── johnson.done
│ │ ├── johnson.dpf
│ │ ├── johnson.fit.rpt
│ │ ├── johnson.fit.smsg
│ │ ├── johnson.fit.summary
│ │ ├── johnson.flow.rpt
│ │ ├── johnson.map.rpt
│ │ ├── johnson.map.summary
│ │ ├── johnson.pin
│ │ ├── johnson.pof
│ │ ├── johnson.qpf
│ │ ├── johnson.qsf
│ │ ├── johnson.qws
│ │ ├── johnson.sof
│ │ ├── johnson.tan.rpt
│ │ ├── johnson.tan.summary
│ │ ├── johnson.v
│ │ └── johnson.v.bak
│ ├── ex2
│ │ └── seg7_verilog
│ │ ├── db
│ │ │ ├── prev_cmp_seg7.asm.qmsg
│ │ │ ├── prev_cmp_seg7.eda.qmsg
│ │ │ ├── prev_cmp_seg7.fit.qmsg
│ │ │ ├── prev_cmp_seg7.map.qmsg
│ │ │ ├── prev_cmp_seg7.qmsg
│ │ │ ├── prev_cmp_seg7.sta.qmsg
│ │ │ ├── prev_cmp_seg7.tan.qmsg
│ │ │ ├── seg7.(0).cnf.cdb
│ │ │ ├── seg7.(0).cnf.hdb
│ │ │ ├── seg7.asm.qmsg
│ │ │ ├── seg7.cbx.xml
│ │ │ ├── seg7.cmp0.ddb
│ │ │ ├── seg7.cmp.bpm
│ │ │ ├── seg7.cmp.cdb
│ │ │ ├── seg7.cmp.ecobp
│ │ │ ├── seg7.cmp.hdb
│ │ │ ├── seg7.cmp.kpt
│ │ │ ├── seg7.cmp.logdb
│ │ │ ├── seg7.cmp_merge.kpt
│ │ │ ├── seg7.cmp.rdb
│ │ │ ├── seg7.db_info
│ │ │ ├── seg7.eco.cdb
│ │ │ ├── seg7.eda.qmsg
│ │ │ ├── seg7.fit.qmsg
│ │ │ ├── seg7_global_asgn_op.abo
│ │ │ ├── seg7.hier_info
│ │ │ ├── seg7.hif
│ │ │ ├── seg7.lpc.html
│ │ │ ├── seg7.lpc.rdb
│ │ │ ├── seg7.lpc.txt
│ │ │ ├── seg7.map_bb.cdb
│ │ │ ├── seg7.map_bb.hdb
│ │ │ ├── seg7.map_bb.logdb
│ │ │ ├── seg7.map.bpm
│ │ │ ├── seg7.map.cdb
│ │ │ ├── seg7.map.ecobp
│ │ │ ├── seg7.map.hdb
│ │ │ ├── seg7.map.kpt
│ │ │ ├── seg7.map.logdb
│ │ │ ├── seg7.map.qmsg
│ │ │ ├── seg7.pre_map.cdb
│ │ │ ├── seg7.pre_map.hdb
│ │ │ ├── seg7.rtlv.hdb
│ │ │ ├── seg7.rtlv_sg.cdb
│ │ │ ├── seg7.rtlv_sg_swap.cdb
│ │ │ ├── seg7.sgdiff.cdb
│ │ │ ├── seg7.sgdiff.hdb
│ │ │ ├── seg7.sld_design_entry_dsc.sci
│ │ │ ├── seg7.sld_design_entry.sci
│ │ │ ├── seg7.sta_cmp.8_slow.tdb
│ │ │ ├── seg7.sta.qmsg
│ │ │ ├── seg7.sta.rdb
│ │ │ ├── seg7.syn_hier_info
│ │ │ └── seg7.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── seg7.root_partition.cmp.atm
│ │ │ │ ├── seg7.root_partition.cmp.dfp
│ │ │ │ ├── seg7.root_partition.cmp.hdbx
│ │ │ │ ├── seg7.root_partition.cmp.kpt
│ │ │ │ ├── seg7.root_partition.cmp.logdb
│ │ │ │ ├── seg7.root_partition.cmp.rcf
│ │ │ │ ├── seg7.root_partition.map.atm
│ │ │ │ ├── seg7.root_partition.map.dpi
│ │ │ │ ├── seg7.root_partition.map.hdbx
│ │ │ │ └── seg7.root_partition.map.kpt
│ │ │ └── README
│ │ ├── seg7.asm.rpt
│ │ ├── seg7_assignment_defaults.qdf
│ │ ├── seg7.cdf
│ │ ├── seg7.done
│ │ ├── seg7.dpf
│ │ ├── seg7.eda.rpt
│ │ ├── seg7.fit.rpt
│ │ ├── seg7.fit.smsg
│ │ ├── seg7.fit.summary
│ │ ├── seg7.flow.rpt
│ │ ├── seg7.map.rpt
│ │ ├── seg7.map.summary
│ │ ├── seg7.pin
│ │ ├── seg7.pof
│ │ ├── seg7.qpf
│ │ ├── seg7.qsf
│ │ ├── seg7.qws
│ │ ├── seg7.sdc
│ │ ├── seg7.sof
│ │ ├── seg7.sta.rpt
│ │ ├── seg7.sta.summary
│ │ ├── seg7.tan.rpt
│ │ ├── seg7.tan.summary
│ │ ├── seg7.v
│ │ ├── seg7.v.bak
│ │ └── simulation
│ │ └── modelsim
│ │ ├── altera_mf.v
│ │ ├── cyclone
│ │ │ ├── a_graycounter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt3pram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altaccumulate
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altcam
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altclklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_bidir
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_in
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altdpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altdq_dqs
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altfp_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_accum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altparallel_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altpll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altqpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altserial_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsource_probe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsqrt
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsquare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altstratixii_oct
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsyncram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_and1
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_and16
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_asmiblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_asynch_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_asynch_lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_b17mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_b5mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_bmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_crcblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_dffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_dll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_lcell_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_mux41
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_nmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_ram_block
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_ram_pulse_generator
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_ram_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_routing_wire
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_low_latency
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_mixed_widths
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dummy_hub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _info
│ │ │ ├── jtag_tap_controller
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratix_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── parallel_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── pll_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── print_task
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── scfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── seg7
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── signal_gen
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_signaltap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_virtual_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ ├── _primary.dat
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│ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_tx_outclk
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_lvds_rx
│ │ │ │ ├── _primary.dat
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│ │ │ ├── stratix_tx_outclk
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.asm
│ │ │ ├── stx_m_cntr
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.asm
│ │ │ ├── stx_n_cntr
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.asm
│ │ │ ├── stx_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sys_ctrl_task
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── tb_seg7
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── ttn_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_atoms.v
│ │ ├── print_task.v
│ │ ├── seg7_modelsim.xrf
│ │ ├── seg7.sft
│ │ ├── seg7.vo
│ │ ├── seg7_v.sdo
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│ │ ├── tb_seg7prj.cr.mti
│ │ ├── tb_seg7prj.mpf
│ │ ├── tb_seg7.v
│ │ └── tb_seg7.v.bak
│ ├── ex3
│ │ ├── ex7_Cyclone_PLL_Test1
│ │ │ ├── cyclone_PLL.asm.rpt
│ │ │ ├── cyclone_PLL_assignment_defaults.qdf
│ │ │ ├── cyclone_PLL_description.txt
│ │ │ ├── cyclone_PLL.done
│ │ │ ├── cyclone_PLL.dpf
│ │ │ ├── cyclone_PLL.eda.rpt
│ │ │ ├── cyclone_PLL.fit.rpt
│ │ │ ├── cyclone_PLL.fit.smsg
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│ │ │ ├── cyclone_PLL.map.rpt
│ │ │ ├── cyclone_PLL.map.summary
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│ │ │ ├── cyclone_PLL.pof
│ │ │ ├── cyclone_PLL.qpf
│ │ │ ├── cyclone_PLL.qsf
│ │ │ ├── cyclone_PLL.qws
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│ │ │ ├── cyclone_PLL.sta.summary
│ │ │ ├── cyclone_PLL.tan.rpt
│ │ │ ├── cyclone_PLL.tan.summary
│ │ │ ├── cyclone_PLL_top.v
│ │ │ ├── cyclone_PLL_top.v.bak
│ │ │ ├── cyclone_PLL.v.bak
│ │ │ ├── db
│ │ │ │ ├── cyclone_PLL.(0).cnf.cdb
│ │ │ │ ├── cyclone_PLL.(0).cnf.hdb
│ │ │ │ ├── cyclone_PLL.(1).cnf.cdb
│ │ │ │ ├── cyclone_PLL.(1).cnf.hdb
│ │ │ │ ├── cyclone_PLL.(2).cnf.cdb
│ │ │ │ ├── cyclone_PLL.(2).cnf.hdb
│ │ │ │ ├── cyclone_PLL.asm.qmsg
│ │ │ │ ├── cyclone_PLL.cbx.xml
│ │ │ │ ├── cyclone_PLL.cmp0.ddb
│ │ │ │ ├── cyclone_PLL.cmp.bpm
│ │ │ │ ├── cyclone_PLL.cmp.cdb
│ │ │ │ ├── cyclone_PLL.cmp.ecobp
│ │ │ │ ├── cyclone_PLL.cmp.hdb
│ │ │ │ ├── cyclone_PLL.cmp.kpt
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│ │ │ │ ├── cyclone_PLL.eco.cdb
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│ │ │ │ ├── cyclone_PLL.hier_info
│ │ │ │ ├── cyclone_PLL.hif
│ │ │ │ ├── cyclone_PLL.lpc.html
│ │ │ │ ├── cyclone_PLL.lpc.rdb
│ │ │ │ ├── cyclone_PLL.lpc.txt
│ │ │ │ ├── cyclone_PLL.map_bb.cdb
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│ │ │ │ ├── cyclone_PLL.map_bb.logdb
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│ │ │ │ ├── cyclone_PLL.map.logdb
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│ │ │ │ ├── cyclone_PLL.sgdiff.cdb
│ │ │ │ ├── cyclone_PLL.sgdiff.hdb
│ │ │ │ ├── cyclone_PLL.sld_design_entry_dsc.sci
│ │ │ │ ├── cyclone_PLL.sld_design_entry.sci
│ │ │ │ ├── cyclone_PLL.sta_cmp.8_slow.tdb
│ │ │ │ ├── cyclone_PLL.sta.qmsg
│ │ │ │ ├── cyclone_PLL.sta.rdb
│ │ │ │ ├── cyclone_PLL.syn_hier_info
│ │ │ │ ├── cyclone_PLL.tis_db_list.ddb
│ │ │ │ ├── prev_cmp_cyclone_PLL.asm.qmsg
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│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── cyclone_PLL.root_partition.cmp.atm
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│ │ │ │ │ ├── cyclone_PLL.root_partition.cmp.hdbx
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│ │ │ │ │ ├── cyclone_PLL.root_partition.map.atm
│ │ │ │ │ ├── cyclone_PLL.root_partition.map.dpi
│ │ │ │ │ ├── cyclone_PLL.root_partition.map.hdbx
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│ │ │ │ │ └── cyclone_PLL.root_partition.merge_hb.atm
│ │ │ │ └── README
│ │ │ ├── PLL_ctrl_bb.v
│ │ │ ├── PLL_ctrl.bsf
│ │ │ ├── PLL_ctrl_inst.v
│ │ │ ├── PLL_ctrl.ppf
│ │ │ ├── PLL_ctrl.qip
│ │ │ ├── PLL_ctrl.v
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│ │ │ ├── PLL_ctrl_waveforms.html
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│ │ │ │ └── modelsim
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│ │ │ │ ├── cyclone_PLL.vo.bak
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│ │ │ │ ├── tb_PLL.v
│ │ │ │ └── tb_PLL.v.bak
│ │ │ └── tb_PLL.v.bak
│ │ └── ex8_cyclone_PLL_Test2
│ │ ├── cyclone_PLL.asm.rpt
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│ │ ├── cyclone_PLL_description.txt
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│ │ │ ├── cyclone_PLL.map.kpt
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│ │ │ ├── cyclone_PLL.sld_design_entry_dsc.sci
│ │ │ ├── cyclone_PLL.sld_design_entry.sci
│ │ │ ├── cyclone_PLL.syn_hier_info
│ │ │ ├── cyclone_PLL.tan.qmsg
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│ │ │ ├── prev_cmp_cyclone_PLL.qmsg
│ │ │ └── prev_cmp_cyclone_PLL.tan.qmsg
│ │ ├── incremental_db
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│ │ │ │ └── cyclone_PLL.root_partition.merge_hb.atm
│ │ │ └── README
│ │ ├── PLL_BZ.GIF
│ │ ├── PLL_ctrl_bb.v
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│ │ ├── PLL_ctrl_waveforms.html
│ │ ├── PLL_DELAY.GIF
│ │ ├── pll_no_delay.GIF
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── cyclone_atoms.v
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│ │ │ └── tb_PLL.v.bak
│ │ └── tb_PLL.v.bak
│ ├── ex4
│ │ └── uartfifo
│ │ ├── datagene.v
│ │ ├── datagene.v.bak
│ │ ├── db
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│ │ │ ├── prev_cmp_uartfifo.asm.qmsg
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│ │ │ ├── scfifo_ih61.tdf
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│ │ │ ├── uartfifo.(11).cnf.hdb
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│ │ │ ├── uartfifo.(13).cnf.hdb
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│ │ │ ├── uartfifo.(1).cnf.hdb
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│ │ │ ├── uartfifo.sld_design_entry_dsc.sci
│ │ │ ├── uartfifo.sld_design_entry.sci
│ │ │ ├── uartfifo.sta_cmp.8_slow.tdb
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│ │ │ │ ├── uartfifo.root_partition.map.atm
│ │ │ │ ├── uartfifo.root_partition.map.dpi
│ │ │ │ ├── uartfifo.root_partition.map.hdbx
│ │ │ │ └── uartfifo.root_partition.map.kpt
│ │ │ └── README
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── uartfifo_modelsim.xrf
│ │ │ ├── uartfifo.sft
│ │ │ ├── uartfifo.vo
│ │ │ └── uartfifo_v.sdo
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│ │ ├── uartfifo.jpg
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│ │ ├── uartfifo.map.summary
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│ ├── ex5
│ │ └── vgachar
│ │ ├── db
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│ │ │ ├── vga256.cmp.rdb
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│ │ │ ├── vga256.sgdiff.cdb
│ │ │ ├── vga256.sgdiff.hdb
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│ │ │ ├── vga256.sld_design_entry.sci
│ │ │ ├── vga256.syn_hier_info
│ │ │ ├── vga256.tan.qmsg
│ │ │ └── vga256.tis_db_list.ddb
│ │ ├── incremental_db
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│ │ │ │ ├── vga256.root_partition.cmp.atm
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│ │ │ │ ├── vga256.root_partition.map.hdbx
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│ │ ├── simulation
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│ │ ├── simulation
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│ │ ├── vga256.tan.summary
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│ ├── ex7
│ │ └── ex9_cof_M4K_test1
│ │ ├── db
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│ │ │ ├── mem_cof.(0).cnf.cdb
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│ │ │ ├── mem_cof_global_asgn_op.abo
│ │ │ ├── mem_cof.hier_info
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│ │ │ ├── mem_cof.sld_design_entry.sci
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│ │ ├── incremental_db
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│ │ │ │ ├── mem_cof.root_partition.cmp.atm
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│ │ │ │ ├── mem_cof.root_partition.cmp.logdb
│ │ │ │ ├── mem_cof.root_partition.cmp.rcf
│ │ │ │ ├── mem_cof.root_partition.map.atm
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│ │ │ │ ├── mem_cof.root_partition.map.hdbx
│ │ │ │ └── mem_cof.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mem_cof.asm.rpt
│ │ ├── mem_cof_assignment_defaults.qdf
│ │ ├── mem_cof.done
│ │ ├── mem_cof.eda.rpt
│ │ ├── mem_cof.fit.rpt
│ │ ├── mem_cof.fit.smsg
│ │ ├── mem_cof.fit.summary
│ │ ├── mem_cof.flow.rpt
│ │ ├── mem_cof.map.rpt
│ │ ├── mem_cof.map.summary
│ │ ├── mem_cof.pin
│ │ ├── mem_cof.pof
│ │ ├── mem_cof.qpf
│ │ ├── mem_cof.qsf
│ │ ├── mem_cof.qws
│ │ ├── mem_cof.sof
│ │ ├── mem_cof.tan.rpt
│ │ ├── mem_cof.tan.summary
│ │ ├── mem_cof.v
│ │ ├── mem_cof.v.bak
│ │ ├── ram_ctrl.v.bak
│ │ ├── simulation
│ │ │ ├── modelsim
│ │ │ │ ├── altera_mf.v
│ │ │ │ ├── cyclone_atoms.v
│ │ │ │ ├── mem_cof_modelsim.xrf
│ │ │ │ ├── mem_cof.sft
│ │ │ │ ├── mem_cof.vo
│ │ │ │ ├── mem_cof_v.sdo
│ │ │ │ ├── tb_m4kram.v
│ │ │ │ └── tb_m4kram.v.bak
│ │ │ └── sim_prj
│ │ │ ├── altera_mf.v
│ │ │ ├── cyclone
│ │ │ │ ├── a_graycounter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── alt3pram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altaccumulate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altcam
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altclklock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_bidir
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_in
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_out
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altdpram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altdq_dqs
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altfp_mult
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altlvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altlvds_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altmult_accum
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altmult_add
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altparallel_flash_loader
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altpll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altqpram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altserial_flash_loader
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altshift_taps
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsource_probe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsqrt
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsquare
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altstratixii_oct
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsyncram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_and1
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_and16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asmiblock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asynch_io
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asynch_lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_b17mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_b5mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_bmux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_crcblock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_dffe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_dll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_io
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_jtag
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_latch
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux41
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_nmux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_block
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_pulse_generator
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_routing_wire
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_async
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_dffpipe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_fefifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_low_latency
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_mixed_widths
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dffp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dummy_hub
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── _info
│ │ │ │ ├── jtag_tap_controller
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── mem_cof
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratix_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── parallel_add
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── pll_iobuf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── scfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── signal_gen
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_signaltap
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_virtual_jtag
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── tb_m4kram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ └── ttn_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_atoms.v
│ │ │ ├── mem_cof_modelsim.xrf
│ │ │ ├── mem_cof.sft
│ │ │ ├── mem_cof.vo
│ │ │ ├── mem_cof.vo.bak
│ │ │ ├── mem_cof_v.sdo
│ │ │ ├── sim_prj.cr.mti
│ │ │ ├── sim_prj.mpf
│ │ │ ├── tb_m4kram.v
│ │ │ ├── tb_m4kram.v.bak
│ │ │ └── vsim.wlf
│ │ ├── sys_ram_bb.v
│ │ ├── sys_ram.qip
│ │ ├── sys_ram.v
│ │ ├── sys_ram_wave0.jpg
│ │ ├── sys_ram_wave1.jpg
│ │ ├── sys_ram_waveforms.html
│ │ └── UNUSED
│ ├── ex8
│ │ └── ex10_cof_M4K_test2
│ │ ├── db
│ │ │ ├── altsyncram_et91.tdf
│ │ │ ├── altsyncram_ht91.tdf
│ │ │ ├── altsyncram_oaa1.tdf
│ │ │ ├── altsyncram_ot91.tdf
│ │ │ ├── cntr_0df.tdf
│ │ │ ├── mem_cof.(0).cnf.cdb
│ │ │ ├── mem_cof.(0).cnf.hdb
│ │ │ ├── mem_cof.(1).cnf.cdb
│ │ │ ├── mem_cof.(1).cnf.hdb
│ │ │ ├── mem_cof.(2).cnf.cdb
│ │ │ ├── mem_cof.(2).cnf.hdb
│ │ │ ├── mem_cof.(3).cnf.cdb
│ │ │ ├── mem_cof.(3).cnf.hdb
│ │ │ ├── mem_cof.(4).cnf.cdb
│ │ │ ├── mem_cof.(4).cnf.hdb
│ │ │ ├── mem_cof.(5).cnf.cdb
│ │ │ ├── mem_cof.(5).cnf.hdb
│ │ │ ├── mem_cof.asm.qmsg
│ │ │ ├── mem_cof.cbx.xml
│ │ │ ├── mem_cof.cmp0.ddb
│ │ │ ├── mem_cof.cmp.bpm
│ │ │ ├── mem_cof.cmp.cdb
│ │ │ ├── mem_cof.cmp.ecobp
│ │ │ ├── mem_cof.cmp.hdb
│ │ │ ├── mem_cof.cmp.kpt
│ │ │ ├── mem_cof.cmp.logdb
│ │ │ ├── mem_cof.cmp_merge.kpt
│ │ │ ├── mem_cof.cmp.rdb
│ │ │ ├── mem_cof.cmp.tdb
│ │ │ ├── mem_cof.db_info
│ │ │ ├── mem_cof.eco.cdb
│ │ │ ├── mem_cof.eda.qmsg
│ │ │ ├── mem_cof.fit.qmsg
│ │ │ ├── mem_cof_global_asgn_op.abo
│ │ │ ├── mem_cof.hier_info
│ │ │ ├── mem_cof.hif
│ │ │ ├── mem_cof.lpc.html
│ │ │ ├── mem_cof.lpc.rdb
│ │ │ ├── mem_cof.lpc.txt
│ │ │ ├── mem_cof.map_bb.cdb
│ │ │ ├── mem_cof.map_bb.hdb
│ │ │ ├── mem_cof.map_bb.logdb
│ │ │ ├── mem_cof.map.bpm
│ │ │ ├── mem_cof.map.cdb
│ │ │ ├── mem_cof.map.ecobp
│ │ │ ├── mem_cof.map.hdb
│ │ │ ├── mem_cof.map.kpt
│ │ │ ├── mem_cof.map.logdb
│ │ │ ├── mem_cof.map.qmsg
│ │ │ ├── mem_cof.pre_map.cdb
│ │ │ ├── mem_cof.pre_map.hdb
│ │ │ ├── mem_cof.rtlv.hdb
│ │ │ ├── mem_cof.rtlv_sg.cdb
│ │ │ ├── mem_cof.rtlv_sg_swap.cdb
│ │ │ ├── mem_cof.sgdiff.cdb
│ │ │ ├── mem_cof.sgdiff.hdb
│ │ │ ├── mem_cof.sld_design_entry_dsc.sci
│ │ │ ├── mem_cof.sld_design_entry.sci
│ │ │ ├── mem_cof.syn_hier_info
│ │ │ ├── mem_cof.tan.qmsg
│ │ │ ├── mem_cof.tis_db_list.ddb
│ │ │ ├── prev_cmp_mem_cof.asm.qmsg
│ │ │ ├── prev_cmp_mem_cof.eda.qmsg
│ │ │ ├── prev_cmp_mem_cof.fit.qmsg
│ │ │ ├── prev_cmp_mem_cof.map.qmsg
│ │ │ ├── prev_cmp_mem_cof.qmsg
│ │ │ ├── prev_cmp_mem_cof.tan.qmsg
│ │ │ ├── shift_taps_8rr.tdf
│ │ │ ├── shift_taps_9sr.tdf
│ │ │ ├── shift_taps_isr.tdf
│ │ │ └── shift_taps_nsr.tdf
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── mem_cof.root_partition.cmp.atm
│ │ │ │ ├── mem_cof.root_partition.cmp.dfp
│ │ │ │ ├── mem_cof.root_partition.cmp.hdbx
│ │ │ │ ├── mem_cof.root_partition.cmp.kpt
│ │ │ │ ├── mem_cof.root_partition.cmp.logdb
│ │ │ │ ├── mem_cof.root_partition.cmp.rcf
│ │ │ │ ├── mem_cof.root_partition.map.atm
│ │ │ │ ├── mem_cof.root_partition.map.dpi
│ │ │ │ ├── mem_cof.root_partition.map.hdbx
│ │ │ │ └── mem_cof.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mem_cof.asm.rpt
│ │ ├── mem_cof_assignment_defaults.qdf
│ │ ├── mem_cof.done
│ │ ├── mem_cof.eda.rpt
│ │ ├── mem_cof.fit.rpt
│ │ ├── mem_cof.fit.smsg
│ │ ├── mem_cof.fit.summary
│ │ ├── mem_cof.flow.rpt
│ │ ├── mem_cof.map.rpt
│ │ ├── mem_cof.map.summary
│ │ ├── mem_cof.pin
│ │ ├── mem_cof.pof
│ │ ├── mem_cof.qpf
│ │ ├── mem_cof.qsf
│ │ ├── mem_cof.qws
│ │ ├── mem_cof.sof
│ │ ├── mem_cof.tan.rpt
│ │ ├── mem_cof.tan.summary
│ │ ├── mem_cof.v
│ │ ├── mem_cof.v.bak
│ │ ├── shift_ram_bb.v
│ │ ├── shift_ram.bsf
│ │ ├── shift_ram.qip
│ │ ├── shift_ram.v
│ │ ├── shift_ram_wave0.jpg
│ │ ├── shift_ram_wave1.jpg
│ │ ├── shift_ram_waveforms.html
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── altera_mf.v
│ │ │ ├── cyclone
│ │ │ │ ├── a_graycounter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── alt3pram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altaccumulate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altcam
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altclklock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_bidir
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_in
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altddio_out
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altdpram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altdq_dqs
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altfp_mult
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altlvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altlvds_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altmult_accum
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altmult_add
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altparallel_flash_loader
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altpll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altqpram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altserial_flash_loader
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altshift_taps
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsource_probe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsqrt
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsquare
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altstratixii_oct
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── altsyncram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── arm_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cda_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_and1
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_and16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asmiblock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asynch_io
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_asynch_lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_b17mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_b5mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_bmux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_crcblock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_dffe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_dll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_io
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_jtag
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_latch
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_lcell_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_mux41
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_nmux21
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_block
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_pulse_generator
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_ram_register
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_routing_wire
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── cyclone_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_async
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_dffpipe
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_fefifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_low_latency
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_mixed_widths
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dcfifo_sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dffp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── dummy_hub
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── flexible_lvds_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── _info
│ │ │ │ ├── jtag_tap_controller
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── lcell
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── mem_cof
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_pll_reg
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratixii_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── @m@f_stratix_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── parallel_add
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── pll_iobuf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── scfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── signal_gen
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_signaltap
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── sld_virtual_jtag
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratixii_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_lvds_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stratix_tx_outclk
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── stx_scale_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── tb_m4kram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_m_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ ├── ttn_n_cntr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ └── verilog.asm
│ │ │ │ └── ttn_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cyclone_atoms.v
│ │ │ ├── mem_cof_modelsim.xrf
│ │ │ ├── mem_cof.sft
│ │ │ ├── mem_cof.vo
│ │ │ ├── mem_cof_v.sdo
│ │ │ ├── sim_pjf_shift.cr.mti
│ │ │ ├── sim_pjf_shift.mpf
│ │ │ ├── tb_m4kram.v
│ │ │ ├── tb_m4kram.v.bak
│ │ │ └── vsim.wlf
│ │ ├── sys_ram.qip
│ │ └── UNUSED
│ └── ex9
│ ├── reference_verilog
│ │ ├── README.v
│ │ └── SDRSD50_071010.v
│ └── sdram_mdl
│ ├── datagene.v
│ ├── datagene.v.bak
│ ├── db
│ │ ├── add_sub_918.tdf
│ │ ├── add_sub_gub.tdf
│ │ ├── add_sub_se8.tdf
│ │ ├── a_fefifo_ctc.tdf
│ │ ├── a_fefifo_htc.tdf
│ │ ├── a_gray2bin_q4b.tdf
│ │ ├── a_graycounter_u06.tdf
│ │ ├── alt_sync_fifo_0fm.tdf
│ │ ├── alt_sync_fifo_0oi.tdf
│ │ ├── alt_synch_pipe_oc8.tdf
│ │ ├── alt_synch_pipe_pc8.tdf
│ │ ├── altsyncram_1lh1.tdf
│ │ ├── cntr_cta.tdf
│ │ ├── cntr_kua.tdf
│ │ ├── dcfifo_35l1.tdf
│ │ ├── dcfifo_o2l1.tdf
│ │ ├── dffpipe_gd9.tdf
│ │ ├── dffpipe_id9.tdf
│ │ ├── dffpipe_jd9.tdf
│ │ ├── dpram_6o31.tdf
│ │ ├── prev_cmp_sdr_test.asm.qmsg
│ │ ├── prev_cmp_sdr_test.eda.qmsg
│ │ ├── prev_cmp_sdr_test.fit.qmsg
│ │ ├── prev_cmp_sdr_test.map.qmsg
│ │ ├── prev_cmp_sdr_test.qmsg
│ │ ├── prev_cmp_sdr_test.sta.qmsg
│ │ ├── sdr_test.(0).cnf.cdb
│ │ ├── sdr_test.(0).cnf.hdb
│ │ ├── sdr_test.(10).cnf.cdb
│ │ ├── sdr_test.(10).cnf.hdb
│ │ ├── sdr_test.(11).cnf.cdb
│ │ ├── sdr_test.(11).cnf.hdb
│ │ ├── sdr_test.(12).cnf.cdb
│ │ ├── sdr_test.(12).cnf.hdb
│ │ ├── sdr_test.(13).cnf.cdb
│ │ ├── sdr_test.(13).cnf.hdb
│ │ ├── sdr_test.(14).cnf.cdb
│ │ ├── sdr_test.(14).cnf.hdb
│ │ ├── sdr_test.(15).cnf.cdb
│ │ ├── sdr_test.(15).cnf.hdb
│ │ ├── sdr_test.(16).cnf.cdb
│ │ ├── sdr_test.(16).cnf.hdb
│ │ ├── sdr_test.(17).cnf.cdb
│ │ ├── sdr_test.(17).cnf.hdb
│ │ ├── sdr_test.(18).cnf.cdb
│ │ ├── sdr_test.(18).cnf.hdb
│ │ ├── sdr_test.(19).cnf.cdb
│ │ ├── sdr_test.(19).cnf.hdb
│ │ ├── sdr_test.(1).cnf.cdb
│ │ ├── sdr_test.(1).cnf.hdb
│ │ ├── sdr_test.(20).cnf.cdb
│ │ ├── sdr_test.(20).cnf.hdb
│ │ ├── sdr_test.(21).cnf.cdb
│ │ ├── sdr_test.(21).cnf.hdb
│ │ ├── sdr_test.(22).cnf.cdb
│ │ ├── sdr_test.(22).cnf.hdb
│ │ ├── sdr_test.(2).cnf.cdb
│ │ ├── sdr_test.(2).cnf.hdb
│ │ ├── sdr_test.(3).cnf.cdb
│ │ ├── sdr_test.(3).cnf.hdb
│ │ ├── sdr_test.(4).cnf.cdb
│ │ ├── sdr_test.(4).cnf.hdb
│ │ ├── sdr_test.(5).cnf.cdb
│ │ ├── sdr_test.(5).cnf.hdb
│ │ ├── sdr_test.(6).cnf.cdb
│ │ ├── sdr_test.(6).cnf.hdb
│ │ ├── sdr_test.(7).cnf.cdb
│ │ ├── sdr_test.(7).cnf.hdb
│ │ ├── sdr_test.(8).cnf.cdb
│ │ ├── sdr_test.(8).cnf.hdb
│ │ ├── sdr_test.(9).cnf.cdb
│ │ ├── sdr_test.(9).cnf.hdb
│ │ ├── sdr_test.asm.qmsg
│ │ ├── sdr_test.cbx.xml
│ │ ├── sdr_test.cmp0.ddb
│ │ ├── sdr_test.cmp.bpm
│ │ ├── sdr_test.cmp.cdb
│ │ ├── sdr_test.cmp.ecobp
│ │ ├── sdr_test.cmp.hdb
│ │ ├── sdr_test.cmp.kpt
│ │ ├── sdr_test.cmp.logdb
│ │ ├── sdr_test.cmp_merge.kpt
│ │ ├── sdr_test.cmp.rdb
│ │ ├── sdr_test.db_info
│ │ ├── sdr_test.eco.cdb
│ │ ├── sdr_test.eda.qmsg
│ │ ├── sdr_test.fit.qmsg
│ │ ├── sdr_test_global_asgn_op.abo
│ │ ├── sdr_test.hier_info
│ │ ├── sdr_test.hif
│ │ ├── sdr_test.lpc.html
│ │ ├── sdr_test.lpc.rdb
│ │ ├── sdr_test.lpc.txt
│ │ ├── sdr_test.map_bb.cdb
│ │ ├── sdr_test.map_bb.hdb
│ │ ├── sdr_test.map_bb.logdb
│ │ ├── sdr_test.map.bpm
│ │ ├── sdr_test.map.cdb
│ │ ├── sdr_test.map.ecobp
│ │ ├── sdr_test.map.hdb
│ │ ├── sdr_test.map.kpt
│ │ ├── sdr_test.map.logdb
│ │ ├── sdr_test.map.qmsg
│ │ ├── sdr_test.pre_map.cdb
│ │ ├── sdr_test.pre_map.hdb
│ │ ├── sdr_test.rpp.qmsg
│ │ ├── sdr_test.rtlv.hdb
│ │ ├── sdr_test.rtlv_sg.cdb
│ │ ├── sdr_test.rtlv_sg_swap.cdb
│ │ ├── sdr_test.sgate.rvd
│ │ ├── sdr_test.sgate_sm.rvd
│ │ ├── sdr_test.sgdiff.cdb
│ │ ├── sdr_test.sgdiff.hdb
│ │ ├── sdr_test.sld_design_entry_dsc.sci
│ │ ├── sdr_test.sld_design_entry.sci
│ │ ├── sdr_test.smp_dump.txt
│ │ ├── sdr_test.sta_cmp.8_slow.tdb
│ │ ├── sdr_test.sta.qmsg
│ │ ├── sdr_test.sta.rdb
│ │ ├── sdr_test.syn_hier_info
│ │ └── sdr_test.tis_db_list.ddb
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── sdr_test.root_partition.cmp.atm
│ │ │ ├── sdr_test.root_partition.cmp.dfp
│ │ │ ├── sdr_test.root_partition.cmp.hdbx
│ │ │ ├── sdr_test.root_partition.cmp.kpt
│ │ │ ├── sdr_test.root_partition.cmp.logdb
│ │ │ ├── sdr_test.root_partition.cmp.rcf
│ │ │ ├── sdr_test.root_partition.map.atm
│ │ │ ├── sdr_test.root_partition.map.dpi
│ │ │ ├── sdr_test.root_partition.map.hdbx
│ │ │ ├── sdr_test.root_partition.map.kpt
│ │ │ └── sdr_test.root_partition.merge_hb.atm
│ │ └── README
│ ├── init_state_r.jpg
│ ├── PLL_ctrl_bb.v
│ ├── PLL_ctrl.bsf
│ ├── PLL_ctrl_inst.v
│ ├── PLL_ctrl.ppf
│ ├── PLL_ctrl.qip
│ ├── PLL_ctrl.v
│ ├── PLL_ctrl_wave0.jpg
│ ├── PLL_ctrl_waveforms.html
│ ├── rdfifo_bb.v
│ ├── rdfifo.bsf
│ ├── rdfifo_inst.v
│ ├── rdfifo.qip
│ ├── rdfifo.v
│ ├── rdfifo_wave0.jpg
│ ├── rdfifo_waveforms.html
│ ├── sdfifo_ctrl_uut_sdffifoctrl.jpg
│ ├── sdfifo_ctrl.v
│ ├── sdfifo_ctrl.v.bak
│ ├── sdram_cmd.v
│ ├── sdram_cmd.v.bak
│ ├── sdram_ctrl.v
│ ├── sdram_ctrl.v.bak
│ ├── sdram_top_uut_sdramtop.jpg
│ ├── sdram_top.v
│ ├── sdram_top.v.bak
│ ├── sdram_wr_data.v
│ ├── sdram_wr_data.v.bak
│ ├── sdr_para.v
│ ├── sdr_para.v.bak
│ ├── sdr_test.asm.rpt
│ ├── sdr_test_assignment_defaults.qdf
│ ├── sdr_test.cdf
│ ├── sdr_test.done
│ ├── sdr_test.dpf
│ ├── sdr_test.eda.rpt
│ ├── sdr_test.fit.rpt
│ ├── sdr_test.fit.smsg
│ ├── sdr_test.fit.summary
│ ├── sdr_test.flow.rpt
│ ├── sdr_test.jpg
│ ├── sdr_test.map.rpt
│ ├── sdr_test.map.summary
│ ├── sdr_test.pin
│ ├── sdr_test.pof
│ ├── sdr_test.qpf
│ ├── sdr_test.qsf
│ ├── sdr_test.qws
│ ├── sdr_test.rar
│ ├── sdr_test.sdc
│ ├── sdr_test.sdc.bak
│ ├── sdr_test.sof
│ ├── sdr_test.sta.rpt
│ ├── sdr_test.sta.summary
│ ├── sdr_test.v
│ ├── sdr_test.v.bak
│ ├── simulation
│ │ └── modelsim
│ │ ├── altera_mf.v
│ │ ├── cyclone_atoms.v
│ │ ├── print_task.v
│ │ ├── sdram_test.cr.mti
│ │ ├── sdram_test.mpf
│ │ ├── SDRSD50_071010.v
│ │ ├── SDRSD50_071010.v.bak
│ │ ├── sdr_test_modelsim.xrf
│ │ ├── sdr_test.sft
│ │ ├── sdr_test.vo
│ │ ├── sdr_test_v.sdo
│ │ ├── sys_ctrl_task.v
│ │ ├── tb_sdrtest.rar
│ │ ├── tb_sdrtest.v
│ │ ├── tb_sdrtest.v.bak
│ │ ├── transcript
│ │ └── write_232rx_file.txt
│ ├── sys_ctrl.v
│ ├── sys_ctrl.v.bak
│ ├── uart_ctrl.v
│ ├── uart_speed_select.v
│ ├── uart_tx.v
│ ├── work_state_r.jpg
│ ├── wrfifo_bb.v
│ ├── wrfifo.bsf
│ ├── wrfifo_inst.v
│ ├── wrfifo.qip
│ ├── wrfifo.v
│ ├── wrfifo_wave0.jpg
│ ├── wrfifo_waveforms.html
│ └── 时序分析.txt
├── 基于EPM240的入门实验
│ ├── EX1
│ │ └── clkdivverilog
│ │ ├── clkdiv.asm.rpt
│ │ ├── clkdiv_assignment_defaults.qdf
│ │ ├── clkdiv.cdf
│ │ ├── clkdiv.done
│ │ ├── clkdiv.dpf
│ │ ├── clkdiv.fit.rpt
│ │ ├── clkdiv.fit.smsg
│ │ ├── clkdiv.fit.summary
│ │ ├── clkdiv.flow.rpt
│ │ ├── clkdiv.map.rpt
│ │ ├── clkdiv.map.summary
│ │ ├── clkdiv.pin
│ │ ├── clkdiv.pof
│ │ ├── clkdiv.qpf
│ │ ├── clkdiv.qsf
│ │ ├── clkdiv.qws
│ │ ├── clkdiv.tan.rpt
│ │ ├── clkdiv.tan.summary
│ │ ├── clkdiv.v
│ │ ├── clkdiv.v.bak
│ │ ├── db
│ │ │ ├── clkdiv.(0).cnf.cdb
│ │ │ ├── clkdiv.(0).cnf.hdb
│ │ │ ├── clkdiv.asm_labs.ddb
│ │ │ ├── clkdiv.asm.qmsg
│ │ │ ├── clkdiv.cbx.xml
│ │ │ ├── clkdiv.cmp0.ddb
│ │ │ ├── clkdiv.cmp.cdb
│ │ │ ├── clkdiv.cmp.hdb
│ │ │ ├── clkdiv.cmp.kpt
│ │ │ ├── clkdiv.cmp.logdb
│ │ │ ├── clkdiv.cmp.rdb
│ │ │ ├── clkdiv.cmp.tdb
│ │ │ ├── clkdiv.db_info
│ │ │ ├── clkdiv.eco.cdb
│ │ │ ├── clkdiv.fit.qmsg
│ │ │ ├── clkdiv_global_asgn_op.abo
│ │ │ ├── clkdiv.hier_info
│ │ │ ├── clkdiv.hif
│ │ │ ├── clkdiv.lpc.html
│ │ │ ├── clkdiv.lpc.rdb
│ │ │ ├── clkdiv.lpc.txt
│ │ │ ├── clkdiv.map.cdb
│ │ │ ├── clkdiv.map.hdb
│ │ │ ├── clkdiv.map.logdb
│ │ │ ├── clkdiv.map.qmsg
│ │ │ ├── clkdiv.pre_map.cdb
│ │ │ ├── clkdiv.pre_map.hdb
│ │ │ ├── clkdiv.rtlv.hdb
│ │ │ ├── clkdiv.rtlv_sg.cdb
│ │ │ ├── clkdiv.rtlv_sg_swap.cdb
│ │ │ ├── clkdiv.sgdiff.cdb
│ │ │ ├── clkdiv.sgdiff.hdb
│ │ │ ├── clkdiv.sld_design_entry_dsc.sci
│ │ │ ├── clkdiv.sld_design_entry.sci
│ │ │ ├── clkdiv.syn_hier_info
│ │ │ ├── clkdiv.tan.qmsg
│ │ │ ├── clkdiv.tis_db_list.ddb
│ │ │ ├── prev_cmp_clkdiv.asm.qmsg
│ │ │ ├── prev_cmp_clkdiv.fit.qmsg
│ │ │ ├── prev_cmp_clkdiv.map.qmsg
│ │ │ ├── prev_cmp_clkdiv.qmsg
│ │ │ └── prev_cmp_clkdiv.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── clkdiv.root_partition.map.kpt
│ │ │ └── README
│ │ └── sopc_builder_debug_log.txt
│ ├── EX10
│ │ └── verilogsram
│ │ ├── db
│ │ │ ├── prev_cmp_sram_test.asm.qmsg
│ │ │ ├── prev_cmp_sram_test.eda.qmsg
│ │ │ ├── prev_cmp_sram_test.fit.qmsg
│ │ │ ├── prev_cmp_sram_test.map.qmsg
│ │ │ ├── prev_cmp_sram_test.qmsg
│ │ │ ├── prev_cmp_sram_test.tan.qmsg
│ │ │ ├── sram_test.db_info
│ │ │ ├── sram_test.eco.cdb
│ │ │ └── sram_test.sld_design_entry.sci
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── sram_test.root_partition.map.kpt
│ │ │ └── README
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── maxii_atoms.v
│ │ │ ├── sram_test_modelsim.xrf
│ │ │ ├── sram_test.sft
│ │ │ ├── sram_test.vo
│ │ │ ├── sram_test_v.sdo
│ │ │ ├── tb_sramtest.v
│ │ │ └── tb_sramtest.v.bak
│ │ ├── sram_test.asm.rpt
│ │ ├── sram_test_assignment_defaults.qdf
│ │ ├── sram_test.cdf
│ │ ├── sram_test.done
│ │ ├── sram_test.dpf
│ │ ├── sram_test.eda.rpt
│ │ ├── sram_test.fit.rpt
│ │ ├── sram_test.fit.smsg
│ │ ├── sram_test.fit.summary
│ │ ├── sram_test.flow.rpt
│ │ ├── sram_test.map.rpt
│ │ ├── sram_test.map.summary
│ │ ├── sram_test.pin
│ │ ├── sram_test.pof
│ │ ├── sram_test.qpf
│ │ ├── sram_test.qsf
│ │ ├── sram_test.qws
│ │ ├── sram_test.tan.rpt
│ │ ├── sram_test.tan.summary
│ │ ├── sram_test.v
│ │ └── sram_test.v.bak
│ ├── EX11
│ │ └── myosctest
│ │ ├── db
│ │ │ ├── myosctest.(0).cnf.cdb
│ │ │ ├── myosctest.(0).cnf.hdb
│ │ │ ├── myosctest.(1).cnf.cdb
│ │ │ ├── myosctest.(1).cnf.hdb
│ │ │ ├── myosctest.(2).cnf.cdb
│ │ │ ├── myosctest.(2).cnf.hdb
│ │ │ ├── myosctest.asm_labs.ddb
│ │ │ ├── myosctest.asm.qmsg
│ │ │ ├── myosctest.cbx.xml
│ │ │ ├── myosctest.cmp0.ddb
│ │ │ ├── myosctest.cmp.cdb
│ │ │ ├── myosctest.cmp.hdb
│ │ │ ├── myosctest.cmp.kpt
│ │ │ ├── myosctest.cmp.logdb
│ │ │ ├── myosctest.cmp.rdb
│ │ │ ├── myosctest.cmp.tdb
│ │ │ ├── myosctest.db_info
│ │ │ ├── myosctest.eco.cdb
│ │ │ ├── myosctest.eda.qmsg
│ │ │ ├── myosctest.fit.qmsg
│ │ │ ├── myosctest_global_asgn_op.abo
│ │ │ ├── myosctest.hier_info
│ │ │ ├── myosctest.hif
│ │ │ ├── myosctest.lpc.html
│ │ │ ├── myosctest.lpc.rdb
│ │ │ ├── myosctest.lpc.txt
│ │ │ ├── myosctest.map.cdb
│ │ │ ├── myosctest.map.hdb
│ │ │ ├── myosctest.map.logdb
│ │ │ ├── myosctest.map.qmsg
│ │ │ ├── myosctest.pre_map.cdb
│ │ │ ├── myosctest.pre_map.hdb
│ │ │ ├── myosctest.rtlv.hdb
│ │ │ ├── myosctest.rtlv_sg.cdb
│ │ │ ├── myosctest.rtlv_sg_swap.cdb
│ │ │ ├── myosctest.sgdiff.cdb
│ │ │ ├── myosctest.sgdiff.hdb
│ │ │ ├── myosctest.sld_design_entry_dsc.sci
│ │ │ ├── myosctest.sld_design_entry.sci
│ │ │ ├── myosctest.syn_hier_info
│ │ │ ├── myosctest.tan.qmsg
│ │ │ ├── myosctest.tis_db_list.ddb
│ │ │ ├── prev_cmp_myosctest.asm.qmsg
│ │ │ ├── prev_cmp_myosctest.eda.qmsg
│ │ │ ├── prev_cmp_myosctest.fit.qmsg
│ │ │ ├── prev_cmp_myosctest.map.qmsg
│ │ │ ├── prev_cmp_myosctest.qmsg
│ │ │ ├── prev_cmp_myosctest.tan.qmsg
│ │ │ └── wed.wsf
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── myosctest.root_partition.map.kpt
│ │ │ └── README
│ │ ├── internal_osc_bb.v
│ │ ├── internal_osc.bsf
│ │ ├── internal_osc_inst.v
│ │ ├── internal_osc.qip
│ │ ├── internal_osc.v
│ │ ├── myosctest.asm.rpt
│ │ ├── myosctest_assignment_defaults.qdf
│ │ ├── myosctest.done
│ │ ├── myosctest.eda.rpt
│ │ ├── myosctest.fit.rpt
│ │ ├── myosctest.fit.smsg
│ │ ├── myosctest.fit.summary
│ │ ├── myosctest.flow.rpt
│ │ ├── myosctest.map.rpt
│ │ ├── myosctest.map.summary
│ │ ├── myosctest.pin
│ │ ├── myosctest.pof
│ │ ├── myosctest.qpf
│ │ ├── myosctest.qsf
│ │ ├── myosctest.qws
│ │ ├── myosctest.tan.rpt
│ │ ├── myosctest.v
│ │ ├── myosctest.v.bak
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── myosctest_modelsim.xrf
│ │ │ ├── myosctest.sft
│ │ │ ├── myosctest.vo
│ │ │ ├── myosctest_v.sdo
│ │ │ └── tb_myosctest.v
│ │ ├── tb_myosctest.v.bak
│ │ └── vwf_myosctest.vwf
│ ├── EX12
│ │ └── UFTtest
│ │ ├── db
│ │ │ ├── cmpr_2vb.tdf
│ │ │ ├── cntr_dsj.tdf
│ │ │ ├── prev_cmp_ufmtest.asm.qmsg
│ │ │ ├── prev_cmp_ufmtest.eda.qmsg
│ │ │ ├── prev_cmp_ufmtest.fit.qmsg
│ │ │ ├── prev_cmp_ufmtest.map.qmsg
│ │ │ ├── prev_cmp_ufmtest.qmsg
│ │ │ ├── prev_cmp_ufmtest.tan.qmsg
│ │ │ ├── ufmtest.db_info
│ │ │ ├── ufmtest.eco.cdb
│ │ │ └── ufmtest.sld_design_entry.sci
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── ufmtest.root_partition.map.kpt
│ │ │ └── README
│ │ ├── para_ufm_bb.v
│ │ ├── para_ufm.bsf
│ │ ├── para_ufm_inst.v
│ │ ├── para_ufm.qip
│ │ ├── para_ufm.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── maxii_atoms.v
│ │ │ ├── tb_ufmtest.v
│ │ │ ├── tb_ufmtest.v.bak
│ │ │ ├── ufmtest_modelsim.xrf
│ │ │ ├── ufmtest.sft
│ │ │ ├── ufmtest.vo
│ │ │ └── ufmtest_v.sdo
│ │ ├── ufmtest.asm.rpt
│ │ ├── ufmtest_assignment_defaults.qdf
│ │ ├── ufmtest.done
│ │ ├── ufmtest.dpf
│ │ ├── ufmtest.eda.rpt
│ │ ├── ufmtest.fit.rpt
│ │ ├── ufmtest.fit.smsg
│ │ ├── ufmtest.fit.summary
│ │ ├── ufmtest.flow.rpt
│ │ ├── ufmtest.map.rpt
│ │ ├── ufmtest.map.smsg
│ │ ├── ufmtest.map.summary
│ │ ├── ufmtest.pin
│ │ ├── ufmtest.pof
│ │ ├── ufmtest.qpf
│ │ ├── ufmtest.qsf
│ │ ├── ufmtest.qws
│ │ ├── ufmtest.tan.rpt
│ │ ├── ufmtest.tan.summary
│ │ ├── ufmtest.v
│ │ └── ufmtest.v.bak
│ ├── EX13
│ │ └── modelsim_test
│ │ ├── db
│ │ │ ├── modelsim_test.db_info
│ │ │ ├── modelsim_test.eco.cdb
│ │ │ └── modelsim_test.sld_design_entry.sci
│ │ ├── modelsim_test.asm.rpt
│ │ ├── modelsim_test_assignment_defaults.qdf
│ │ ├── modelsim_test.done
│ │ ├── modelsim_test.eda.rpt
│ │ ├── modelsim_test.fit.rpt
│ │ ├── modelsim_test.fit.smsg
│ │ ├── modelsim_test.fit.summary
│ │ ├── modelsim_test.flow.rpt
│ │ ├── modelsim_test.map.rpt
│ │ ├── modelsim_test.map.summary
│ │ ├── modelsim_test.pin
│ │ ├── modelsim_test.qpf
│ │ ├── modelsim_test.qsf
│ │ ├── modelsim_test.qws
│ │ ├── modelsim_test.tan.rpt
│ │ ├── modelsim_test.tan.summary
│ │ ├── modelsim_test.v
│ │ ├── modelsim_test.v.bak
│ │ └── simulation
│ │ └── modelsim
│ │ ├── maxii_atoms.v
│ │ ├── modelsim_test_modelsim.xrf
│ │ ├── modelsim_test.vo
│ │ ├── modelsim_test_v.sdo
│ │ ├── vtf_test.v
│ │ └── vtf_test.v.bak
│ ├── EX2
│ │ └── keyscanverilog
│ │ ├── db
│ │ │ ├── prev_cmp_sw_debounce.asm.qmsg
│ │ │ ├── prev_cmp_sw_debounce.fit.qmsg
│ │ │ ├── prev_cmp_sw_debounce.map.qmsg
│ │ │ ├── prev_cmp_sw_debounce.qmsg
│ │ │ ├── prev_cmp_sw_debounce.tan.qmsg
│ │ │ ├── sw_debounce.(0).cnf.cdb
│ │ │ ├── sw_debounce.(0).cnf.hdb
│ │ │ ├── sw_debounce.asm_labs.ddb
│ │ │ ├── sw_debounce.asm.qmsg
│ │ │ ├── sw_debounce.cbx.xml
│ │ │ ├── sw_debounce.cmp0.ddb
│ │ │ ├── sw_debounce.cmp.cdb
│ │ │ ├── sw_debounce.cmp.hdb
│ │ │ ├── sw_debounce.cmp.kpt
│ │ │ ├── sw_debounce.cmp.logdb
│ │ │ ├── sw_debounce.cmp.rdb
│ │ │ ├── sw_debounce.cmp.tdb
│ │ │ ├── sw_debounce.db_info
│ │ │ ├── sw_debounce.eco.cdb
│ │ │ ├── sw_debounce.fit.qmsg
│ │ │ ├── sw_debounce_global_asgn_op.abo
│ │ │ ├── sw_debounce.hier_info
│ │ │ ├── sw_debounce.hif
│ │ │ ├── sw_debounce.lpc.html
│ │ │ ├── sw_debounce.lpc.rdb
│ │ │ ├── sw_debounce.lpc.txt
│ │ │ ├── sw_debounce.map.cdb
│ │ │ ├── sw_debounce.map.hdb
│ │ │ ├── sw_debounce.map.logdb
│ │ │ ├── sw_debounce.map.qmsg
│ │ │ ├── sw_debounce.pre_map.cdb
│ │ │ ├── sw_debounce.pre_map.hdb
│ │ │ ├── sw_debounce.rtlv.hdb
│ │ │ ├── sw_debounce.rtlv_sg.cdb
│ │ │ ├── sw_debounce.rtlv_sg_swap.cdb
│ │ │ ├── sw_debounce.sgdiff.cdb
│ │ │ ├── sw_debounce.sgdiff.hdb
│ │ │ ├── sw_debounce.sld_design_entry_dsc.sci
│ │ │ ├── sw_debounce.sld_design_entry.sci
│ │ │ ├── sw_debounce.syn_hier_info
│ │ │ ├── sw_debounce.tan.qmsg
│ │ │ └── sw_debounce.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── sw_debounce.root_partition.map.kpt
│ │ │ └── README
│ │ ├── sw_debounce.asm.rpt
│ │ ├── sw_debounce_assignment_defaults.qdf
│ │ ├── sw_debounce.cdf
│ │ ├── sw_debounce.done
│ │ ├── sw_debounce.dpf
│ │ ├── sw_debounce.fit.rpt
│ │ ├── sw_debounce.fit.smsg
│ │ ├── sw_debounce.fit.summary
│ │ ├── sw_debounce.flow.rpt
│ │ ├── sw_debounce.map.rpt
│ │ ├── sw_debounce.map.summary
│ │ ├── sw_debounce.pin
│ │ ├── sw_debounce.pof
│ │ ├── sw_debounce.qpf
│ │ ├── sw_debounce.qsf
│ │ ├── sw_debounce.qws
│ │ ├── sw_debounce.tan.rpt
│ │ ├── sw_debounce.tan.summary
│ │ ├── sw_debounce.v
│ │ ├── sw_debounce.v.bak
│ │ └── transcript
│ ├── EX3
│ │ └── johnsonverilog
│ │ ├── db
│ │ │ ├── johnson.db_info
│ │ │ ├── johnson.eco.cdb
│ │ │ ├── johnson.sld_design_entry.sci
│ │ │ ├── prev_cmp_johnson.asm.qmsg
│ │ │ ├── prev_cmp_johnson.fit.qmsg
│ │ │ ├── prev_cmp_johnson.map.qmsg
│ │ │ ├── prev_cmp_johnson.qmsg
│ │ │ └── prev_cmp_johnson.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── johnson.root_partition.map.kpt
│ │ │ └── README
│ │ ├── johnson.asm.rpt
│ │ ├── johnson_assignment_defaults.qdf
│ │ ├── johnson.cdf
│ │ ├── johnson.done
│ │ ├── johnson.dpf
│ │ ├── johnson.fit.rpt
│ │ ├── johnson.fit.smsg
│ │ ├── johnson.fit.summary
│ │ ├── johnson.flow.rpt
│ │ ├── johnson.map.rpt
│ │ ├── johnson.map.summary
│ │ ├── johnson.pin
│ │ ├── johnson.pof
│ │ ├── johnson.qpf
│ │ ├── johnson.qsf
│ │ ├── johnson.qws
│ │ ├── johnson.tan.rpt
│ │ ├── johnson.tan.summary
│ │ ├── johnson.v
│ │ └── johnson.v.bak
│ ├── EX4
│ │ └── verilogled7
│ │ ├── db
│ │ │ ├── led_seg7.db_info
│ │ │ ├── led_seg7.eco.cdb
│ │ │ ├── led_seg7.sld_design_entry.sci
│ │ │ ├── prev_cmp_led_seg7.asm.qmsg
│ │ │ ├── prev_cmp_led_seg7.fit.qmsg
│ │ │ ├── prev_cmp_led_seg7.map.qmsg
│ │ │ ├── prev_cmp_led_seg7.qmsg
│ │ │ └── prev_cmp_led_seg7.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── led_seg7.root_partition.map.kpt
│ │ │ └── README
│ │ ├── led_seg7.asm.rpt
│ │ ├── led_seg7_assignment_defaults.qdf
│ │ ├── led_seg7.cdf
│ │ ├── led_seg7.done
│ │ ├── led_seg7.dpf
│ │ ├── led_seg7.fit.rpt
│ │ ├── led_seg7.fit.smsg
│ │ ├── led_seg7.fit.summary
│ │ ├── led_seg7.flow.rpt
│ │ ├── led_seg7.map.rpt
│ │ ├── led_seg7.map.summary
│ │ ├── led_seg7.pin
│ │ ├── led_seg7.pof
│ │ ├── led_seg7.qpf
│ │ ├── led_seg7.qsf
│ │ ├── led_seg7.qws
│ │ ├── led_seg7.tan.rpt
│ │ ├── led_seg7.tan.summary
│ │ ├── led_seg7.v
│ │ ├── led_seg7.v.bak
│ │ └── transcript
│ ├── EX5
│ │ └── mux16
│ │ ├── db
│ │ │ ├── mux16.(0).cnf.cdb
│ │ │ ├── mux16.(0).cnf.hdb
│ │ │ ├── mux16.ae.hdb
│ │ │ ├── mux16.asm_labs.ddb
│ │ │ ├── mux16.asm.qmsg
│ │ │ ├── mux16.cbx.xml
│ │ │ ├── mux16.cmp0.ddb
│ │ │ ├── mux16.cmp.cdb
│ │ │ ├── mux16.cmp.hdb
│ │ │ ├── mux16.cmp.kpt
│ │ │ ├── mux16.cmp.logdb
│ │ │ ├── mux16.cmp.rdb
│ │ │ ├── mux16.cmp.tdb
│ │ │ ├── mux16.db_info
│ │ │ ├── mux16.eco.cdb
│ │ │ ├── mux16.eda.qmsg
│ │ │ ├── mux16.fit.qmsg
│ │ │ ├── mux16_global_asgn_op.abo
│ │ │ ├── mux16.hier_info
│ │ │ ├── mux16.hif
│ │ │ ├── mux16.lpc.html
│ │ │ ├── mux16.lpc.rdb
│ │ │ ├── mux16.lpc.txt
│ │ │ ├── mux16.map.cdb
│ │ │ ├── mux16.map.hdb
│ │ │ ├── mux16.map.logdb
│ │ │ ├── mux16.map.qmsg
│ │ │ ├── mux16.pre_map.cdb
│ │ │ ├── mux16.pre_map.hdb
│ │ │ ├── mux16.rpp.qmsg
│ │ │ ├── mux16.rtlv.hdb
│ │ │ ├── mux16.rtlv_sg.cdb
│ │ │ ├── mux16.rtlv_sg_swap.cdb
│ │ │ ├── mux16.sgate.rvd
│ │ │ ├── mux16.sgate_sm.rvd
│ │ │ ├── mux16.sgdiff.cdb
│ │ │ ├── mux16.sgdiff.hdb
│ │ │ ├── mux16.sim.cvwf
│ │ │ ├── mux16.sld_design_entry_dsc.sci
│ │ │ ├── mux16.sld_design_entry.sci
│ │ │ ├── mux16.syn_hier_info
│ │ │ ├── mux16.tan.qmsg
│ │ │ ├── mux16.tis_db_list.ddb
│ │ │ ├── prev_cmp_mux16.asm.qmsg
│ │ │ ├── prev_cmp_mux16.eda.qmsg
│ │ │ ├── prev_cmp_mux16.fit.qmsg
│ │ │ ├── prev_cmp_mux16.map.qmsg
│ │ │ ├── prev_cmp_mux16.qmsg
│ │ │ ├── prev_cmp_mux16.tan.qmsg
│ │ │ └── wed.wsf
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── mux16.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mux16.asm.rpt
│ │ ├── mux16_assignment_defaults.qdf
│ │ ├── mux16.done
│ │ ├── mux16.eda.rpt
│ │ ├── mux16.fit.rpt
│ │ ├── mux16.fit.smsg
│ │ ├── mux16.fit.summary
│ │ ├── mux16.flow.rpt
│ │ ├── mux16.map.rpt
│ │ ├── mux16.map.smsg
│ │ ├── mux16.map.summary
│ │ ├── mux16.pin
│ │ ├── mux16.pof
│ │ ├── mux16.qpf
│ │ ├── mux16.qsf
│ │ ├── mux16.qws
│ │ ├── mux16.sim.rpt
│ │ ├── mux16.tan.rpt
│ │ ├── mux16.tan.summary
│ │ ├── mux16.v
│ │ ├── mux16.v.bak
│ │ ├── mux16.vwf
│ │ └── simulation
│ │ └── modelsim
│ │ ├── maxii_atoms.v
│ │ ├── mux16_modelsim.xrf
│ │ ├── mux16.sft
│ │ ├── mux16.vo
│ │ ├── mux16_v.sdo
│ │ ├── vtf_test.v
│ │ └── vtf_test.v.bak
│ ├── EX6
│ │ └── verilogvga
│ │ ├── db
│ │ │ ├── prev_cmp_vga_dis.asm.qmsg
│ │ │ ├── prev_cmp_vga_dis.fit.qmsg
│ │ │ ├── prev_cmp_vga_dis.map.qmsg
│ │ │ ├── prev_cmp_vga_dis.tan.qmsg
│ │ │ ├── vga_dis.(0).cnf.cdb
│ │ │ ├── vga_dis.(0).cnf.hdb
│ │ │ ├── vga_dis.asm_labs.ddb
│ │ │ ├── vga_dis.asm.qmsg
│ │ │ ├── vga_dis.cbx.xml
│ │ │ ├── vga_dis.cmp0.ddb
│ │ │ ├── vga_dis.cmp.cdb
│ │ │ ├── vga_dis.cmp.hdb
│ │ │ ├── vga_dis.cmp.kpt
│ │ │ ├── vga_dis.cmp.logdb
│ │ │ ├── vga_dis.cmp.rdb
│ │ │ ├── vga_dis.cmp.tdb
│ │ │ ├── vga_dis.db_info
│ │ │ ├── vga_dis.eco.cdb
│ │ │ ├── vga_dis.fit.qmsg
│ │ │ ├── vga_dis_global_asgn_op.abo
│ │ │ ├── vga_dis.hier_info
│ │ │ ├── vga_dis.hif
│ │ │ ├── vga_dis.lpc.html
│ │ │ ├── vga_dis.lpc.rdb
│ │ │ ├── vga_dis.lpc.txt
│ │ │ ├── vga_dis.map.cdb
│ │ │ ├── vga_dis.map.hdb
│ │ │ ├── vga_dis.map.logdb
│ │ │ ├── vga_dis.map.qmsg
│ │ │ ├── vga_dis.pre_map.cdb
│ │ │ ├── vga_dis.pre_map.hdb
│ │ │ ├── vga_dis.rtlv.hdb
│ │ │ ├── vga_dis.rtlv_sg.cdb
│ │ │ ├── vga_dis.rtlv_sg_swap.cdb
│ │ │ ├── vga_dis.sgdiff.cdb
│ │ │ ├── vga_dis.sgdiff.hdb
│ │ │ ├── vga_dis.sld_design_entry_dsc.sci
│ │ │ ├── vga_dis.sld_design_entry.sci
│ │ │ ├── vga_dis.syn_hier_info
│ │ │ ├── vga_dis.tan.qmsg
│ │ │ └── vga_dis.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── vga_dis.root_partition.map.kpt
│ │ │ └── README
│ │ ├── vga_dis.asm.rpt
│ │ ├── vga_dis_assignment_defaults.qdf
│ │ ├── vga_dis.cdf
│ │ ├── vga_dis.done
│ │ ├── vga_dis.dpf
│ │ ├── vga_dis.fit.rpt
│ │ ├── vga_dis.fit.smsg
│ │ ├── vga_dis.fit.summary
│ │ ├── vga_dis.flow.rpt
│ │ ├── vga_dis.map.rpt
│ │ ├── vga_dis.map.summary
│ │ ├── vga_dis.pin
│ │ ├── vga_dis.pof
│ │ ├── vga_dis.qpf
│ │ ├── vga_dis.qsf
│ │ ├── vga_dis.qws
│ │ ├── vga_dis.tan.rpt
│ │ ├── vga_dis.tan.summary
│ │ ├── vga_dis.v
│ │ └── vga_dis.v.bak
│ ├── EX7
│ │ └── uartverilog
│ │ ├── db
│ │ │ ├── my_uart_top.(0).cnf.cdb
│ │ │ ├── my_uart_top.(0).cnf.hdb
│ │ │ ├── my_uart_top.(1).cnf.cdb
│ │ │ ├── my_uart_top.(1).cnf.hdb
│ │ │ ├── my_uart_top.(2).cnf.cdb
│ │ │ ├── my_uart_top.(2).cnf.hdb
│ │ │ ├── my_uart_top.(3).cnf.cdb
│ │ │ ├── my_uart_top.(3).cnf.hdb
│ │ │ ├── my_uart_top.asm_labs.ddb
│ │ │ ├── my_uart_top.asm.qmsg
│ │ │ ├── my_uart_top.cbx.xml
│ │ │ ├── my_uart_top.cmp0.ddb
│ │ │ ├── my_uart_top.cmp.cdb
│ │ │ ├── my_uart_top.cmp.hdb
│ │ │ ├── my_uart_top.cmp.kpt
│ │ │ ├── my_uart_top.cmp.logdb
│ │ │ ├── my_uart_top.cmp.rdb
│ │ │ ├── my_uart_top.cmp.tdb
│ │ │ ├── my_uart_top.db_info
│ │ │ ├── my_uart_top.eco.cdb
│ │ │ ├── my_uart_top.fit.qmsg
│ │ │ ├── my_uart_top_global_asgn_op.abo
│ │ │ ├── my_uart_top.hier_info
│ │ │ ├── my_uart_top.hif
│ │ │ ├── my_uart_top.lpc.html
│ │ │ ├── my_uart_top.lpc.rdb
│ │ │ ├── my_uart_top.lpc.txt
│ │ │ ├── my_uart_top.map.cdb
│ │ │ ├── my_uart_top.map.hdb
│ │ │ ├── my_uart_top.map.logdb
│ │ │ ├── my_uart_top.map.qmsg
│ │ │ ├── my_uart_top.pre_map.cdb
│ │ │ ├── my_uart_top.pre_map.hdb
│ │ │ ├── my_uart_top.rpp.qmsg
│ │ │ ├── my_uart_top.rtlv.hdb
│ │ │ ├── my_uart_top.rtlv_sg.cdb
│ │ │ ├── my_uart_top.rtlv_sg_swap.cdb
│ │ │ ├── my_uart_top.sgate.rvd
│ │ │ ├── my_uart_top.sgate_sm.rvd
│ │ │ ├── my_uart_top.sgdiff.cdb
│ │ │ ├── my_uart_top.sgdiff.hdb
│ │ │ ├── my_uart_top.sld_design_entry_dsc.sci
│ │ │ ├── my_uart_top.sld_design_entry.sci
│ │ │ ├── my_uart_top.syn_hier_info
│ │ │ ├── my_uart_top.tan.qmsg
│ │ │ ├── my_uart_top.tis_db_list.ddb
│ │ │ ├── prev_cmp_my_uart_top.asm.qmsg
│ │ │ ├── prev_cmp_my_uart_top.fit.qmsg
│ │ │ ├── prev_cmp_my_uart_top.map.qmsg
│ │ │ └── prev_cmp_my_uart_top.tan.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── my_uart_top.root_partition.map.kpt
│ │ │ └── README
│ │ ├── my_uart_rx.v
│ │ ├── my_uart_top.asm.rpt
│ │ ├── my_uart_top_assignment_defaults.qdf
│ │ ├── my_uart_top.cdf
│ │ ├── my_uart_top.done
│ │ ├── my_uart_top.dpf
│ │ ├── my_uart_top.fit.rpt
│ │ ├── my_uart_top.fit.smsg
│ │ ├── my_uart_top.fit.summary
│ │ ├── my_uart_top.flow.rpt
│ │ ├── my_uart_top.jpg
│ │ ├── my_uart_top.map.rpt
│ │ ├── my_uart_top.map.smsg
│ │ ├── my_uart_top.map.summary
│ │ ├── my_uart_top.pin
│ │ ├── my_uart_top.pof
│ │ ├── my_uart_top.qpf
│ │ ├── my_uart_top.qsf
│ │ ├── my_uart_top.qws
│ │ ├── my_uart_top.tan.rpt
│ │ ├── my_uart_top.tan.summary
│ │ ├── my_uart_top.v
│ │ ├── my_uart_top.v.bak
│ │ ├── my_uart_tx.v
│ │ └── speed_select.v
│ ├── EX8
│ │ └── ps2verilog
│ │ ├── db
│ │ │ ├── prev_cmp_ps2_key.asm.qmsg
│ │ │ ├── prev_cmp_ps2_key.fit.qmsg
│ │ │ ├── prev_cmp_ps2_key.map.qmsg
│ │ │ ├── prev_cmp_ps2_key.tan.qmsg
│ │ │ ├── ps2_key.(0).cnf.cdb
│ │ │ ├── ps2_key.(0).cnf.hdb
│ │ │ ├── ps2_key.(1).cnf.cdb
│ │ │ ├── ps2_key.(1).cnf.hdb
│ │ │ ├── ps2_key.(2).cnf.cdb
│ │ │ ├── ps2_key.(2).cnf.hdb
│ │ │ ├── ps2_key.(3).cnf.cdb
│ │ │ ├── ps2_key.(3).cnf.hdb
│ │ │ ├── ps2_key.asm_labs.ddb
│ │ │ ├── ps2_key.asm.qmsg
│ │ │ ├── ps2_key.cbx.xml
│ │ │ ├── ps2_key.cmp0.ddb
│ │ │ ├── ps2_key.cmp.cdb
│ │ │ ├── ps2_key.cmp.hdb
│ │ │ ├── ps2_key.cmp.kpt
│ │ │ ├── ps2_key.cmp.logdb
│ │ │ ├── ps2_key.cmp.rdb
│ │ │ ├── ps2_key.cmp.tdb
│ │ │ ├── ps2_key.db_info
│ │ │ ├── ps2_key.eco.cdb
│ │ │ ├── ps2_key.fit.qmsg
│ │ │ ├── ps2_key_global_asgn_op.abo
│ │ │ ├── ps2_key.hier_info
│ │ │ ├── ps2_key.hif
│ │ │ ├── ps2_key.lpc.html
│ │ │ ├── ps2_key.lpc.rdb
│ │ │ ├── ps2_key.lpc.txt
│ │ │ ├── ps2_key.map.cdb
│ │ │ ├── ps2_key.map.hdb
│ │ │ ├── ps2_key.map.logdb
│ │ │ ├── ps2_key.map.qmsg
│ │ │ ├── ps2_key.pre_map.cdb
│ │ │ ├── ps2_key.pre_map.hdb
│ │ │ ├── ps2_key.rpp.qmsg
│ │ │ ├── ps2_key.rtlv.hdb
│ │ │ ├── ps2_key.rtlv_sg.cdb
│ │ │ ├── ps2_key.rtlv_sg_swap.cdb
│ │ │ ├── ps2_key.sgate.rvd
│ │ │ ├── ps2_key.sgate_sm.rvd
│ │ │ ├── ps2_key.sgdiff.cdb
│ │ │ ├── ps2_key.sgdiff.hdb
│ │ │ ├── ps2_key.sld_design_entry_dsc.sci
│ │ │ ├── ps2_key.sld_design_entry.sci
│ │ │ ├── ps2_key.syn_hier_info
│ │ │ ├── ps2_key.tan.qmsg
│ │ │ └── ps2_key.tis_db_list.ddb
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ └── ps2_key.root_partition.map.kpt
│ │ │ └── README
│ │ ├── my_uart_tx.v
│ │ ├── ps2_key.asm.rpt
│ │ ├── ps2_key_assignment_defaults.qdf
│ │ ├── ps2_key.cdf
│ │ ├── ps2_key.done
│ │ ├── ps2_key.dpf
│ │ ├── ps2_key.fit.rpt
│ │ ├── ps2_key.fit.smsg
│ │ ├── ps2_key.fit.summary
│ │ ├── ps2_key.flow.rpt
│ │ ├── ps2_key.jpg
│ │ ├── ps2_key.map.rpt
│ │ ├── ps2_key.map.summary
│ │ ├── ps2_key.pin
│ │ ├── ps2_key.pof
│ │ ├── ps2_key.qpf
│ │ ├── ps2_key.qsf
│ │ ├── ps2_key.qws
│ │ ├── ps2_key.tan.rpt
│ │ ├── ps2_key.tan.summary
│ │ ├── ps2_key.v
│ │ ├── ps2_key.v.bak
│ │ ├── ps2scan.v
│ │ └── speed_select.v
│ └── EX9
│ └── verilogiic1121
│ ├── cstate.jpg
│ ├── db
│ │ ├── iic_top.(0).cnf.cdb
│ │ ├── iic_top.(0).cnf.hdb
│ │ ├── iic_top.(1).cnf.cdb
│ │ ├── iic_top.(1).cnf.hdb
│ │ ├── iic_top.(2).cnf.cdb
│ │ ├── iic_top.(2).cnf.hdb
│ │ ├── iic_top.asm_labs.ddb
│ │ ├── iic_top.asm.qmsg
│ │ ├── iic_top.cbx.xml
│ │ ├── iic_top.cmp0.ddb
│ │ ├── iic_top.cmp.cdb
│ │ ├── iic_top.cmp.hdb
│ │ ├── iic_top.cmp.kpt
│ │ ├── iic_top.cmp.logdb
│ │ ├── iic_top.cmp.rdb
│ │ ├── iic_top.cmp.tdb
│ │ ├── iic_top.db_info
│ │ ├── iic_top.eco.cdb
│ │ ├── iic_top.fit.qmsg
│ │ ├── iic_top_global_asgn_op.abo
│ │ ├── iic_top.hier_info
│ │ ├── iic_top.hif
│ │ ├── iic_top.lpc.html
│ │ ├── iic_top.lpc.rdb
│ │ ├── iic_top.lpc.txt
│ │ ├── iic_top.map.cdb
│ │ ├── iic_top.map.hdb
│ │ ├── iic_top.map.logdb
│ │ ├── iic_top.map.qmsg
│ │ ├── iic_top.pre_map.cdb
│ │ ├── iic_top.pre_map.hdb
│ │ ├── iic_top.rpp.qmsg
│ │ ├── iic_top.rtlv.hdb
│ │ ├── iic_top.rtlv_sg.cdb
│ │ ├── iic_top.rtlv_sg_swap.cdb
│ │ ├── iic_top.sgate.rvd
│ │ ├── iic_top.sgate_sm.rvd
│ │ ├── iic_top.sgdiff.cdb
│ │ ├── iic_top.sgdiff.hdb
│ │ ├── iic_top.sld_design_entry_dsc.sci
│ │ ├── iic_top.sld_design_entry.sci
│ │ ├── iic_top.smp_dump.txt
│ │ ├── iic_top.syn_hier_info
│ │ ├── iic_top.tan.qmsg
│ │ ├── iic_top.tis_db_list.ddb
│ │ ├── prev_cmp_iic_top.asm.qmsg
│ │ ├── prev_cmp_iic_top.fit.qmsg
│ │ ├── prev_cmp_iic_top.map.qmsg
│ │ ├── prev_cmp_iic_top.tan.qmsg
│ │ └── wed.wsf
│ ├── iic_com.v
│ ├── iic_top.asm.rpt
│ ├── iic_top_assignment_defaults.qdf
│ ├── iic_top.cdf
│ ├── iic_top.done
│ ├── iic_top.dpf
│ ├── iic_top.fit.rpt
│ ├── iic_top.fit.smsg
│ ├── iic_top.fit.summary
│ ├── iic_top.flow.rpt
│ ├── iic_top.map.rpt
│ ├── iic_top.map.summary
│ ├── iic_top.pin
│ ├── iic_top.pof
│ ├── iic_top.qpf
│ ├── iic_top.qsf
│ ├── iic_top.qws
│ ├── iic_top.tan.rpt
│ ├── iic_top.tan.summary
│ ├── iic_top.v
│ ├── iic_top.v.bak
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ └── iic_top.root_partition.map.kpt
│ │ └── README
│ ├── led_seg7.v
│ └── tb_iic_top.vwf
└── 项目应用
├── ex15_logic_analysis
│ └── logic_analysis
│ ├── char_rom_bb.v
│ ├── char_rom.bsf
│ ├── char_rom_data.mif
│ ├── char_rom_data.rar
│ ├── char_rom_inst.v
│ ├── char_rom.qip
│ ├── char_rom.v
│ ├── char_rom_wave0.jpg
│ ├── char_rom_waveforms.html
│ ├── Ch_rom.qip
│ ├── db
│ │ ├── altsyncram_0e71.tdf
│ │ ├── altsyncram_5m31.tdf
│ │ ├── altsyncram_dg61.tdf
│ │ ├── altsyncram_fc61.tdf
│ │ ├── altsyncram_hd51.tdf
│ │ ├── altsyncram_lp51.tdf
│ │ ├── altsyncram_n0a1.tdf
│ │ ├── altsyncram_op51.tdf
│ │ ├── altsyncram_ql51.tdf
│ │ ├── altsyncram_u0a1.tdf
│ │ ├── cntr_0df.tdf
│ │ ├── logic_analysis.(0).cnf.cdb
│ │ ├── logic_analysis.(0).cnf.hdb
│ │ ├── logic_analysis.(10).cnf.cdb
│ │ ├── logic_analysis.(10).cnf.hdb
│ │ ├── logic_analysis.(11).cnf.cdb
│ │ ├── logic_analysis.(11).cnf.hdb
│ │ ├── logic_analysis.(1).cnf.cdb
│ │ ├── logic_analysis.(1).cnf.hdb
│ │ ├── logic_analysis.(2).cnf.cdb
│ │ ├── logic_analysis.(2).cnf.hdb
│ │ ├── logic_analysis.(3).cnf.cdb
│ │ ├── logic_analysis.(3).cnf.hdb
│ │ ├── logic_analysis.(4).cnf.cdb
│ │ ├── logic_analysis.(4).cnf.hdb
│ │ ├── logic_analysis.(5).cnf.cdb
│ │ ├── logic_analysis.(5).cnf.hdb
│ │ ├── logic_analysis.(6).cnf.cdb
│ │ ├── logic_analysis.(6).cnf.hdb
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│ │ ├── logic_analysis.(7).cnf.hdb
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│ │ ├── logic_analysis.(8).cnf.hdb
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│ │ ├── logic_analysis.(9).cnf.hdb
│ │ ├── logic_analysis.asm.qmsg
│ │ ├── logic_analysis.cbx.xml
│ │ ├── logic_analysis.cmp0.ddb
│ │ ├── logic_analysis.cmp.bpm
│ │ ├── logic_analysis.cmp.cdb
│ │ ├── logic_analysis.cmp.ecobp
│ │ ├── logic_analysis.cmp.hdb
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│ │ ├── logic_analysis.cmp.logdb
│ │ ├── logic_analysis.cmp_merge.kpt
│ │ ├── logic_analysis.cmp.rdb
│ │ ├── logic_analysis.db_info
│ │ ├── logic_analysis.eco.cdb
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│ │ ├── logic_analysis.fit.qmsg
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│ │ ├── logic_analysis.hif
│ │ ├── logic_analysis.lpc.html
│ │ ├── logic_analysis.lpc.rdb
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│ │ ├── logic_analysis.map.cdb
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│ │ ├── logic_analysis.sld_design_entry_dsc.sci
│ │ ├── logic_analysis.sld_design_entry.sci
│ │ ├── logic_analysis.sta_cmp.8_slow.tdb
│ │ ├── logic_analysis.sta.qmsg
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│ │ ├── logic_analysis.tis_db_list.ddb
│ │ ├── prev_cmp_logic_analysis.asm.qmsg
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│ │ └── shift_taps_qsr.tdf
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── logic_analysis.root_partition.cmp.atm
│ │ │ ├── logic_analysis.root_partition.cmp.dfp
│ │ │ ├── logic_analysis.root_partition.cmp.hdbx
│ │ │ ├── logic_analysis.root_partition.cmp.kpt
│ │ │ ├── logic_analysis.root_partition.cmp.logdb
│ │ │ ├── logic_analysis.root_partition.cmp.rcf
│ │ │ ├── logic_analysis.root_partition.map.atm
│ │ │ ├── logic_analysis.root_partition.map.dpi
│ │ │ ├── logic_analysis.root_partition.map.hdbx
│ │ │ ├── logic_analysis.root_partition.map.kpt
│ │ │ └── logic_analysis.root_partition.merge_hb.atm
│ │ └── README
│ ├── logic_analysis.asm.rpt
│ ├── logic_analysis_assignment_defaults.qdf
│ ├── logic_analysis.done
│ ├── logic_analysis.dpf
│ ├── logic_analysis.eda.rpt
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│ ├── logic_analysis.flow.rpt
│ ├── logic_analysis.jpg
│ ├── logic_analysis.map.rpt
│ ├── logic_analysis.map.summary
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│ ├── logic_analysis.sdc.bak
│ ├── logic_analysis.sof
│ ├── logic_analysis.sta.rpt
│ ├── logic_analysis.sta.summary
│ ├── logic_analysis.tan.rpt
│ ├── logic_analysis.tan.summary
│ ├── logic_analysis.v
│ ├── logic_analysis.v.bak
│ ├── num_rom.qip
│ ├── para_define.v
│ ├── para_define.v.bak
│ ├── PLL_ctrl_bb.v
│ ├── PLL_ctrl.ppf
│ ├── PLL_ctrl.qip
│ ├── PLL_ctrl.v
│ ├── PLL_ctrl_wave0.jpg
│ ├── PLL_ctrl_waveforms.html
│ ├── sampling_ctrl.v
│ ├── sampling_ctrl.v.bak
│ ├── simulation
│ │ └── modelsim
│ │ ├── altera_mf.v
│ │ ├── cyclone_atoms.v
│ │ ├── logic_analysis_modelsim.xrf
│ │ ├── logic_analysis.sft
│ │ ├── logic_analysis.vo
│ │ ├── logic_analysis_v.sdo
│ │ ├── print_task.v
│ │ ├── sim_logic_prj.cr.mti
│ │ ├── sim_logic_prj.mpf
│ │ ├── sys_ctrl_task.v
│ │ ├── sys_ctrl_task.v.bak
│ │ ├── tb_logic_analysis.rar
│ │ ├── tb_logic_analysis.v
│ │ ├── tb_logic_analysis.v.bak
│ │ ├── transcript
│ │ └── vsim.wlf
│ ├── sys_ctrl.v
│ ├── sys_ctrl.v.bak
│ ├── topic_rom_bb.v
│ ├── topic_rom.bsf
│ ├── topic_rom_data.mif
│ ├── topic_rom_data.rar
│ ├── topic_rom_inst.v
│ ├── topic_rom.qip
│ ├── topic_rom.v
│ ├── topic_rom_wave0.jpg
│ ├── topic_rom_waveforms.html
│ ├── vga_ctrl.v
│ └── vga_ctrl.v.bak
└── ex16_sd_vga_photo
└── sdram_mdl0822
├── datagene.v.bak
├── db
│ ├── add_sub_4g8.tdf
│ ├── add_sub_5g8.tdf
│ ├── add_sub_918.tdf
│ ├── add_sub_a18.tdf
│ ├── add_sub_b18.tdf
│ ├── add_sub_gub.tdf
│ ├── add_sub_se8.tdf
│ ├── a_fefifo_ctc.tdf
│ ├── a_fefifo_htc.tdf
│ ├── a_gray2bin_q4b.tdf
│ ├── a_graycounter_u06.tdf
│ ├── alt_sync_fifo_0fm.tdf
│ ├── alt_sync_fifo_0oi.tdf
│ ├── alt_sync_fifo_nhm.tdf
│ ├── alt_sync_fifo_vhm.tdf
│ ├── alt_synch_pipe_oc8.tdf
│ ├── alt_synch_pipe_pc8.tdf
│ ├── altsyncram_1lh1.tdf
│ ├── altsyncram_4qc1.tdf
│ ├── altsyncram_6fa1.tdf
│ ├── altsyncram_f3c1.tdf
│ ├── altsyncram_hnh1.tdf
│ ├── altsyncram_jnh1.tdf
│ ├── cntr_cta.tdf
│ ├── cntr_kua.tdf
│ ├── cntr_lua.tdf
│ ├── cntr_mua.tdf
│ ├── dcfifo_2ll1.tdf
│ ├── dcfifo_35l1.tdf
│ ├── dcfifo_n6l1.tdf
│ ├── dcfifo_o2l1.tdf
│ ├── dcfifo_pkl1.tdf
│ ├── dcfifo_qgl1.tdf
│ ├── dffpipe_gd9.tdf
│ ├── dffpipe_id9.tdf
│ ├── dffpipe_jd9.tdf
│ ├── dpram_6o31.tdf
│ ├── dpram_ep31.tdf
│ ├── dpram_fp31.tdf
│ ├── prev_cmp_sdr_test.asm.qmsg
│ ├── prev_cmp_sdr_test.eda.qmsg
│ ├── prev_cmp_sdr_test.fit.qmsg
│ ├── prev_cmp_sdr_test.map.qmsg
│ ├── prev_cmp_sdr_test.qmsg
│ ├── prev_cmp_sdr_test.sta.qmsg
│ ├── sdr_test.(0).cnf.cdb
│ ├── sdr_test.(0).cnf.hdb
│ ├── sdr_test.(10).cnf.cdb
│ ├── sdr_test.(10).cnf.hdb
│ ├── sdr_test.(11).cnf.cdb
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│ ├── sdr_test.(12).cnf.cdb
│ ├── sdr_test.(12).cnf.hdb
│ ├── sdr_test.(13).cnf.cdb
│ ├── sdr_test.(13).cnf.hdb
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│ ├── sdr_test.(19).cnf.hdb
│ ├── sdr_test.(1).cnf.cdb
│ ├── sdr_test.(1).cnf.hdb
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│ ├── sdr_test.(20).cnf.hdb
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│ ├── sdr_test.(21).cnf.hdb
│ ├── sdr_test.(22).cnf.cdb
│ ├── sdr_test.(22).cnf.hdb
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│ ├── sdr_test.(23).cnf.hdb
│ ├── sdr_test.(24).cnf.cdb
│ ├── sdr_test.(24).cnf.hdb
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│ ├── sdr_test.(25).cnf.hdb
│ ├── sdr_test.(2).cnf.cdb
│ ├── sdr_test.(2).cnf.hdb
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│ ├── sdr_test.(3).cnf.hdb
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│ ├── sdr_test.(4).cnf.hdb
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│ ├── sdr_test.(5).cnf.hdb
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│ ├── sdr_test.(6).cnf.hdb
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│ ├── sdr_test.(7).cnf.hdb
│ ├── sdr_test.(8).cnf.cdb
│ ├── sdr_test.(8).cnf.hdb
│ ├── sdr_test.(9).cnf.cdb
│ ├── sdr_test.(9).cnf.hdb
│ ├── sdr_test.asm.qmsg
│ ├── sdr_test.cbx.xml
│ ├── sdr_test.cmp0.ddb
│ ├── sdr_test.cmp.bpm
│ ├── sdr_test.cmp.cdb
│ ├── sdr_test.cmp.ecobp
│ ├── sdr_test.cmp.hdb
│ ├── sdr_test.cmp.kpt
│ ├── sdr_test.cmp.logdb
│ ├── sdr_test.cmp_merge.kpt
│ ├── sdr_test.cmp.rdb
│ ├── sdr_test.db_info
│ ├── sdr_test.eco.cdb
│ ├── sdr_test.eda.qmsg
│ ├── sdr_test.fit.qmsg
│ ├── sdr_test_global_asgn_op.abo
│ ├── sdr_test.hier_info
│ ├── sdr_test.hif
│ ├── sdr_test.lpc.html
│ ├── sdr_test.lpc.rdb
│ ├── sdr_test.lpc.txt
│ ├── sdr_test.map_bb.cdb
│ ├── sdr_test.map_bb.hdb
│ ├── sdr_test.map_bb.logdb
│ ├── sdr_test.map.bpm
│ ├── sdr_test.map.cdb
│ ├── sdr_test.map.ecobp
│ ├── sdr_test.map.hdb
│ ├── sdr_test.map.kpt
│ ├── sdr_test.map.logdb
│ ├── sdr_test.map.qmsg
│ ├── sdr_test.pre_map.cdb
│ ├── sdr_test.pre_map.hdb
│ ├── sdr_test.rpp.qmsg
│ ├── sdr_test.rtlv.hdb
│ ├── sdr_test.rtlv_sg.cdb
│ ├── sdr_test.rtlv_sg_swap.cdb
│ ├── sdr_test.sgate.rvd
│ ├── sdr_test.sgate_sm.rvd
│ ├── sdr_test.sgdiff.cdb
│ ├── sdr_test.sgdiff.hdb
│ ├── sdr_test.sld_design_entry_dsc.sci
│ ├── sdr_test.sld_design_entry.sci
│ ├── sdr_test.smp_dump.txt
│ ├── sdr_test.sta_cmp.8_slow.tdb
│ ├── sdr_test.sta.qmsg
│ ├── sdr_test.sta.rdb
│ ├── sdr_test.syn_hier_info
│ └── sdr_test.tis_db_list.ddb
├── incremental_db
│ ├── compiled_partitions
│ │ ├── sdr_test.root_partition.cmp.atm
│ │ ├── sdr_test.root_partition.cmp.dfp
│ │ ├── sdr_test.root_partition.cmp.hdbx
│ │ ├── sdr_test.root_partition.cmp.kpt
│ │ ├── sdr_test.root_partition.cmp.logdb
│ │ ├── sdr_test.root_partition.cmp.rcf
│ │ ├── sdr_test.root_partition.map.atm
│ │ ├── sdr_test.root_partition.map.dpi
│ │ ├── sdr_test.root_partition.map.hdbx
│ │ ├── sdr_test.root_partition.map.kpt
│ │ └── sdr_test.root_partition.merge_hb.atm
│ └── README
├── PLL_ctrl_bb.v
├── PLL_ctrl.bsf
├── PLL_ctrl_inst.v
├── PLL_ctrl.ppf
├── PLL_ctrl.qip
├── PLL_ctrl.v
├── PLL_ctrl_wave0.jpg
├── PLL_ctrl_waveforms.html
├── rdfifo_bb.v
├── rdfifo.bsf
├── rdfifo_inst.v
├── rdfifo.qip
├── rdfifo.v
├── rdfifo_wave0.jpg
├── rdfifo_waveforms.html
├── rgb_ram_bb.v
├── rgb_ram.bsf
├── rgb_ram_inst.v
├── rgb_ram.qip
├── rgb_ram.v
├── rgb_ram_wave0.jpg
├── rgb_ram_wave1.jpg
├── rgb_ram_waveforms.html
├── sdcard_ctrl.v
├── sdcard_ctrl.v.bak
├── sd_ctrl.v
├── sd_ctrl.v.bak
├── sdfifo_ctrl.v
├── sdfifo_ctrl.v.bak
├── sdram_cmd.v
├── sdram_cmd.v.bak
├── sdram_ctrl.v
├── sdram_ctrl.v.bak
├── sdram_top.v
├── sdram_top.v.bak
├── sdram_wr_data.v
├── sdram_wr_data.v.bak
├── sdr_para.v
├── sdr_para.v.bak
├── sdrsvgaprj.v
├── sdrsvgaprj.v.bak
├── sdr_test.asm.rpt
├── sdr_test_assignment_defaults.qdf
├── sdr_test.cdf
├── sdr_test.done
├── sdr_test.dpf
├── sdr_test.eda.rpt
├── sdr_test.fit.rpt
├── sdr_test.fit.smsg
├── sdr_test.fit.summary
├── sdr_test.flow.rpt
├── sdr_test.map.rpt
├── sdr_test.map.summary
├── sdr_test.pin
├── sdr_test.pof
├── sdr_test.qpf
├── sdr_test.qsf
├── sdr_test.qws
├── sdr_test.rar
├── sdr_test.sdc
├── sdr_test.sdc.bak
├── sdr_test.sof
├── sdr_test.sta.rpt
├── sdr_test.sta.summary
├── sdr_test.v
├── sdr_test.v.bak
├── simulation
│ └── modelsim
│ ├── altera_mf.v
│ ├── cyclone
│ │ ├── a_graycounter
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── alt3pram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altaccumulate
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altcam
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altclklock
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altddio_bidir
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altddio_in
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altddio_out
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altdpram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altdq_dqs
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altfp_mult
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altlvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altlvds_tx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altmult_accum
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altmult_add
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altparallel_flash_loader
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altpll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altqpram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altserial_flash_loader
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsource_probe
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsqrt
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsquare
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altstratixii_oct
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altsyncram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── arm_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── arm_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── arm_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cda_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cda_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cda_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_and1
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_and16
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_asmiblock
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_asynch_io
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_asynch_lcell
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_b17mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_b5mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_bmux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_crcblock
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_dffe
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_dll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_io
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_jtag
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_latch
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_lcell
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_lcell_register
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_mux41
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_nmux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_pll_reg
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_ram_block
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_ram_pulse_generator
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_ram_register
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_routing_wire
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cyclone_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_async
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_dffpipe
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_fefifo
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_low_latency
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_mixed_widths
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dcfifo_sync
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dffp
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── dummy_hub
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── flexible_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── flexible_lvds_tx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── _info
│ │ ├── jtag_tap_controller
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── lcell
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_cycloneiii_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_pll_reg
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_stratixiii_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_stratixii_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @m@f_stratix_pll
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── parallel_add
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── pll_iobuf
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── print_task
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── scfifo
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sdram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sdr_test
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── signal_gen
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sld_signaltap
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sld_virtual_jtag
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixgx_dpa_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixiii_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixiii_lvds_rx_channel
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixiii_lvds_rx_dpa
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixii_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratixii_tx_outclk
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratix_lvds_rx
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stratix_tx_outclk
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stx_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stx_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── stx_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── sys_ctrl_task
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── tb_sdrtest
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── ttn_m_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── ttn_n_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── ttn_scale_cntr
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── cyclone_atoms.v
│ ├── print_task.v
│ ├── sdram_test.cr.mti
│ ├── sdram_test.mpf
│ ├── sdr_test_modelsim.xrf
│ ├── sdr_test.sft
│ ├── sdr_test.vo
│ ├── sdr_test_v.sdo
│ ├── sys_ctrl_task.v
│ ├── sys_ctrl_task.v.bak
│ ├── tb_sdrtest.rar
│ ├── tb_sdrtest.v
│ ├── tb_sdrtest.v.bak
│ ├── transcript
│ ├── vsim.wlf
│ └── write_232rx_file.txt
├── spi_ctrl.v
├── spi_ctrl.v.bak
├── sys_ctrl.v
├── sys_ctrl.v.bak
├── uart_ctrl.v
├── uart_speed_select.v
├── uart_tx.v
├── UNUSED
├── vga_ctrl.v
├── vga_ctrl.v.bak
├── wrfifo_bb.v
├── wrfifo.bsf
├── wrfifo_inst.v
├── wrfifo.qip
├── wrfifo.v
├── wrfifo_wave0.jpg
├── wrfifo_waveforms.html
└── 时序分析.txt
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