实例介绍
运用fpga自带的单口ram ip核,并写了一个读使能、地址、数据的产生控制模块,并简单的编写testbench来用modelsim仿真,方便大家理解ram 核的使用。
【实例截图】
【核心代码】
4744302543410603546.rar
└── spram
├── db
│ ├── altsyncram_1ei1.tdf
│ ├── altsyncram_34i1.tdf
│ ├── altsyncram_k3c1.tdf
│ ├── logic_util_heursitic.dat
│ ├── prev_cmp_spram_core.qmsg
│ ├── spram_core.(0).cnf.cdb
│ ├── spram_core.(0).cnf.hdb
│ ├── spram_core.(1).cnf.cdb
│ ├── spram_core.(1).cnf.hdb
│ ├── spram_core.(2).cnf.cdb
│ ├── spram_core.(2).cnf.hdb
│ ├── spram_core.(3).cnf.cdb
│ ├── spram_core.(3).cnf.hdb
│ ├── spram_core.(4).cnf.cdb
│ ├── spram_core.(4).cnf.hdb
│ ├── spram_core.(5).cnf.cdb
│ ├── spram_core.(5).cnf.hdb
│ ├── spram_core.(6).cnf.cdb
│ ├── spram_core.(6).cnf.hdb
│ ├── spram_core.(7).cnf.cdb
│ ├── spram_core.(7).cnf.hdb
│ ├── spram_core.(8).cnf.cdb
│ ├── spram_core.(8).cnf.hdb
│ ├── spram_core.ae.hdb
│ ├── spram_core.amm.cdb
│ ├── spram_core.asm_labs.ddb
│ ├── spram_core.asm.qmsg
│ ├── spram_core.asm.rdb
│ ├── spram_core.cbx.xml
│ ├── spram_core.cmp0.ddb
│ ├── spram_core.cmp1.ddb
│ ├── spram_core.cmp2.ddb
│ ├── spram_core.cmp.bpm
│ ├── spram_core.cmp.cdb
│ ├── spram_core.cmp.hdb
│ ├── spram_core.cmp.kpt
│ ├── spram_core.cmp.logdb
│ ├── spram_core.cmp_merge.kpt
│ ├── spram_core.cmp.rdb
│ ├── spram_core.db_info
│ ├── spram_core.eda.qmsg
│ ├── spram_core.fit.qmsg
│ ├── spram_core.hier_info
│ ├── spram_core.hif
│ ├── spram_core.idb.cdb
│ ├── spram_core.lpc.html
│ ├── spram_core.lpc.rdb
│ ├── spram_core.lpc.txt
│ ├── spram_core.map_bb.cdb
│ ├── spram_core.map_bb.hdb
│ ├── spram_core.map_bb.logdb
│ ├── spram_core.map.bpm
│ ├── spram_core.map.cdb
│ ├── spram_core.map.hdb
│ ├── spram_core.map.kpt
│ ├── spram_core.map.logdb
│ ├── spram_core.map.qmsg
│ ├── spram_core.pre_map.cdb
│ ├── spram_core.pre_map.hdb
│ ├── spram_core.rpp.qmsg
│ ├── spram_core.rtlv.hdb
│ ├── spram_core.rtlv_sg.cdb
│ ├── spram_core.rtlv_sg_swap.cdb
│ ├── spram_core.sgate.rvd
│ ├── spram_core.sgate_sm.rvd
│ ├── spram_core.sgdiff.cdb
│ ├── spram_core.sgdiff.hdb
│ ├── spram_core.sld_design_entry_dsc.sci
│ ├── spram_core.sld_design_entry.sci
│ ├── spram_core.smart_action.txt
│ ├── spram_core.sta_cmp.8_slow.tdb
│ ├── spram_core.sta.qmsg
│ ├── spram_core.sta.rdb
│ ├── spram_core.syn_hier_info
│ ├── spram_core.tis_db_list.ddb
│ └── spram_core.tmw_info
├── gene.v
├── gene.v.bak
├── greybox_tmp
│ └── cbx_args.txt
├── incremental_db
│ ├── compiled_partitions
│ │ ├── spram_core.db_info
│ │ ├── spram_core.root_partition.cmp.cbp
│ │ ├── spram_core.root_partition.cmp.cdb
│ │ ├── spram_core.root_partition.cmp.dfp
│ │ ├── spram_core.root_partition.cmp.hdb
│ │ ├── spram_core.root_partition.cmp.kpt
│ │ ├── spram_core.root_partition.cmp.logdb
│ │ ├── spram_core.root_partition.cmp.rcfdb
│ │ ├── spram_core.root_partition.cmp.re.rcfdb
│ │ ├── spram_core.root_partition.map.cbp
│ │ ├── spram_core.root_partition.map.cdb
│ │ ├── spram_core.root_partition.map.dpi
│ │ ├── spram_core.root_partition.map.hdb
│ │ └── spram_core.root_partition.map.kpt
│ └── README
├── quartus_nativelink_synthesis.log
├── simulation
│ └── modelsim
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── rtl_work
│ │ ├── gene
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ └── _primary.vhd
│ │ ├── _info
│ │ ├── @_opt
│ │ │ ├── _deps
│ │ │ ├── vopt19qcf2
│ │ │ ├── vopt1rmag2
│ │ │ ├── vopt22jq4v
│ │ │ ├── vopt2t8k2y
│ │ │ ├── vopt33ssjs
│ │ │ ├── vopt48b6g2
│ │ │ ├── vopt5e0eww
│ │ │ ├── vopt5sc9f2
│ │ │ ├── vopt6ayh2y
│ │ │ ├── vopt6i8j4v
│ │ │ ├── vopt6jenjs
│ │ │ ├── vopt8926f2
│ │ │ ├── vopt8r03g2
│ │ │ ├── vopt9tje2y
│ │ │ ├── vopt9ymbww
│ │ │ ├── vopta2yg4v
│ │ │ ├── voptay9ja2
│ │ │ ├── voptb8n0g2
│ │ │ ├── voptceb8ww
│ │ │ ├── voptd2rdks
│ │ │ ├── voptda9a2y
│ │ │ ├── voptdezfa2
│ │ │ ├── voptfrbxf2
│ │ │ ├── voptgh775v
│ │ │ ├── vopthidaks
│ │ │ ├── vopthykca2
│ │ │ ├── voptiqzqg2
│ │ │ ├── voptj81sf2
│ │ │ ├── voptjs2we2
│ │ │ ├── voptk1x45v
│ │ │ ├── voptk236ks
│ │ │ ├── voptksi13y
│ │ │ ├── voptmea9a2
│ │ │ ├── voptn7mjg2
│ │ │ ├── voptnrnnf2
│ │ │ ├── voptq98y2y
│ │ │ ├── voptq9rse2
│ │ │ ├── voptrir3ks
│ │ │ ├── voptrt902y
│ │ │ ├── voptsqagg2
│ │ │ ├── voptt8cjf2
│ │ │ ├── voptvazx1y
│ │ │ ├── voptve1vvw
│ │ │ ├── voptvie044
│ │ │ ├── voptx70dg2
│ │ │ ├── voptxr1ff2
│ │ │ ├── voptyynqvw
│ │ │ ├── voptz24x34
│ │ │ └── voptzhxt4v
│ │ ├── spram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ └── _primary.vhd
│ │ ├── spram_core
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ └── _primary.vhd
│ │ ├── spram_core_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ └── _primary.vhd
│ │ ├── _temp
│ │ └── _vmake
│ ├── spram_core_fast.vo
│ ├── spram_core_modelsim.xrf
│ ├── spram_core.parallel.txt
│ ├── spram_core_run_msim_rtl_verilog.do
│ ├── spram_core_run_msim_rtl_verilog.do.bak
│ ├── spram_core_run_msim_rtl_verilog.do.bak1
│ ├── spram_core_run_msim_rtl_verilog.do.bak10
│ ├── spram_core_run_msim_rtl_verilog.do.bak11
│ ├── spram_core_run_msim_rtl_verilog.do.bak2
│ ├── spram_core_run_msim_rtl_verilog.do.bak3
│ ├── spram_core_run_msim_rtl_verilog.do.bak4
│ ├── spram_core_run_msim_rtl_verilog.do.bak5
│ ├── spram_core_run_msim_rtl_verilog.do.bak6
│ ├── spram_core_run_msim_rtl_verilog.do.bak7
│ ├── spram_core_run_msim_rtl_verilog.do.bak8
│ ├── spram_core_run_msim_rtl_verilog.do.bak9
│ ├── spram_core.sft
│ ├── spram_core_v_fast.sdo
│ ├── spram_core.vo
│ ├── spram_core_v.sdo
│ ├── spram_core.vt
│ ├── spram_core.vt.bak
│ ├── verilog_libs
│ │ ├── altera_lnsim_ver
│ │ │ ├── altera_lnsim_functions
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altera_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── common_28nm_mlab_cell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── common_28nm_mlab_cell_pulse_generator
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── common_28nm_ram_block
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── common_28nm_ram_pulse_generator
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── common_28nm_ram_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── generic_cdr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── generic_m20k
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── generic_mlab_cell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── generic_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── _info
│ │ │ ├── _temp
│ │ │ └── _vmake
│ │ ├── altera_mf_ver
│ │ │ ├── a_graycounter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt3pram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altaccumulate
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_aeq_s4
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_cal
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_cal_c3gxb
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_cal_mm
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altclklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altddio_bidir
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altddio_in
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altddio_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_dfe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altdpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altera_std_synchronizer
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altera_std_synchronizer_bundle
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_eyemon
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altfp_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altlvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altlvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altmult_accum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altmult_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altparallel_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altpll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altserial_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altsource_probe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altsqrt
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altsquare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altstratixii_oct
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── altsyncram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── arm_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── arm_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── arm_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── cda_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── cda_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── cda_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── cycloneiiigl_post_divider
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo_low_latency
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo_mixed_widths
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dcfifo_sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dffp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── dummy_hub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── flexible_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── flexible_lvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── _info
│ │ │ ├── jtag_tap_controller
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_cycloneiiigl_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_cycloneiiigl_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_cycloneiiigl_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_cycloneiiigl_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_stratixii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── @m@f_stratix_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── parallel_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── pll_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── scfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── signal_gen
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── sld_signaltap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── sld_virtual_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratixiii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratixii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratixii_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratix_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stratix_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stx_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stx_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── stx_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── _temp
│ │ │ ├── ttn_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── ttn_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── ttn_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ └── _vmake
│ │ ├── altera_ver
│ │ │ ├── alt_bidir_buf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_bidir_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_inbuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_inbuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_iobuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_outbuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_outbuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ └── _primary.vhd
│ │ │ ├── alt_outbuf_tri
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│ │ └── _vmake
│ ├── vsim.wlf
│ └── 新建 MECEdit Document.txt
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