DE2-115上以RGMII模式发送ARP测试包（Verilog）

【实例简介】
用Verilog编程，在DE2-115上通过控制88E1111以RGMII的工作方式向PC机发送ARP测试包，可以用wireshark进行抓包分析
【实例截图】
【核心代码】
4744300845236876463.zip
└── arp_2
├── arp_2.asm.rpt
├── arp_2_assignment_defaults.qdf
├── arp_2.cdf
├── arp_2.done
├── arp_2.eda.rpt
├── arp_2.fit.rpt
├── arp_2.fit.smsg
├── arp_2.fit.summary
├── arp_2.flow.rpt
├── arp_2.jdi
├── arp_2.map.rpt
├── arp_2.map.summary
├── arp_2_nativelink_simulation.rpt
├── arp_2.pin
├── arp_2.pow.rpt
├── arp_2.pow.summary
├── arp_2.qpf
├── arp_2.qsf
├── arp_2.qws
├── arp_2.sof
├── arp_2.sta.rpt
├── arp_2.sta.summary
├── arp_2.v
├── arp_2.v.bak
├── c1000_bb.v
├── c1000.bsf
├── c1000_inst.v
├── c1000.ppf
├── c1000.qip
├── c1000.v
├── clkdly_bb.v
├── clkdly.bsf
├── clkdly_inst.v
├── clkdly.ppf
├── clkdly.qip
├── clkdly.v
├── db
│   ├── altsyncram_oe81.tdf
│   ├── arp_2.db_info
│   ├── arp_2.ipinfo
│   ├── arp_2.sld_design_entry.sci
│   ├── c1000_altpll.v
│   ├── clkdly_altpll.v
│   ├── cmpr_tgc.tdf
│   ├── cntr_7rf.tdf
│   ├── logic_util_heursitic.dat
│   ├── m125_altpll.v
│   ├── m25pll_altpll.v
│   ├── mpll_altpll.v
│   ├── pllt_altpll.v
│   ├── prev_cmp_arp_2.qmsg
│   └── shift_taps_onm.tdf
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── compiled_partitions
│   │   ├── arp_2.db_info
│   │   ├── arp_2.root_partition.cmp.dfp
│   │   ├── arp_2.root_partition.cmp.kpt
│   │   ├── arp_2.root_partition.cmp.logdb
│   │   ├── arp_2.root_partition.map.dpi
│   │   └── arp_2.root_partition.map.kpt
│   └── README
├── m125_bb.v
├── m125.bsf
├── m125_inst.v
├── m125.ppf
├── m125.qip
├── m125.v
├── m25pll_bb.v
├── m25pll.bsf
├── m25pll_inst.v
├── m25pll.ppf
├── m25pll.qip
├── m25pll.v
├── mpll_bb.v
├── mpll.bsf
├── mpll_inst.v
├── mpll.ppf
├── mpll.qip
├── mpll.v
├── my_uart_tx.v
├── phy_control.v
├── phy_control.v.bak
├── PLLJ_PLLSPE_INFO.txt
├── pllt_bb.v
├── pllt.bsf
├── pllt_inst.v
├── pllt.ppf
├── pllt.qip
├── pllt.v
├── rgmii_io.v
├── rgmii_io.v.bak
├── simulation
│   └── modelsim
│   ├── arp_2_7_1200mv_0c_slow.vo
│   ├── arp_2_7_1200mv_0c_v_slow.sdo
│   ├── arp_2_7_1200mv_85c_slow.vo
│   ├── arp_2_7_1200mv_85c_v_slow.sdo
│   ├── arp_2_min_1200mv_0c_fast.vo
│   ├── arp_2_min_1200mv_0c_v_fast.sdo
│   ├── arp_2_modelsim.xrf
│   ├── arp_2_run_msim_rtl_verilog.do
│   ├── arp_2_run_msim_rtl_verilog.do.bak
│   ├── arp_2_run_msim_rtl_verilog.do.bak1
│   ├── arp_2_run_msim_rtl_verilog.do.bak2
│   ├── arp_2_run_msim_rtl_verilog.do.bak3
│   ├── arp_2_run_msim_rtl_verilog.do.bak4
│   ├── arp_2_run_msim_rtl_verilog.do.bak5
│   ├── arp_2_run_msim_rtl_verilog.do.bak6
│   ├── arp_2_run_msim_rtl_verilog.do.bak7
│   ├── arp_2_run_msim_rtl_verilog.do.bak8
│   ├── arp_2_run_msim_rtl_verilog.do.bak9
│   ├── arp_2.sft
│   ├── arp_2.vo
│   ├── arp_2_v.sdo
│   ├── arp_2.vt
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── arp_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── arp_2_vlg_tst
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── _info
│   │   ├── mpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── mpll_altpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── rgmii_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── _temp
│   │   └── _vmake
│   └── vsim.wlf
├── speed_select.v
├── uart_tex.v
└── uart_tex.v.bak

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