基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示.zip

【实例简介】
本例程是基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示，需要用到取模软件，个人用的是8x8LED点阵字库。8x8LED点阵字库软件 https://pan.baidu.com/s/1PIMwyp8yoeGpSHsYkixYgA 提取码：lgzp
【实例截图】
【核心代码】
4744300845133065405.zip
└── lcd-test - Finally
├── db
│   ├── add_sub_7pc.tdf
│   ├── add_sub_8pc.tdf
│   ├── alt_u_div_64f.tdf
│   ├── logic_util_heursitic.dat
│   ├── lpm_divide_k9m.tdf
│   ├── prev_cmp_top.qmsg
│   ├── sign_div_unsign_9kh.tdf
│   ├── top.(0).cnf.cdb
│   ├── top.(0).cnf.hdb
│   ├── top.(1).cnf.cdb
│   ├── top.(1).cnf.hdb
│   ├── top.(2).cnf.cdb
│   ├── top.(2).cnf.hdb
│   ├── top.(3).cnf.cdb
│   ├── top.(3).cnf.hdb
│   ├── top.(4).cnf.cdb
│   ├── top.(4).cnf.hdb
│   ├── top.(5).cnf.cdb
│   ├── top.(5).cnf.hdb
│   ├── top.(6).cnf.cdb
│   ├── top.(6).cnf.hdb
│   ├── top.amm.cdb
│   ├── top.asm_labs.ddb
│   ├── top.asm.qmsg
│   ├── top.asm.rdb
│   ├── top.cbx.xml
│   ├── top.cmp.bpm
│   ├── top.cmp.cbp
│   ├── top.cmp.cdb
│   ├── top.cmp.hdb
│   ├── top.cmp.kpt
│   ├── top.cmp.logdb
│   ├── top.cmp_merge.kpt
│   ├── top.cmp.rdb
│   ├── top.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│   ├── top.cycloneive_io_sim_cache.45um_ii_1200mv_0c_slow.hsd
│   ├── top.cycloneive_io_sim_cache.45um_ii_1200mv_85c_slow.hsd
│   ├── top.db_info
│   ├── top.eda.qmsg
│   ├── top.fit.qmsg
│   ├── top.hier_info
│   ├── top.hif
│   ├── top.idb.cdb
│   ├── top.lpc.html
│   ├── top.lpc.rdb
│   ├── top.lpc.txt
│   ├── top.map_bb.cdb
│   ├── top.map_bb.hdb
│   ├── top.map_bb.logdb
│   ├── top.map.bpm
│   ├── top.map.cbp
│   ├── top.map.cdb
│   ├── top.map.hdb
│   ├── top.map.kpt
│   ├── top.map.logdb
│   ├── top.map.qmsg
│   ├── top.pre_map.cdb
│   ├── top.pre_map.hdb
│   ├── top.rtlv.hdb
│   ├── top.rtlv_sg.cdb
│   ├── top.rtlv_sg_swap.cdb
│   ├── top.sgdiff.cdb
│   ├── top.sgdiff.hdb
│   ├── top.sld_design_entry_dsc.sci
│   ├── top.sld_design_entry.sci
│   ├── top.smart_action.txt
│   ├── top.smp_dump.txt
│   ├── top.sta_cmp.7_slow_1200mv_85c.tdb
│   ├── top.sta.qmsg
│   ├── top.sta.rdb
│   ├── top.syn_hier_info
│   ├── top.tiscmp.fast_1200mv_0c.ddb
│   ├── top.tiscmp.slow_1200mv_0c.ddb
│   ├── top.tiscmp.slow_1200mv_85c.ddb
│   ├── top.tis_db_list.ddb
│   └── top.tmw_info
├── incremental_db
│   ├── compiled_partitions
│   │   ├── top.db_info
│   │   ├── top.root_partition.cmp.cdb
│   │   ├── top.root_partition.cmp.dfp
│   │   ├── top.root_partition.cmp.hdb
│   │   ├── top.root_partition.cmp.kpt
│   │   ├── top.root_partition.cmp.logdb
│   │   ├── top.root_partition.cmp.rcfdb
│   │   ├── top.root_partition.cmp.re.rcfdb
│   │   ├── top.root_partition.map.cdb
│   │   ├── top.root_partition.map.dpi
│   │   ├── top.root_partition.map.hdb
│   │   └── top.root_partition.map.kpt
│   └── README
├── simulation
│   └── modelsim
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── _info
│   │   ├── _temp
│   │   ├── top
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── top_vlg_tst
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   └── _vmake
│   ├── top_7_1200mv_0c_slow.vo
│   ├── top_7_1200mv_0c_v_slow.sdo
│   ├── top_7_1200mv_85c_slow.vo
│   ├── top_7_1200mv_85c_v_slow.sdo
│   ├── top_min_1200mv_0c_fast.vo
│   ├── top_min_1200mv_0c_v_fast.sdo
│   ├── top_modelsim.xrf
│   ├── top_run_msim_rtl_verilog.do
│   ├── top_run_msim_rtl_verilog.do.bak
│   ├── top_run_msim_rtl_verilog.do.bak1
│   ├── top_run_msim_rtl_verilog.do.bak2
│   ├── top.sft
│   ├── top.vo
│   ├── top_v.sdo
│   ├── top.vt
│   ├── top.vt.bak
│   └── vsim.wlf
├── top.asm.rpt
├── top.cdf
├── top.done
├── top.dpf
├── top.eda.rpt
├── top.fit.rpt
├── top.fit.smsg
├── top.fit.summary
├── top.flow.rpt
├── top.map.rpt
├── top.map.smsg
├── top.map.summary
├── top_nativelink_simulation.rpt
├── top.pin
├── top.qpf
├── top.qsf
├── top.sof
├── top.sta.rpt
├── top.sta.summary
├── top.v
└── top.v.bak

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