使用quartus15.0做的fft ip 核工程文件

【实例简介】
使用quartus15.0做的fft ip 核工程文件，已经通过modelsim10.4d仿真通过
【实例截图】
【核心代码】
6fc711e5-5985-4bf5-afcf-e9ad492bdfeb
└── wqfft8
├── db
│   ├── add_sub_14k.tdf
│   ├── add_sub_knj.tdf
│   ├── add_sub_onj.tdf
│   ├── a_dpfifo_no81.tdf
│   ├── altsyncram_09t3.tdf
│   ├── altsyncram_19t3.tdf
│   ├── altsyncram_49t3.tdf
│   ├── altsyncram_4cp3.tdf
│   ├── altsyncram_59t3.tdf
│   ├── altsyncram_69t3.tdf
│   ├── altsyncram_ssf1.tdf
│   ├── altsyncram_v8t3.tdf
│   ├── cmpr_gs8.tdf
│   ├── cntr_ao7.tdf
│   ├── cntr_tnb.tdf
│   ├── cntr_unb.tdf
│   ├── ded_mult_la91.tdf
│   ├── dffpipe_93c.tdf
│   ├── fft_ip.(0).cnf.cdb
│   ├── fft_ip.(0).cnf.hdb
│   ├── fft_ip.(100).cnf.cdb
│   ├── fft_ip.(100).cnf.hdb
│   ├── fft_ip.(101).cnf.cdb
│   ├── fft_ip.(101).cnf.hdb
│   ├── fft_ip.(102).cnf.cdb
│   ├── fft_ip.(102).cnf.hdb
│   ├── fft_ip.(103).cnf.cdb
│   ├── fft_ip.(103).cnf.hdb
│   ├── fft_ip.(104).cnf.cdb
│   ├── fft_ip.(104).cnf.hdb
│   ├── fft_ip.(105).cnf.cdb
│   ├── fft_ip.(105).cnf.hdb
│   ├── fft_ip.(106).cnf.cdb
│   ├── fft_ip.(106).cnf.hdb
│   ├── fft_ip.(107).cnf.cdb
│   ├── fft_ip.(107).cnf.hdb
│   ├── fft_ip.(108).cnf.cdb
│   ├── fft_ip.(108).cnf.hdb
│   ├── fft_ip.(109).cnf.cdb
│   ├── fft_ip.(109).cnf.hdb
│   ├── fft_ip.(10).cnf.cdb
│   ├── fft_ip.(10).cnf.hdb
│   ├── fft_ip.(110).cnf.cdb
│   ├── fft_ip.(110).cnf.hdb
│   ├── fft_ip.(111).cnf.cdb
│   ├── fft_ip.(111).cnf.hdb
│   ├── fft_ip.(112).cnf.cdb
│   ├── fft_ip.(112).cnf.hdb
│   ├── fft_ip.(113).cnf.cdb
│   ├── fft_ip.(113).cnf.hdb
│   ├── fft_ip.(114).cnf.cdb
│   ├── fft_ip.(114).cnf.hdb
│   ├── fft_ip.(115).cnf.cdb
│   ├── fft_ip.(115).cnf.hdb
│   ├── fft_ip.(116).cnf.cdb
│   ├── fft_ip.(116).cnf.hdb
│   ├── fft_ip.(117).cnf.cdb
│   ├── fft_ip.(117).cnf.hdb
│   ├── fft_ip.(118).cnf.cdb
│   ├── fft_ip.(118).cnf.hdb
│   ├── fft_ip.(119).cnf.cdb
│   ├── fft_ip.(119).cnf.hdb
│   ├── fft_ip.(11).cnf.cdb
│   ├── fft_ip.(11).cnf.hdb
│   ├── fft_ip.(120).cnf.cdb
│   ├── fft_ip.(120).cnf.hdb
│   ├── fft_ip.(121).cnf.cdb
│   ├── fft_ip.(121).cnf.hdb
│   ├── fft_ip.(122).cnf.cdb
│   ├── fft_ip.(122).cnf.hdb
│   ├── fft_ip.(123).cnf.cdb
│   ├── fft_ip.(123).cnf.hdb
│   ├── fft_ip.(124).cnf.cdb
│   ├── fft_ip.(124).cnf.hdb
│   ├── fft_ip.(125).cnf.cdb
│   ├── fft_ip.(125).cnf.hdb
│   ├── fft_ip.(126).cnf.cdb
│   ├── fft_ip.(126).cnf.hdb
│   ├── fft_ip.(127).cnf.cdb
│   ├── fft_ip.(127).cnf.hdb
│   ├── fft_ip.(128).cnf.cdb
│   ├── fft_ip.(128).cnf.hdb
│   ├── fft_ip.(129).cnf.cdb
│   ├── fft_ip.(129).cnf.hdb
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│   ├── fft_ip.(12).cnf.hdb
│   ├── fft_ip.(130).cnf.cdb
│   ├── fft_ip.(130).cnf.hdb
│   ├── fft_ip.(131).cnf.cdb
│   ├── fft_ip.(131).cnf.hdb
│   ├── fft_ip.(132).cnf.cdb
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│   ├── fft_ip.(133).cnf.cdb
│   ├── fft_ip.(133).cnf.hdb
│   ├── fft_ip.(134).cnf.cdb
│   ├── fft_ip.(134).cnf.hdb
│   ├── fft_ip.(135).cnf.cdb
│   ├── fft_ip.(135).cnf.hdb
│   ├── fft_ip.(136).cnf.cdb
│   ├── fft_ip.(136).cnf.hdb
│   ├── fft_ip.(137).cnf.cdb
│   ├── fft_ip.(137).cnf.hdb
│   ├── fft_ip.(138).cnf.cdb
│   ├── fft_ip.(138).cnf.hdb
│   ├── fft_ip.(139).cnf.cdb
│   ├── fft_ip.(139).cnf.hdb
│   ├── fft_ip.(13).cnf.cdb
│   ├── fft_ip.(13).cnf.hdb
│   ├── fft_ip.(140).cnf.cdb
│   ├── fft_ip.(140).cnf.hdb
│   ├── fft_ip.(141).cnf.cdb
│   ├── fft_ip.(141).cnf.hdb
│   ├── fft_ip.(142).cnf.cdb
│   ├── fft_ip.(142).cnf.hdb
│   ├── fft_ip.(143).cnf.cdb
│   ├── fft_ip.(143).cnf.hdb
│   ├── fft_ip.(144).cnf.cdb
│   ├── fft_ip.(144).cnf.hdb
│   ├── fft_ip.(145).cnf.cdb
│   ├── fft_ip.(145).cnf.hdb
│   ├── fft_ip.(146).cnf.cdb
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│   ├── fft_ip.(147).cnf.cdb
│   ├── fft_ip.(147).cnf.hdb
│   ├── fft_ip.(148).cnf.cdb
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│   ├── fft_ip.(149).cnf.cdb
│   ├── fft_ip.(149).cnf.hdb
│   ├── fft_ip.(14).cnf.cdb
│   ├── fft_ip.(14).cnf.hdb
│   ├── fft_ip.(150).cnf.cdb
│   ├── fft_ip.(150).cnf.hdb
│   ├── fft_ip.(151).cnf.cdb
│   ├── fft_ip.(151).cnf.hdb
│   ├── fft_ip.(152).cnf.cdb
│   ├── fft_ip.(152).cnf.hdb
│   ├── fft_ip.(153).cnf.cdb
│   ├── fft_ip.(153).cnf.hdb
│   ├── fft_ip.(154).cnf.cdb
│   ├── fft_ip.(154).cnf.hdb
│   ├── fft_ip.(155).cnf.cdb
│   ├── fft_ip.(155).cnf.hdb
│   ├── fft_ip.(156).cnf.cdb
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│   ├── fft_ip.(157).cnf.cdb
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│   ├── fft_ip.(158).cnf.cdb
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│   ├── fft_ip.(159).cnf.cdb
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│   ├── fft_ip.(15).cnf.cdb
│   ├── fft_ip.(15).cnf.hdb
│   ├── fft_ip.(160).cnf.cdb
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│   ├── fft_ip.(161).cnf.cdb
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│   ├── fft_ip.(162).cnf.cdb
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│   ├── fft_ip.(163).cnf.cdb
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│   ├── fft_ip.(164).cnf.cdb
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│   ├── fft_ip.(165).cnf.cdb
│   ├── fft_ip.(165).cnf.hdb
│   ├── fft_ip.(166).cnf.cdb
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│   ├── fft_ip.(167).cnf.cdb
│   ├── fft_ip.(167).cnf.hdb
│   ├── fft_ip.(168).cnf.cdb
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│   ├── fft_ip.(169).cnf.cdb
│   ├── fft_ip.(169).cnf.hdb
│   ├── fft_ip.(16).cnf.cdb
│   ├── fft_ip.(16).cnf.hdb
│   ├── fft_ip.(170).cnf.cdb
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│   ├── fft_ip.(171).cnf.cdb
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│   ├── fft_ip.(172).cnf.cdb
│   ├── fft_ip.(172).cnf.hdb
│   ├── fft_ip.(173).cnf.cdb
│   ├── fft_ip.(173).cnf.hdb
│   ├── fft_ip.(174).cnf.cdb
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│   ├── fft_ip.(176).cnf.cdb
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│   ├── fft_ip.(177).cnf.cdb
│   ├── fft_ip.(177).cnf.hdb
│   ├── fft_ip.(178).cnf.cdb
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│   ├── fft_ip.(179).cnf.cdb
│   ├── fft_ip.(179).cnf.hdb
│   ├── fft_ip.(17).cnf.cdb
│   ├── fft_ip.(17).cnf.hdb
│   ├── fft_ip.(180).cnf.cdb
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│   ├── fft_ip.(181).cnf.cdb
│   ├── fft_ip.(181).cnf.hdb
│   ├── fft_ip.(182).cnf.cdb
│   ├── fft_ip.(182).cnf.hdb
│   ├── fft_ip.(183).cnf.cdb
│   ├── fft_ip.(183).cnf.hdb
│   ├── fft_ip.(184).cnf.cdb
│   ├── fft_ip.(184).cnf.hdb
│   ├── fft_ip.(185).cnf.cdb
│   ├── fft_ip.(185).cnf.hdb
│   ├── fft_ip.(186).cnf.cdb
│   ├── fft_ip.(186).cnf.hdb
│   ├── fft_ip.(187).cnf.cdb
│   ├── fft_ip.(187).cnf.hdb
│   ├── fft_ip.(188).cnf.cdb
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│   ├── fft_ip.(189).cnf.hdb
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│   ├── fft_ip.(190).cnf.cdb
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│   ├── fft_ip.(192).cnf.cdb
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│   ├── fft_ip.(195).cnf.cdb
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│   ├── fft_ip.(196).cnf.hdb
│   ├── fft_ip.(197).cnf.cdb
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│   ├── fft_ip.(199).cnf.hdb
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│   ├── fft_ip.(200).cnf.cdb
│   ├── fft_ip.(200).cnf.hdb
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│   ├── fft_ip.(201).cnf.hdb
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│   ├── fft_ip.(205).cnf.cdb
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│   ├── fft_ip.(271).cnf.cdb
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│   ├── fft_ip.(273).cnf.hdb
│   ├── fft_ip.(274).cnf.cdb
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│   ├── fft_ip.(281).cnf.cdb
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│   ├── fft_ip.(2).cnf.hdb
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│   └── Quartus_II_15.0破解器_Windows版_密码12345.rar
├── eetop.cn_Quartus_II_15.0破解器_Windows版_密码12345.zip
├── fft
│   ├── fft_bb.v
│   ├── fft.bsf
│   ├── fft.cmp
│   ├── fft.csv
│   ├── fft_generation.rpt
│   ├── fft.html
│   ├── fft_inst.v
│   ├── fft_inst.vhd
│   ├── fft.ppf
│   ├── fft.spd
│   ├── fft.xml
│   ├── simulation
│   │   ├── aldec
│   │   │   └── rivierapro_setup.tcl
│   │   ├── cadence
│   │   │   ├── cds.lib
│   │   │   ├── cds_libs
│   │   │   │   └── fft_ii_0.cds.lib
│   │   │   ├── hdl.var
│   │   │   └── ncsim_setup.sh
│   │   ├── fft.sip
│   │   ├── fft.v
│   │   ├── mentor
│   │   │   └── msim_setup.tcl
│   │   ├── submodules
│   │   │   ├── fft_fft_ii_0_1n512cos.hex
│   │   │   ├── fft_fft_ii_0_1n512sin.hex
│   │   │   ├── fft_fft_ii_0_2n512cos.hex
│   │   │   ├── fft_fft_ii_0_2n512sin.hex
│   │   │   ├── fft_fft_ii_0_3n512cos.hex
│   │   │   ├── fft_fft_ii_0_3n512sin.hex
│   │   │   └── fft_fft_ii_0.vo
│   │   └── synopsys
│   │   ├── vcs
│   │   │   └── vcs_setup.sh
│   │   └── vcsmx
│   │   ├── synopsys_sim.setup
│   │   └── vcsmx_setup.sh
│   └── synthesis
│   ├── fft.debuginfo
│   ├── fft.qip
│   ├── fft.v
│   └── submodules
│   ├── altera_fft_dual_port_ram.vhd
│   ├── altera_fft_dual_port_rom.vhd
│   ├── altera_fft_mult_add.vhd
│   ├── altera_fft_single_port_rom.vhd
│   ├── apn_fft_cmult_cpx2.vhd
│   ├── apn_fft_cmult_cpx.vhd
│   ├── apn_fft_mult_can.vhd
│   ├── apn_fft_mult_cpx_1825.v
│   ├── apn_fft_mult_cpx.vhd
│   ├── asj_fft_1dp_ram.vhd
│   ├── asj_fft_1tdp_rom.vhd
│   ├── asj_fft_3dp_rom.vhd
│   ├── asj_fft_3pi_mram.vhd
│   ├── asj_fft_3tdp_rom.vhd
│   ├── asj_fft_4dp_ram.vhd
│   ├── asj_fft_6tdp_rom.vhd
│   ├── asj_fft_alt_shift_tdl.vhd
│   ├── asj_fft_bfp_ctrl.vhd
│   ├── asj_fft_bfp_i_1pt.vhd
│   ├── asj_fft_bfp_i.vhd
│   ├── asj_fft_bfp_o_1pt.vhd
│   ├── asj_fft_bfp_o.vhd
│   ├── asj_fft_burst_ctrl_de.vhd
│   ├── asj_fft_burst_ctrl_qe.vhd
│   ├── asj_fft_burst_ctrl.vhd
│   ├── asj_fft_cmult_can.vhd
│   ├── asj_fft_cmult_std.vhd
│   ├── asj_fft_cnt_ctrl_de.vhd
│   ├── asj_fft_cnt_ctrl.vhd
│   ├── asj_fft_cxb_addr.vhd
│   ├── asj_fft_cxb_data_mram.vhd
│   ├── asj_fft_cxb_data_r.vhd
│   ├── asj_fft_cxb_data.vhd
│   ├── asj_fft_dataadgen.vhd
│   ├── asj_fft_data_ram_dp.vhd
│   ├── asj_fft_data_ram.vhd
│   ├── asj_fft_dft_bfp_sgl.vhd
│   ├── asj_fft_dft_bfp.vhd
│   ├── asj_fft_dpi_mram.vhd
│   ├── asj_fft_dp_mram.vhd
│   ├── asj_fft_dualstream.ocp
│   ├── asj_fft_dualstream.vhd
│   ├── asj_fft_in_write_sgl.vhd
│   ├── asj_fft_lcm_mult_2m.vhd
│   ├── asj_fft_lcm_mult.vhd
│   ├── asj_fft_lpprdadgen.vhd
│   ├── asj_fft_lpprdadr2gen.vhd
│   ├── asj_fft_lpp_serial_r2.vhd
│   ├── asj_fft_lpp_serial.vhd
│   ├── asj_fft_lpp.vhd
│   ├── asj_fft_m_k_counter.vhd
│   ├── asj_fft_mult_add.vhd
│   ├── asj_fft_pround.vhd
│   ├── asj_fft_sglstream.ocp
│   ├── asj_fft_sglstream.vhd
│   ├── asj_fft_si_de_so_bb.ocp
│   ├── asj_fft_si_de_so_bb.vhd
│   ├── asj_fft_si_de_so_b.ocp
│   ├── asj_fft_si_de_so_b.vhd
│   ├── asj_fft_si_qe_so_bb.ocp
│   ├── asj_fft_si_qe_so_bb.vhd
│   ├── asj_fft_si_qe_so_b.ocp
│   ├── asj_fft_si_qe_so_b.vhd
│   ├── asj_fft_si_se_so_bb.ocp
│   ├── asj_fft_si_se_so_bb.vhd
│   ├── asj_fft_si_se_so_b.ocp
│   ├── asj_fft_si_se_so_b.vhd
│   ├── asj_fft_si_so_se_so_b.ocp
│   ├── asj_fft_si_sose_so_b.ocp
│   ├── asj_fft_si_sose_so_b.vhd
│   ├── asj_fft_tdl_bit_rst.vhd
│   ├── asj_fft_tdl_bit.vhd
│   ├── asj_fft_tdl_rst.vhd
│   ├── asj_fft_tdl.vhd
│   ├── asj_fft_twadgen_dual.vhd
│   ├── asj_fft_twadgen.vhd
│   ├── asj_fft_twadsogen_q.vhd
│   ├── asj_fft_twadsogen.vhd
│   ├── asj_fft_twiddle_ctrl_qe.vhd
│   ├── asj_fft_twid_rom_tdp.vhd
│   ├── asj_fft_unbburst_ctrl_de.vhd
│   ├── asj_fft_unbburst_ctrl_qe.vhd
│   ├── asj_fft_unbburst_ctrl.vhd
│   ├── asj_fft_unbburst_sose_ctrl.vhd
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│   ├── asj_fft_wrswgen.vhd
│   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   ├── auk_dspip_avalon_streaming_block_source.vhd
│   ├── auk_dspip_avalon_streaming_controller.vhd
│   ├── auk_dspip_avalon_streaming_sink.vhd
│   ├── auk_dspip_avalon_streaming_source.vhd
│   ├── auk_dspip_lib_pkg.vhd
│   ├── auk_dspip_math_pkg.vhd
│   ├── auk_dspip_roundsat.vhd
│   ├── auk_dspip_text_pkg.vhd
│   ├── auk_fft_pkg.vhd
│   ├── fft_fft_ii_0_1n512cos.hex
│   ├── fft_fft_ii_0_1n512sin.hex
│   ├── fft_fft_ii_0_2n512cos.hex
│   ├── fft_fft_ii_0_2n512sin.hex
│   ├── fft_fft_ii_0_3n512cos.hex
│   ├── fft_fft_ii_0_3n512sin.hex
│   ├── fft_fft_ii_0.sv
│   ├── fft_pack.vhd
│   └── twid_rom.vhd
├── fft_ip_nativelink_simulation.rpt
├── fft_ip.out.sdc
├── fft_ip.qpf
├── fft_ip.qsf
├── fft_ip.qws
├── fft_ip_test.v
├── fft_ip_test.v.bak
├── fft_ip.v
├── fft_ip.v.bak
├── fft.qsys
├── fft.sopcinfo
├── incremental_db
│   ├── compiled_partitions
│   │   ├── fft_ip.autoh_e40e1.cmp.ammdb
│   │   ├── fft_ip.autoh_e40e1.cmp.cdb
│   │   ├── fft_ip.autoh_e40e1.cmp.dfp
│   │   ├── fft_ip.autoh_e40e1.cmp.hdb
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│   │   ├── fft_ip.autoh_e40e1.cmp.rcfdb
│   │   ├── fft_ip.autoh_e40e1.map.cdb
│   │   ├── fft_ip.autoh_e40e1.map.dpi
│   │   ├── fft_ip.autoh_e40e1.map.hdb
│   │   ├── fft_ip.autoh_e40e1.map.kpt
│   │   ├── fft_ip.autoh_e40e1.map.logdb
│   │   ├── fft_ip.db_info
│   │   ├── fft_ip.nabbo_fd801.map.cdb
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│   │   ├── fft_ip.root_partition.cmp.ammdb
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│   │   ├── fft_ip.root_partition.cmp.dfp
│   │   ├── fft_ip.root_partition.cmp.hdb
│   │   ├── fft_ip.root_partition.cmp.logdb
│   │   ├── fft_ip.root_partition.cmp.rcfdb
│   │   ├── fft_ip.root_partition.map.cdb
│   │   ├── fft_ip.root_partition.map.dpi
│   │   ├── fft_ip.root_partition.map.hbdb.cdb
│   │   ├── fft_ip.root_partition.map.hbdb.hb_info
│   │   ├── fft_ip.root_partition.map.hbdb.hdb
│   │   ├── fft_ip.root_partition.map.hbdb.sig
│   │   ├── fft_ip.root_partition.map.hdb
│   │   ├── fft_ip.root_partition.map.kpt
│   │   └── fft_ip.rrp.hdb
│   └── README
├── output_files
│   ├── fft_ip.asm.rpt
│   ├── fft_ip.done
│   ├── fft_ip.eda.rpt
│   ├── fft_ip.fit.rpt
│   ├── fft_ip.fit.smsg
│   ├── fft_ip.fit.summary
│   ├── fft_ip.flow.rpt
│   ├── fft_ip.jdi
│   ├── fft_ip.map.rpt
│   ├── fft_ip.map.smsg
│   ├── fft_ip.map.summary
│   ├── fft_ip.pin
│   ├── fft_ip.sld
│   ├── fft_ip.sof
│   ├── fft_ip.sta.rpt
│   ├── fft_ip.sta.summary
│   └── fft_ip_time_limited.sof
├── project library
│   ├── transcript
│   ├── verilog_libs
│   │   ├── altera_lnsim_ver
│   │   │   ├── altera_arriavgz_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_arriav_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_cyclonev_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_generic_pll_functions
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_lnsim_functions
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @a@l@t@e@r@a_@l@n@s@i@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_mult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_mult_add_rtl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_pll_dps_lcell_comb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_pll_reconfig_tasks
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_stratixv_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_syncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_adder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_chainout_adder_accumulator_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_coef_reg_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_data_split_reg_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_dynamic_signed_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_latency_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_multiplier_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_preadder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_register_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_register_with_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_scanchain
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_signed_extension_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ama_systolic_adder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_14nm_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_14nm_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_28nm_mlab_cell_core
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_28nm_mlab_cell_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_28nm_mlab_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_28nm_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_28nm_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_28nm_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_porta_latches
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── common_porta_registers
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dprio_init
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dps_extra_kick
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dps_pulse_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── fourteennm_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
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│   │   │   ├── generic_28nm_hp_mlab_cell_impl
│   │   │   │   ├── _primary.dat
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│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
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│   │   │   ├── generic_cdr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
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│   │   │   ├── generic_device_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── generic_m10k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── generic_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── generic_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
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│   │   │   ├── generic_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── _info
│   │   │   ├── nadder_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── twentynm_iopll_ip
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   └── _vmake
│   │   ├── altera_mf_ver
│   │   │   ├── a_graycounter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt3pram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altaccumulate
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_aeq_s4
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_cal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_cal_av
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_cal_c3gxb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_cal_mm
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_cal_sv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altclklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altddio_bidir
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altddio_in
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_dfe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altdpram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_std_synchronizer
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_std_synchronizer_bundle
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altera_syncram_derived
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_eyemon
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altfp_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altlvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altlvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altmult_accum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altmult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altparallel_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altpll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altserial_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altshift_taps
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altsource_probe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altsqrt
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altsquare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altstratixii_oct
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altsyncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── altsyncram_body
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── arm_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── arm_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── arm_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cda_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cda_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cda_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneiiigl_post_divider
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo_low_latency
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo_mixed_widths
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dcfifo_sync
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dffp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dummy_hub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── flexible_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── flexible_lvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── _info
│   │   │   ├── jtag_tap_controller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lcell
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_cycloneiiigl_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_cycloneiiigl_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_cycloneiiigl_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_cycloneiiigl_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_cycloneiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_stratixiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_stratixii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @m@f_stratix_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── parallel_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── pll_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── scfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── signal_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── sld_signaltap
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── sld_virtual_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── sld_virtual_jtag_basic
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixgx_dpa_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixiii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixiii_lvds_rx_channel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixiii_lvds_rx_dpa
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixii_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratix_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratix_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stratixv_local_clk_divider
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stx_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stx_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── stx_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ttn_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ttn_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── ttn_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   └── _vmake
│   │   ├── altera_ver
│   │   │   ├── alt_bidir_buf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_bidir_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_inbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_inbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_iobuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_outbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_outbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_outbuf_tri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── alt_outbuf_tri_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── carry
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── carry_sum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cascade
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── clklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dffea
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── dffeas
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dlatch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── exp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── _info
│   │   │   ├── jkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── jkffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lut_input
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lut_output
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── opndrn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── prim_gdff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @p@r@i@m_@g@d@f@f_@l@o@w
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gjkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── prim_gsrff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── prim_gtff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── row_global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── soft
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── srff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── srffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── tff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── tffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @t@r@i
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   └── _vmake
│   │   ├── cycloneive_ver
│   │   │   ├── cycloneive_and1
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_and16
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_apfcontroller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_asmiblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_b17mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_b5mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_bmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_clkctrl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_crcblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_ddio_oe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_ddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_ena_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_io_ibuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_obuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_pad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_lcell_comb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_data_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_mult_internal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_sign_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_mux41
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_nmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_oscillator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_pseudo_diff_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_routing_wire
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_rublock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_termination
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_termination_ctrl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── cycloneive_termination_rupdn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   ├── lpm_ver
│   │   │   ├── _info
│   │   │   ├── lpm_abs
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_add_sub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_and
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_bipad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_bustri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_clshift
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_compare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_constant
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_counter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_decode
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_divide
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_fifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_fifo_dc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_fifo_dc_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_fifo_dc_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_fifo_dc_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_inpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_inv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_or
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_outpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_ram_dp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_ram_dq
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_ram_io
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_rom
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_shiftreg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   ├── lpm_xor
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   └── _primary.vhd
│   │   │   └── _vmake
│   │   └── sgate_ver
│   │   ├── _info
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_addsub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_bus_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_decoder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_div
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_left_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_less_than
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_mod
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_right_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_rotate_left
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_rotate_right
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── oper_selector
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   ├── tri_bus
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   └── _primary.vhd
│   │   └── _vmake
│   └── vhdl_libs
│   ├── altera
│   │   ├── alt_bidir_buf
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_bidir_diff
│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
│   │   ├── alt_dspbuilder_package
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altera_europa_support_lib
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altera_primitives_components
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altera_standard_functions
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altera_syn_attributes
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_inbuf
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│   │   ├── alt_inbuf_diff
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.dat
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│   │   ├── alt_outbuf
│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_diff
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_tri
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_tri_diff
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
│   │   ├── carry
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── carry_sum
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cascade
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
│   │   ├── clklock
│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
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│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
│   │   ├── dffe
│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
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│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── vital_dffeas.dbs
│   │   ├── dffeas_pack
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dlatch
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── exp
│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
│   │   ├── global
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   ├── jkff
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│   │   ├── tffe
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│   │   │   ├── body.dat
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│   │   │   ├── body.dbs
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│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── parallel_add
│   │   │   ├── behaviour.dat
│   │   │   ├── behaviour.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── pll_iobuf
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── scfifo
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── signal_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── simmodel.dat
│   │   │   └── simmodel.dbs
│   │   ├── sld_node
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── sld_signaltap
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_sld_signaltap.dat
│   │   │   └── sim_sld_signaltap.dbs
│   │   ├── sld_virtual_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── structural.dat
│   │   │   └── structural.dbs
│   │   ├── sld_virtual_jtag_basic
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_sld_virtual_jtag_basic.dat
│   │   │   └── sim_sld_virtual_jtag_basic.dbs
│   │   ├── stratixiii_lvds_rx
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixiii_lvds_rx_channel
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixiii_lvds_rx_dpa
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixii_lvds_rx
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixii_tx_outclk
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratix_tx_outclk
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixv_local_clk_divider
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stx_scale_cntr
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   └── _vmake
│   ├── cycloneive
│   │   ├── cycloneive_and1
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_apfcontroller
│   │   │   ├── architecture_apfcontroller.dat
│   │   │   ├── architecture_apfcontroller.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_asmiblock
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_atom_pack
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_clkctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_clkctrl.dat
│   │   │   └── vital_clkctrl.dbs
│   │   ├── cycloneive_components
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_crcblock
│   │   │   ├── architecture_crcblock.dat
│   │   │   ├── architecture_crcblock.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ddio_oe
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ddio_out
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_dffe
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ena_reg
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_lcell_ff.dat
│   │   │   └── vital_lcell_ff.dbs
│   │   ├── cycloneive_io_ibuf
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_io_obuf
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_io_pad
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_jtag
│   │   │   ├── architecture_jtag.dat
│   │   │   ├── architecture_jtag.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_latch.dat
│   │   │   └── vital_latch.dbs
│   │   ├── cycloneive_lcell_comb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_lcell_comb.dat
│   │   │   └── vital_lcell_comb.dbs
│   │   ├── cycloneive_mac_data_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_data_reg.dat
│   │   │   └── vital_cycloneive_mac_data_reg.dbs
│   │   ├── cycloneive_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_mult.dat
│   │   │   └── vital_cycloneive_mac_mult.dbs
│   │   ├── cycloneive_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_mult_internal.dat
│   │   │   └── vital_cycloneive_mac_mult_internal.dbs
│   │   ├── cycloneive_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_out.dat
│   │   │   └── vital_cycloneive_mac_out.dbs
│   │   ├── cycloneive_mac_sign_reg
│   │   │   ├── cycloneive_mac_sign_reg.dat
│   │   │   ├── cycloneive_mac_sign_reg.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mn_cntr
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mux21
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mux41
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_oscillator
│   │   │   ├── architecture_oscillator.dat
│   │   │   ├── architecture_oscillator.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.dat
│   │   │   └── vital_pll.dbs
│   │   ├── cycloneive_pllpack
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pll_reg
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pseudo_diff_out
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_block
│   │   │   ├── block_arch.dat
│   │   │   ├── block_arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_pulse_generator
│   │   │   ├── pgen_arch.dat
│   │   │   ├── pgen_arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── reg_arch.dat
│   │   │   └── reg_arch.dbs
│   │   ├── cycloneive_routing_wire
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_rublock
│   │   │   ├── architecture_rublock.dat
│   │   │   ├── architecture_rublock.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_scale_cntr
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_termination
│   │   │   ├── cycloneive_termination_arch.dat
│   │   │   ├── cycloneive_termination_arch.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   └── _vmake
│   ├── lpm
│   │   ├── _info
│   │   ├── lpm_abs
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub_signed
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub_unsigned
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_and
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_bipad
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_bustri
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_clshift
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_common_conversion
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_compare
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_compare_signed
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_compare_unsigned
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_components
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_constant
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_counter
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_decode
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_device_families
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── behave.dat
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│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.dbs
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│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
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│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_hint_evaluation
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_inpad
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│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_ram_dp
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_ram_dq
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│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_ram_io
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│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_shiftreg
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_xor
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   └── _vmake
│   └── sgate
│   ├── _info
│   ├── io_buf_opdrn
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── io_buf_tri
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
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│   │   └── sim_arch.dbs
│   ├── oper_add
│   │   ├── _primary.dat
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│   ├── oper_addsub
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
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│   │   └── sim_arch.dbs
│   ├── oper_bus_mux
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_decoder
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_div
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
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│   │   └── sim_arch.dbs
│   ├── oper_latch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_left_shift
│   │   ├── _primary.dat
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│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_less_than
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_mod
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_mux
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_prio_selector
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_right_shift
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_rotate_left
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_rotate_right
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── oper_selector
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   ├── sgate_pack
│   │   ├── body.dat
│   │   ├── body.dbs
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── tri_bus
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.dat
│   │   └── sim_arch.dbs
│   └── _vmake
├── simulation
│   └── modelsim
│   ├── fft_ip_7_1200mv_125c_slow.vo
│   ├── fft_ip_7_1200mv_125c_v_slow.sdo
│   ├── fft_ip_7_1200mv_-40c_slow.vo
│   ├── fft_ip_7_1200mv_-40c_v_slow.sdo
│   ├── fft_ip_8_1200mv_0c_slow.vo
│   ├── fft_ip_8_1200mv_0c_v_slow.sdo
│   ├── fft_ip_8_1200mv_85c_slow.vo
│   ├── fft_ip_8_1200mv_85c_v_slow.sdo
│   ├── fft_ip_iputf_input
│   │   ├── aldec
│   │   │   ├── rivierapro_libs.txt
│   │   │   └── rivierapro_setup.tcl
│   │   ├── cadence
│   │   │   ├── ncsim_libs.txt
│   │   │   └── ncsim_setup.sh
│   │   ├── mentor
│   │   │   ├── msim_libs.txt
│   │   │   └── msim_setup.tcl
│   │   ├── nl_common.txt
│   │   └── synopsys
│   │   ├── vcs
│   │   │   ├── options_file.vcs
│   │   │   └── vcs_setup.sh
│   │   └── vcsmx
│   │   ├── vcsmx_libs.txt
│   │   └── vcsmx_setup.sh
│   ├── fft_ip_min_1200mv_0c_fast.vo
│   ├── fft_ip_min_1200mv_0c_v_fast.sdo
│   ├── fft_ip_min_1200mv_-40c_fast.vo
│   ├── fft_ip_min_1200mv_-40c_v_fast.sdo
│   ├── fft_ip_modelsim.xrf
│   ├── fft_ip_run_msim_rtl_verilog.do
│   ├── fft_ip.sft
│   ├── fft_ip.vo
│   ├── fft_ip_v.sdo
│   └── msim_transcript
├── wqlibrary
│   ├── transcript
│   ├── verilog_libs
│   │   ├── altera_lnsim_ver
│   │   │   ├── altera_arriavgz_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_arriav_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_cyclonev_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_generic_pll_functions
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_lnsim_functions
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@l@n@s@i@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_mult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_mult_add_rtl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_pll_dps_lcell_comb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_pll_reconfig_tasks
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_stratixv_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_syncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_adder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_chainout_adder_accumulator_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_coef_reg_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_data_split_reg_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_dynamic_signed_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_latency_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_multiplier_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_preadder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_register_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_register_with_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_scanchain
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_signed_extension_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_systolic_adder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_14nm_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_14nm_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_mlab_cell_core
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_mlab_cell_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_mlab_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_porta_latches
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_porta_registers
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dprio_init
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dps_extra_kick
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dps_pulse_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── fourteennm_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_28nm_hp_mlab_cell_impl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_28nm_lc_mlab_cell_impl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_cdr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_device_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_m10k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   ├── nadder_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── twentynm_iopll_ip
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   ├── altera_mf_ver
│   │   │   ├── a_graycounter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt3pram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altaccumulate
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_aeq_s4
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_av
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_c3gxb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_mm
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_sv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altclklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altddio_bidir
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altddio_in
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_dfe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altdpram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_std_synchronizer
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_std_synchronizer_bundle
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_syncram_derived
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_eyemon
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altfp_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altlvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altlvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altmult_accum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altmult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altparallel_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altpll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altserial_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altshift_taps
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsource_probe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsqrt
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsquare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altstratixii_oct
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsyncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsyncram_body
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── arm_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── arm_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── arm_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cda_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cda_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cda_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneiiigl_post_divider
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_low_latency
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_mixed_widths
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_sync
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dummy_hub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── flexible_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── flexible_lvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   ├── jtag_tap_controller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lcell
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_stratixiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_stratixii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_stratix_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── parallel_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── pll_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── scfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── signal_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── sld_signaltap
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── sld_virtual_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── sld_virtual_jtag_basic
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixgx_dpa_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixiii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixiii_lvds_rx_channel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixiii_lvds_rx_dpa
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixii_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratix_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratix_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixv_local_clk_divider
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stx_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stx_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stx_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ttn_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ttn_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ttn_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   ├── altera_ver
│   │   │   ├── alt_bidir_buf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_bidir_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_inbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_inbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_iobuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf_tri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf_tri_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── carry
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── carry_sum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cascade
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── clklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffea
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffeas
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dlatch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── exp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   ├── jkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── jkffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lut_input
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lut_output
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── opndrn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gdff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @p@r@i@m_@g@d@f@f_@l@o@w
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gjkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gsrff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gtff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── row_global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── soft
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── srff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── srffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── tff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── tffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @t@r@i
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   ├── cycloneive_ver
│   │   │   ├── cycloneive_and1
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_and16
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_apfcontroller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_asmiblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_b17mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_b5mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_bmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_clkctrl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_crcblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ddio_oe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ena_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_ibuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_obuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_pad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_lcell_comb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_data_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_mult_internal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_sign_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mux41
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_nmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_oscillator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_pseudo_diff_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_routing_wire
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_rublock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_termination
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_termination_ctrl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_termination_rupdn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   ├── lpm_ver
│   │   │   ├── _info
│   │   │   ├── lpm_abs
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_add_sub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_and
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_bipad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_bustri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_clshift
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_compare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_constant
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_counter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_decode
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_divide
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_inpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_inv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_or
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_outpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ram_dp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ram_dq
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ram_io
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_rom
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_shiftreg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_xor
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   └── sgate_ver
│   │   ├── _info
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_addsub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_bus_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_decoder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_div
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_left_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_less_than
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_mod
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_right_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_rotate_left
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_rotate_right
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_selector
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── tri_bus
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   └── _vmake
│   └── vhdl_libs
│   ├── altera
│   │   ├── alt_bidir_buf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_bidir_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_dspbuilder_package
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_europa_support_lib
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_primitives_components
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_standard_functions
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_syn_attributes
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── alt_inbuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_inbuf_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_iobuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_iobuf_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_tri
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_tri_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── carry
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── carry_sum
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cascade
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── clklock
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
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│   │   ├── dff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffea
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffeas
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_dffeas.asm64
│   │   │   ├── vital_dffeas.dat
│   │   │   ├── vital_dffeas.dbs
│   │   │   └── vital_dffeas.rw64
│   │   ├── dffeas_pack
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── dlatch
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── exp
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── global
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   ├── jkff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── jkffe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── latch
│   │   │   ├── behavior.asm64
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lut_input
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lut_output
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── opndrn
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gdff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gjkff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gsrff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gtff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── row_global
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── soft
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── srff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
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│   │   ├── srffe
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│   │   ├── altshift_taps
│   │   │   ├── behavioural.asm64
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│   │   │   └── _primary.dbs
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│   │   │   ├── _primary.dbs
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│   │   ├── altsqrt
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│   │   │   ├── altsquare_syn.asm64
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│   │   ├── altstratixii_oct
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_altstratixii_oct.asm64
│   │   │   ├── sim_altstratixii_oct.dat
│   │   │   ├── sim_altstratixii_oct.dbs
│   │   │   └── sim_altstratixii_oct.rw64
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── translated.asm64
│   │   │   ├── translated.dat
│   │   │   ├── translated.dbs
│   │   │   └── translated.rw64
│   │   ├── arm_m_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── arm_n_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── arm_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_async
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_dffpipe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_fefifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_low_latency
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_mixed_widths
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_sync
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffp
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dummy_hub
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── flexible_lvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── flexible_lvds_tx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   ├── jtag_tap_controller
│   │   │   ├── fsm.asm64
│   │   │   ├── fsm.dat
│   │   │   ├── fsm.dbs
│   │   │   ├── fsm.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lcell
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_cda_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_cda_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_cycloneiiigl_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_cycloneiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_m_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_n_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_pllpack
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── mf_pll_reg
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stingray_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stingray_post_divider
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stingray_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stratixiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_ttn_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_ttn_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── parallel_add
│   │   │   ├── behaviour.asm64
│   │   │   ├── behaviour.dat
│   │   │   ├── behaviour.dbs
│   │   │   ├── behaviour.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── pll_iobuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── scfifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── signal_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── simmodel.asm64
│   │   │   ├── simmodel.dat
│   │   │   ├── simmodel.dbs
│   │   │   └── simmodel.rw64
│   │   ├── sld_node
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── sld_signaltap
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_sld_signaltap.asm64
│   │   │   ├── sim_sld_signaltap.dat
│   │   │   ├── sim_sld_signaltap.dbs
│   │   │   └── sim_sld_signaltap.rw64
│   │   ├── sld_virtual_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── structural.asm64
│   │   │   ├── structural.dat
│   │   │   ├── structural.dbs
│   │   │   └── structural.rw64
│   │   ├── sld_virtual_jtag_basic
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_sld_virtual_jtag_basic.asm64
│   │   │   ├── sim_sld_virtual_jtag_basic.dat
│   │   │   ├── sim_sld_virtual_jtag_basic.dbs
│   │   │   └── sim_sld_virtual_jtag_basic.rw64
│   │   ├── stratixiii_lvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixiii_lvds_rx_channel
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixiii_lvds_rx_dpa
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixii_lvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixii_tx_outclk
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratix_tx_outclk
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixv_local_clk_divider
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stx_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   └── _vmake
│   ├── cycloneive
│   │   ├── cycloneive_and1
│   │   │   ├── altvital.asm64
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── altvital.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_apfcontroller
│   │   │   ├── architecture_apfcontroller.asm64
│   │   │   ├── architecture_apfcontroller.dat
│   │   │   ├── architecture_apfcontroller.dbs
│   │   │   ├── architecture_apfcontroller.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_asmiblock
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_atom_pack
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── cycloneive_clkctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_clkctrl.asm64
│   │   │   ├── vital_clkctrl.dat
│   │   │   ├── vital_clkctrl.dbs
│   │   │   └── vital_clkctrl.rw64
│   │   ├── cycloneive_components
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── cycloneive_crcblock
│   │   │   ├── architecture_crcblock.asm64
│   │   │   ├── architecture_crcblock.dat
│   │   │   ├── architecture_crcblock.dbs
│   │   │   ├── architecture_crcblock.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ddio_oe
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ddio_out
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_dffe
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ena_reg
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_lcell_ff.asm64
│   │   │   ├── vital_lcell_ff.dat
│   │   │   ├── vital_lcell_ff.dbs
│   │   │   └── vital_lcell_ff.rw64
│   │   ├── cycloneive_io_ibuf
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_io_obuf
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_io_pad
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_jtag
│   │   │   ├── architecture_jtag.asm64
│   │   │   ├── architecture_jtag.dat
│   │   │   ├── architecture_jtag.dbs
│   │   │   ├── architecture_jtag.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_latch.asm64
│   │   │   ├── vital_latch.dat
│   │   │   ├── vital_latch.dbs
│   │   │   └── vital_latch.rw64
│   │   ├── cycloneive_lcell_comb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_lcell_comb.asm64
│   │   │   ├── vital_lcell_comb.dat
│   │   │   ├── vital_lcell_comb.dbs
│   │   │   └── vital_lcell_comb.rw64
│   │   ├── cycloneive_mac_data_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_data_reg.asm64
│   │   │   ├── vital_cycloneive_mac_data_reg.dat
│   │   │   ├── vital_cycloneive_mac_data_reg.dbs
│   │   │   └── vital_cycloneive_mac_data_reg.rw64
│   │   ├── cycloneive_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_mult.asm64
│   │   │   ├── vital_cycloneive_mac_mult.dat
│   │   │   ├── vital_cycloneive_mac_mult.dbs
│   │   │   └── vital_cycloneive_mac_mult.rw64
│   │   ├── cycloneive_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_mult_internal.asm64
│   │   │   ├── vital_cycloneive_mac_mult_internal.dat
│   │   │   ├── vital_cycloneive_mac_mult_internal.dbs
│   │   │   └── vital_cycloneive_mac_mult_internal.rw64
│   │   ├── cycloneive_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_out.asm64
│   │   │   ├── vital_cycloneive_mac_out.dat
│   │   │   ├── vital_cycloneive_mac_out.dbs
│   │   │   └── vital_cycloneive_mac_out.rw64
│   │   ├── cycloneive_mac_sign_reg
│   │   │   ├── cycloneive_mac_sign_reg.asm64
│   │   │   ├── cycloneive_mac_sign_reg.dat
│   │   │   ├── cycloneive_mac_sign_reg.dbs
│   │   │   ├── cycloneive_mac_sign_reg.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mux21
│   │   │   ├── altvital.asm64
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── altvital.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mux41
│   │   │   ├── altvital.asm64
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── altvital.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_oscillator
│   │   │   ├── architecture_oscillator.asm64
│   │   │   ├── architecture_oscillator.dat
│   │   │   ├── architecture_oscillator.dbs
│   │   │   ├── architecture_oscillator.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── cycloneive_pllpack
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── cycloneive_pll_reg
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pseudo_diff_out
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_block
│   │   │   ├── block_arch.asm64
│   │   │   ├── block_arch.dat
│   │   │   ├── block_arch.dbs
│   │   │   ├── block_arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_pulse_generator
│   │   │   ├── pgen_arch.asm64
│   │   │   ├── pgen_arch.dat
│   │   │   ├── pgen_arch.dbs
│   │   │   ├── pgen_arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── reg_arch.asm64
│   │   │   ├── reg_arch.dat
│   │   │   ├── reg_arch.dbs
│   │   │   └── reg_arch.rw64
│   │   ├── cycloneive_routing_wire
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_rublock
│   │   │   ├── architecture_rublock.asm64
│   │   │   ├── architecture_rublock.dat
│   │   │   ├── architecture_rublock.dbs
│   │   │   ├── architecture_rublock.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_termination
│   │   │   ├── cycloneive_termination_arch.asm64
│   │   │   ├── cycloneive_termination_arch.dat
│   │   │   ├── cycloneive_termination_arch.dbs
│   │   │   ├── cycloneive_termination_arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   └── _vmake
│   ├── lpm
│   │   ├── _info
│   │   ├── lpm_abs
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub_signed
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub_unsigned
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_and
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_bipad
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_bustri
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_clshift
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_common_conversion
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── lpm_compare
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_compare_signed
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_compare_unsigned
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_components
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── lpm_constant
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_counter
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_decode
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_device_families
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── lpm_divide
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_ff
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_fifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_fifo_dc
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_fifo_dc_async
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_fifo_dc_dffpipe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_fifo_dc_fefifo
│   │   │   ├── behavior.asm64
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_hint_evaluation
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── lpm_inpad
│   │   │   ├── lpm_syn.asm64
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│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_inv
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_latch
│   │   │   ├── lpm_syn.asm64
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│   │   │   ├── lpm_syn.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_mult
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│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
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│   │   │   ├── lpm_syn.asm64
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
│   │   ├── lpm_rom
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
│   │   └── _vmake
│   └── sgate
│   ├── _info
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   ├── oper_mux
│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   ├── oper_rotate_left
│   │   ├── _primary.dat
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│   ├── oper_rotate_right
│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   ├── sgate_pack
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│   │   ├── _primary.dbs
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│   │   └── _vhdl.rw64
│   ├── tri_bus
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_arch.asm64
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│   │   └── sim_arch.rw64
│   └── _vmake
├── wqlibrary2
│   ├── transcript
│   ├── verilog_libs
│   │   ├── altera_lnsim_ver
│   │   │   ├── altera_arriavgz_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_arriav_pll
│   │   │   │   ├── _primary.dat
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│   │   │   │   ├── verilog.asm64
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│   │   │   ├── altera_cyclonev_pll
│   │   │   │   ├── _primary.dat
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│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_generic_pll_functions
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_lnsim_functions
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@l@n@s@i@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
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│   │   │   ├── altera_mult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
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│   │   │   ├── altera_mult_add_rtl
│   │   │   │   ├── _primary.dat
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│   │   │   ├── altera_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_pll_dps_lcell_comb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_pll_reconfig_tasks
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_stratixv_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_syncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_adder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_chainout_adder_accumulator_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_coef_reg_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_data_split_reg_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_dynamic_signed_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_latency_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_multiplier_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_preadder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_register_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_register_with_ext_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_scanchain
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_signed_extension_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ama_systolic_adder_function
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_14nm_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_14nm_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_mlab_cell_core
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_mlab_cell_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_mlab_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_28nm_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_porta_latches
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── common_porta_registers
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dprio_init
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dps_extra_kick
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dps_pulse_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── fourteennm_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_28nm_hp_mlab_cell_impl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_28nm_lc_mlab_cell_impl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_cdr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_device_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_m10k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── generic_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   ├── nadder_m20k
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── twentynm_iopll_ip
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   ├── altera_mf_ver
│   │   │   ├── a_graycounter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt3pram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altaccumulate
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_aeq_s4
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_av
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_c3gxb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_mm
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_cal_sv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altclklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altddio_bidir
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altddio_in
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_dfe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altdpram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_std_synchronizer
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_std_synchronizer_bundle
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altera_syncram_derived
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_eyemon
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altfp_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altlvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altlvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altmult_accum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altmult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altparallel_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altpll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altserial_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altshift_taps
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsource_probe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsqrt
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsquare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altstratixii_oct
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsyncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── altsyncram_body
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── arm_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── arm_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── arm_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cda_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cda_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cda_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneiiigl_post_divider
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_low_latency
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_mixed_widths
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dcfifo_sync
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dummy_hub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── flexible_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── flexible_lvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   ├── jtag_tap_controller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lcell
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiiigl_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_cycloneiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_stratixiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_stratixii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @m@f_stratix_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── parallel_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── pll_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── scfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── signal_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── sld_signaltap
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── sld_virtual_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── sld_virtual_jtag_basic
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixgx_dpa_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixiii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixiii_lvds_rx_channel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixiii_lvds_rx_dpa
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixii_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratix_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratix_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stratixv_local_clk_divider
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stx_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stx_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── stx_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ttn_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ttn_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── ttn_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   ├── altera_ver
│   │   │   ├── alt_bidir_buf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_bidir_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_inbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_inbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_iobuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf_tri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── alt_outbuf_tri_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── carry
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── carry_sum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cascade
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── clklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffea
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dffeas
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── dlatch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── exp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   ├── jkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── jkffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lut_input
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lut_output
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── opndrn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gdff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @p@r@i@m_@g@d@f@f_@l@o@w
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gjkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gsrff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── prim_gtff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── row_global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── soft
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── srff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── srffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── tff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── tffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @t@r@i
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   ├── cycloneive_ver
│   │   │   ├── cycloneive_and1
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_and16
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_apfcontroller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_asmiblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_b17mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_b5mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_bmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_clkctrl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_crcblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ddio_oe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ena_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_ibuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_obuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_io_pad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_lcell_comb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_data_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_mult_internal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mac_sign_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_mux41
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_nmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_oscillator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_pseudo_diff_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_routing_wire
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_rublock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_termination
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_termination_ctrl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── cycloneive_termination_rupdn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   ├── lpm_ver
│   │   │   ├── _info
│   │   │   ├── lpm_abs
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_add_sub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_and
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_bipad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_bustri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_clshift
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_compare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_constant
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_counter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_decode
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_divide
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_fifo_dc_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_inpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_inv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_or
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_outpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ram_dp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ram_dq
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_ram_io
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_rom
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_shiftreg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   ├── lpm_xor
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm64
│   │   │   │   └── verilog.rw64
│   │   │   └── _vmake
│   │   └── sgate_ver
│   │   ├── _info
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_addsub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_bus_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_decoder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_div
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
│   │   ├── oper_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_left_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_less_than
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_mod
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_right_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_rotate_left
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_rotate_right
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── oper_selector
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── tri_bus
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   └── _vmake
│   └── vhdl_libs
│   ├── altera
│   │   ├── alt_bidir_buf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_bidir_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_dspbuilder_package
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_europa_support_lib
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_primitives_components
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_standard_functions
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_syn_attributes
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── alt_inbuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_inbuf_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_iobuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_iobuf_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_tri
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_outbuf_tri_diff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── carry
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── carry_sum
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cascade
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── clklock
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffea
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffeas
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_dffeas.asm64
│   │   │   ├── vital_dffeas.dat
│   │   │   ├── vital_dffeas.dbs
│   │   │   └── vital_dffeas.rw64
│   │   ├── dffeas_pack
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── dlatch
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── exp
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── global
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   ├── jkff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── jkffe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── latch
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lut_input
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lut_output
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── opndrn
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gdff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gjkff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gsrff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── prim_gtff
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── row_global
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── soft
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── srff
│   │   │   ├── behavior.asm64
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── srffe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── tff
│   │   │   ├── behavior.asm64
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── tffe
│   │   │   ├── behavior.asm64
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── tri
│   │   │   ├── behavior.asm64
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   └── _vmake
│   ├── altera_lnsim
│   │   ├── 12e5b03
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   ├── 18bccce
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│   │   │   └── verilog.rw64
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│   │   │   └── verilog.rw64
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│   │   ├── 68afd2e
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│   │   │   ├── _primary.dat
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│   │   ├── _info
│   │   └── _vmake
│   ├── altera_mf
│   │   ├── a_graycounter
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt3pram
│   │   │   ├── behavior.asm64
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│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altaccumulate
│   │   │   ├── behaviour.asm64
│   │   │   ├── behaviour.dat
│   │   │   ├── behaviour.dbs
│   │   │   ├── behaviour.rw64
│   │   │   ├── _primary.dat
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│   │   ├── alt_aeq_s4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── trans.asm64
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│   │   ├── alt_aeq_s4_func
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── _primary.dat
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│   │   ├── alt_cal_av
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│   │   │   ├── _primary.dbs
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│   │   │   ├── rtl.dat
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│   │   │   └── rtl.rw64
│   │   ├── alt_cal_c3gxb
│   │   │   ├── _primary.dat
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│   │   ├── alt_cal_mm
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   ├── alt_cal_sv
│   │   │   ├── _primary.dat
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│   │   ├── altclklock
│   │   │   ├── behavior.asm64
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altddio_bidir
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── struct.asm64
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│   │   │   └── struct.rw64
│   │   ├── altddio_in
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
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│   │   │   ├── behave.rw64
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│   │   ├── altddio_out
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
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│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_dfe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── trans.asm64
│   │   │   ├── trans.dat
│   │   │   ├── trans.dbs
│   │   │   └── trans.rw64
│   │   ├── alt_dfe_func
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altdpram
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altera_common_conversion
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_device_families
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_mf_components
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altera_mf_hint_evaluation
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── _vhdl.rw64
│   │   ├── altera_std_synchronizer
│   │   │   ├── behavioral.asm64
│   │   │   ├── behavioral.dat
│   │   │   ├── behavioral.dbs
│   │   │   ├── behavioral.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altera_std_synchronizer_bundle
│   │   │   ├── behavioral.asm64
│   │   │   ├── behavioral.dat
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│   │   │   ├── behavioral.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── alt_eyemon
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── trans.rw64
│   │   ├── alt_eyemon_func
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── altfp_mult
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altlvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altlvds_tx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altmult_accum
│   │   │   ├── behaviour.asm64
│   │   │   ├── behaviour.dat
│   │   │   ├── behaviour.dbs
│   │   │   ├── behaviour.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altmult_add
│   │   │   ├── behaviour.asm64
│   │   │   ├── behaviour.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altparallel_flash_loader
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_altparallel_flash_loader.asm64
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│   │   ├── altpll
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altserial_flash_loader
│   │   │   ├── _primary.dat
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│   │   ├── altshift_taps
│   │   │   ├── behavioural.asm64
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altsource_probe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_altsource_probe.asm64
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│   │   ├── altsqrt
│   │   │   ├── behavior.asm64
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altsquare
│   │   │   ├── altsquare_syn.asm64
│   │   │   ├── altsquare_syn.dat
│   │   │   ├── altsquare_syn.dbs
│   │   │   ├── altsquare_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── altstratixii_oct
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_altstratixii_oct.asm64
│   │   │   ├── sim_altstratixii_oct.dat
│   │   │   ├── sim_altstratixii_oct.dbs
│   │   │   └── sim_altstratixii_oct.rw64
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── translated.asm64
│   │   │   ├── translated.dat
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│   │   │   └── translated.rw64
│   │   ├── arm_m_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
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│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── arm_n_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── arm_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_async
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_dffpipe
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_fefifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_low_latency
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   └── _primary.dbs
│   │   ├── dcfifo_mixed_widths
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
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│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dcfifo_sync
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dffp
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── dummy_hub
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── flexible_lvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── flexible_lvds_tx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   ├── jtag_tap_controller
│   │   │   ├── fsm.asm64
│   │   │   ├── fsm.dat
│   │   │   ├── fsm.dbs
│   │   │   ├── fsm.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lcell
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_cda_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_cda_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_cycloneiiigl_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_cycloneiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_m_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_n_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_pllpack
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── mf_pll_reg
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stingray_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stingray_post_divider
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stingray_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_stratixiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── mf_ttn_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── mf_ttn_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── parallel_add
│   │   │   ├── behaviour.asm64
│   │   │   ├── behaviour.dat
│   │   │   ├── behaviour.dbs
│   │   │   ├── behaviour.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── pll_iobuf
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── scfifo
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── signal_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── simmodel.asm64
│   │   │   ├── simmodel.dat
│   │   │   ├── simmodel.dbs
│   │   │   └── simmodel.rw64
│   │   ├── sld_node
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── sld_signaltap
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_sld_signaltap.asm64
│   │   │   ├── sim_sld_signaltap.dat
│   │   │   ├── sim_sld_signaltap.dbs
│   │   │   └── sim_sld_signaltap.rw64
│   │   ├── sld_virtual_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── structural.asm64
│   │   │   ├── structural.dat
│   │   │   ├── structural.dbs
│   │   │   └── structural.rw64
│   │   ├── sld_virtual_jtag_basic
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── sim_sld_virtual_jtag_basic.asm64
│   │   │   ├── sim_sld_virtual_jtag_basic.dat
│   │   │   ├── sim_sld_virtual_jtag_basic.dbs
│   │   │   └── sim_sld_virtual_jtag_basic.rw64
│   │   ├── stratixiii_lvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixiii_lvds_rx_channel
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixiii_lvds_rx_dpa
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixii_lvds_rx
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixii_tx_outclk
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratix_tx_outclk
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stratixv_local_clk_divider
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── stx_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   └── _vmake
│   ├── cycloneive
│   │   ├── cycloneive_and1
│   │   │   ├── altvital.asm64
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── altvital.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_apfcontroller
│   │   │   ├── architecture_apfcontroller.asm64
│   │   │   ├── architecture_apfcontroller.dat
│   │   │   ├── architecture_apfcontroller.dbs
│   │   │   ├── architecture_apfcontroller.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_asmiblock
│   │   │   ├── behavior.asm64
│   │   │   ├── behavior.dat
│   │   │   ├── behavior.dbs
│   │   │   ├── behavior.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_atom_pack
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── cycloneive_clkctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_clkctrl.asm64
│   │   │   ├── vital_clkctrl.dat
│   │   │   ├── vital_clkctrl.dbs
│   │   │   └── vital_clkctrl.rw64
│   │   ├── cycloneive_components
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── cycloneive_crcblock
│   │   │   ├── architecture_crcblock.asm64
│   │   │   ├── architecture_crcblock.dat
│   │   │   ├── architecture_crcblock.dbs
│   │   │   ├── architecture_crcblock.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ddio_oe
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ddio_out
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_dffe
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ena_reg
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_lcell_ff.asm64
│   │   │   ├── vital_lcell_ff.dat
│   │   │   ├── vital_lcell_ff.dbs
│   │   │   └── vital_lcell_ff.rw64
│   │   ├── cycloneive_io_ibuf
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_io_obuf
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_io_pad
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_jtag
│   │   │   ├── architecture_jtag.asm64
│   │   │   ├── architecture_jtag.dat
│   │   │   ├── architecture_jtag.dbs
│   │   │   ├── architecture_jtag.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_latch.asm64
│   │   │   ├── vital_latch.dat
│   │   │   ├── vital_latch.dbs
│   │   │   └── vital_latch.rw64
│   │   ├── cycloneive_lcell_comb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_lcell_comb.asm64
│   │   │   ├── vital_lcell_comb.dat
│   │   │   ├── vital_lcell_comb.dbs
│   │   │   └── vital_lcell_comb.rw64
│   │   ├── cycloneive_mac_data_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_data_reg.asm64
│   │   │   ├── vital_cycloneive_mac_data_reg.dat
│   │   │   ├── vital_cycloneive_mac_data_reg.dbs
│   │   │   └── vital_cycloneive_mac_data_reg.rw64
│   │   ├── cycloneive_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_mult.asm64
│   │   │   ├── vital_cycloneive_mac_mult.dat
│   │   │   ├── vital_cycloneive_mac_mult.dbs
│   │   │   └── vital_cycloneive_mac_mult.rw64
│   │   ├── cycloneive_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_mult_internal.asm64
│   │   │   ├── vital_cycloneive_mac_mult_internal.dat
│   │   │   ├── vital_cycloneive_mac_mult_internal.dbs
│   │   │   └── vital_cycloneive_mac_mult_internal.rw64
│   │   ├── cycloneive_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_cycloneive_mac_out.asm64
│   │   │   ├── vital_cycloneive_mac_out.dat
│   │   │   ├── vital_cycloneive_mac_out.dbs
│   │   │   └── vital_cycloneive_mac_out.rw64
│   │   ├── cycloneive_mac_sign_reg
│   │   │   ├── cycloneive_mac_sign_reg.asm64
│   │   │   ├── cycloneive_mac_sign_reg.dat
│   │   │   ├── cycloneive_mac_sign_reg.dbs
│   │   │   ├── cycloneive_mac_sign_reg.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mn_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mux21
│   │   │   ├── altvital.asm64
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── altvital.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_mux41
│   │   │   ├── altvital.asm64
│   │   │   ├── altvital.dat
│   │   │   ├── altvital.dbs
│   │   │   ├── altvital.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_oscillator
│   │   │   ├── architecture_oscillator.asm64
│   │   │   ├── architecture_oscillator.dat
│   │   │   ├── architecture_oscillator.dbs
│   │   │   ├── architecture_oscillator.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── vital_pll.asm64
│   │   │   ├── vital_pll.dat
│   │   │   ├── vital_pll.dbs
│   │   │   └── vital_pll.rw64
│   │   ├── cycloneive_pllpack
│   │   │   ├── body.asm64
│   │   │   ├── body.dat
│   │   │   ├── body.dbs
│   │   │   ├── body.rw64
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _vhdl.asm64
│   │   │   └── _vhdl.rw64
│   │   ├── cycloneive_pll_reg
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_pseudo_diff_out
│   │   │   ├── arch.asm64
│   │   │   ├── arch.dat
│   │   │   ├── arch.dbs
│   │   │   ├── arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_block
│   │   │   ├── block_arch.asm64
│   │   │   ├── block_arch.dat
│   │   │   ├── block_arch.dbs
│   │   │   ├── block_arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_pulse_generator
│   │   │   ├── pgen_arch.asm64
│   │   │   ├── pgen_arch.dat
│   │   │   ├── pgen_arch.dbs
│   │   │   ├── pgen_arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── reg_arch.asm64
│   │   │   ├── reg_arch.dat
│   │   │   ├── reg_arch.dbs
│   │   │   └── reg_arch.rw64
│   │   ├── cycloneive_routing_wire
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_rublock
│   │   │   ├── architecture_rublock.asm64
│   │   │   ├── architecture_rublock.dat
│   │   │   ├── architecture_rublock.dbs
│   │   │   ├── architecture_rublock.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_scale_cntr
│   │   │   ├── behave.asm64
│   │   │   ├── behave.dat
│   │   │   ├── behave.dbs
│   │   │   ├── behave.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── cycloneive_termination
│   │   │   ├── cycloneive_termination_arch.asm64
│   │   │   ├── cycloneive_termination_arch.dat
│   │   │   ├── cycloneive_termination_arch.dbs
│   │   │   ├── cycloneive_termination_arch.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── _info
│   │   └── _vmake
│   ├── lpm
│   │   ├── _info
│   │   ├── lpm_abs
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
│   │   │   ├── lpm_syn.dbs
│   │   │   ├── lpm_syn.rw64
│   │   │   ├── _primary.dat
│   │   │   └── _primary.dbs
│   │   ├── lpm_add_sub_signed
│   │   │   ├── lpm_syn.asm64
│   │   │   ├── lpm_syn.dat
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
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│   │   │   └── _primary.dbs
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│   │   │   ├── body.asm64
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├── transcript
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│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
│   │   ├── ama_adder_function
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
│   │   ├── ama_chainout_adder_accumulator_function
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
│   │   ├── ama_coef_reg_ext_function
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
│   │   ├── ama_data_split_reg_ext_function
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
│   │   ├── ama_dynamic_signed_function
│   │   │   ├── _primary.dat
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│   │   ├── ama_latency_function
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── ama_register_function
│   │   │   ├── _primary.dat
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│   │   ├── ama_register_with_ext_function
│   │   │   ├── _primary.dat
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│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── ama_scanchain
│   │   │   ├── _primary.dat
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│   │   ├── ama_signed_extension_function
│   │   │   ├── _primary.dat
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│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── ama_systolic_adder_function
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_14nm_ram_pulse_generator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_14nm_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_28nm_mlab_cell_core
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_28nm_mlab_cell_pulse_generator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_28nm_mlab_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_28nm_ram_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_28nm_ram_pulse_generator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_28nm_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_porta_latches
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── common_porta_registers
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dprio_init
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dps_extra_kick
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dps_pulse_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── fourteennm_m20k
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_28nm_hp_mlab_cell_impl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_28nm_lc_mlab_cell_impl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_cdr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_device_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_m10k
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_m20k
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── generic_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── _info
│   │   ├── nadder_m20k
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── twentynm_iopll_ip
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   └── _vmake
│   ├── altera_mf_ver
│   │   ├── a_graycounter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt3pram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altaccumulate
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_aeq_s4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_cal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_cal_av
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_cal_c3gxb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_cal_mm
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_cal_sv
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altclklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altddio_bidir
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altddio_in
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altddio_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_dfe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altdpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altera_std_synchronizer
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altera_std_synchronizer_bundle
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altera_syncram_derived
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_eyemon
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altfp_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altlvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altlvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altmult_accum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altmult_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altparallel_flash_loader
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altserial_flash_loader
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altshift_taps
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altsource_probe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altsqrt
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altsquare
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altstratixii_oct
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── altsyncram_body
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── arm_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── arm_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── arm_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cda_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cda_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cda_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneiiigl_post_divider
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo_low_latency
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo_mixed_widths
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dcfifo_sync
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dffp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dummy_hub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── flexible_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── flexible_lvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── _info
│   │   ├── jtag_tap_controller
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_cycloneiiigl_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_cycloneiiigl_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_cycloneiiigl_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_cycloneiiigl_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_cycloneiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_stratixiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @m@f_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── parallel_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── pll_iobuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── scfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── signal_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── sld_signaltap
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── sld_virtual_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── sld_virtual_jtag_basic
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixgx_dpa_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixiii_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixiii_lvds_rx_channel
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixiii_lvds_rx_dpa
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixii_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixii_tx_outclk
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratix_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratix_tx_outclk
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stratixv_local_clk_divider
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stx_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stx_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── stx_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── ttn_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── ttn_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── ttn_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   └── _vmake
│   ├── altera_ver
│   │   ├── alt_bidir_buf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_bidir_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_inbuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_inbuf_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_iobuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_iobuf_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_outbuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_outbuf_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_outbuf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── alt_outbuf_tri_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── carry
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── carry_sum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cascade
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── clklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dffea
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dffeas
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── dlatch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── exp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── _info
│   │   ├── jkff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── jkffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lut_input
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lut_output
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── opndrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── prim_gdff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @p@r@i@m_@g@d@f@f_@l@o@w
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── prim_gjkff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── prim_gsrff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── prim_gtff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── row_global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── soft
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── srff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── srffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── tff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── tffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @t@r@i
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   └── _vmake
│   ├── cycloneive_ver
│   │   ├── cycloneive_and1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_and16
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_apfcontroller
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_asmiblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_b17mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_b5mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_bmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_clkctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_crcblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ddio_oe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ddio_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_dffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ena_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_io_ibuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_io_obuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_io_pad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_lcell_comb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mac_data_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mac_sign_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_mux41
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_nmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_oscillator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
│   │   ├── cycloneive_pseudo_diff_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ram_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ram_pulse_generator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_routing_wire
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_rublock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_termination
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_termination_ctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── cycloneive_termination_rupdn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── _info
│   │   └── _vmake
│   ├── lpm_ver
│   │   ├── _info
│   │   ├── lpm_abs
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
│   │   ├── lpm_add_sub
│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lpm_bipad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
│   │   ├── lpm_clshift
│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lpm_compare
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lpm_constant
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lpm_counter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
│   │   ├── lpm_decode
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── lpm_divide
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.dat
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│   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
│   │   ├── lpm_inpad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm64
│   │   │   └── verilog.rw64
│   │   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   │   └── verilog.rw64
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│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.dat
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│   └── sgate_ver
│   ├── _info
│   ├── io_buf_opdrn
│   │   ├── _primary.dat
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│   ├── io_buf_tri
│   │   ├── _primary.dat
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│   ├── oper_addsub
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│   ├── oper_latch
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│   ├── oper_left_shift
│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   └── verilog.rw64
│   ├── oper_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   ├── oper_mux
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   ├── oper_right_shift
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   ├── oper_rotate_left
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   ├── oper_rotate_right
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   ├── oper_selector
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   ├── tri_bus
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.asm64
│   │   └── verilog.rw64
│   └── _vmake
└── vhdl_libs
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│   │   ├── body.asm64
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│   │   ├── _primary.dat
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│   ├── altera_standard_functions
│   │   ├── body.asm64
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│   │   ├── _primary.dat
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│   │   └── _vhdl.rw64
│   ├── alt_inbuf
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│   ├── carry_sum
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│   ├── clklock
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│   │   ├── vital_dffeas.dat
│   │   ├── vital_dffeas.dbs
│   │   └── vital_dffeas.rw64
│   ├── dffeas_pack
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── dlatch
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── exp
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
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│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
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│   ├── jkff
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── jkffe
│   │   ├── behavior.asm64
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│   │   ├── behavior.dbs
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│   │   ├── _primary.dat
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│   ├── latch
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
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│   │   ├── _primary.dat
│   │   └── _primary.dbs
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│   │   ├── behavior.asm64
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│   │   └── _primary.dbs
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│   │   ├── behavior.asm64
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│   │   ├── behavior.asm64
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│   │   └── _primary.dbs
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│   │   ├── behavior.asm64
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│   │   ├── behavior.asm64
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│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── row_global
│   │   ├── behavior.asm64
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│   │   ├── behavior.asm64
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│   ├── srffe
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── tff
│   │   ├── behavior.asm64
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│   ├── tffe
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
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│   │   ├── _primary.dat
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│   ├── tri
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
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│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   └── _vmake
├── altera_lnsim
│   ├── 12e5b03
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│   │   ├── _primary.vhd
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   ├── ff75ede
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
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│   │   └── verilog.rw64
│   ├── _info
│   └── _vmake
├── altera_mf
│   ├── a_graycounter
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── alt3pram
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
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│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── altaccumulate
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│   ├── alt_aeq_s4
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│   │   ├── trans.asm64
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│   │   ├── body.asm64
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│   │   ├── _primary.dat
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│   │   └── _vhdl.rw64
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│   │   ├── _primary.dat
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│   │   ├── rtl.asm64
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   │   ├── _primary.dat
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│   ├── altclklock
│   │   ├── behavior.asm64
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│   ├── altddio_bidir
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│   │   ├── behave.asm64
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│   │   ├── _primary.dat
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│   │   ├── trans.asm64
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│   │   ├── behavior.asm64
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│   │   └── _primary.dbs
│   ├── altera_common_conversion
│   │   ├── body.asm64
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│   │   └── _vhdl.rw64
│   ├── altera_device_families
│   │   ├── body.asm64
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│   ├── altera_mf_components
│   │   ├── _primary.dat
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│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── altera_mf_hint_evaluation
│   │   ├── body.asm64
│   │   ├── body.dat
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│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── altera_std_synchronizer
│   │   ├── behavioral.asm64
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│   │   ├── behavioral.dbs
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│   │   └── _primary.dbs
│   ├── altera_std_synchronizer_bundle
│   │   ├── behavioral.asm64
│   │   ├── behavioral.dat
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│   ├── alt_eyemon_func
│   │   ├── body.asm64
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│   ├── altfp_mult
│   │   ├── behavior.asm64
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│   │   └── _primary.dbs
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│   │   ├── behavior.asm64
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│   ├── altlvds_tx
│   │   ├── behavior.asm64
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│   ├── altmult_accum
│   │   ├── behaviour.asm64
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│   │   └── _primary.dbs
│   ├── altmult_add
│   │   ├── behaviour.asm64
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│   │   └── _primary.dbs
│   ├── altparallel_flash_loader
│   │   ├── _primary.dat
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│   │   ├── sim_altparallel_flash_loader.asm64
│   │   ├── sim_altparallel_flash_loader.dat
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│   │   └── sim_altparallel_flash_loader.rw64
│   ├── altpll
│   │   ├── behavior.asm64
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│   │   └── _primary.dbs
│   ├── altserial_flash_loader
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
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│   │   ├── sim_altserial_flash_loader.dat
│   │   ├── sim_altserial_flash_loader.dbs
│   │   └── sim_altserial_flash_loader.rw64
│   ├── altshift_taps
│   │   ├── behavioural.asm64
│   │   ├── behavioural.dat
│   │   ├── behavioural.dbs
│   │   ├── behavioural.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── altsource_probe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_altsource_probe.asm64
│   │   ├── sim_altsource_probe.dat
│   │   ├── sim_altsource_probe.dbs
│   │   └── sim_altsource_probe.rw64
│   ├── altsqrt
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── altsquare
│   │   ├── altsquare_syn.asm64
│   │   ├── altsquare_syn.dat
│   │   ├── altsquare_syn.dbs
│   │   ├── altsquare_syn.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── altstratixii_oct
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_altstratixii_oct.asm64
│   │   ├── sim_altstratixii_oct.dat
│   │   ├── sim_altstratixii_oct.dbs
│   │   └── sim_altstratixii_oct.rw64
│   ├── altsyncram
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── translated.asm64
│   │   ├── translated.dat
│   │   ├── translated.dbs
│   │   └── translated.rw64
│   ├── arm_m_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── arm_n_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── arm_scale_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo_async
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo_dffpipe
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo_fefifo
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo_low_latency
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo_mixed_widths
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dcfifo_sync
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dffp
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── dummy_hub
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── flexible_lvds_rx
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── flexible_lvds_tx
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── _info
│   ├── jtag_tap_controller
│   │   ├── fsm.asm64
│   │   ├── fsm.dat
│   │   ├── fsm.dbs
│   │   ├── fsm.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── lcell
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_cda_mn_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_cda_scale_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_cycloneiiigl_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_pll.asm64
│   │   ├── vital_pll.dat
│   │   ├── vital_pll.dbs
│   │   └── vital_pll.rw64
│   ├── mf_cycloneiii_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_pll.asm64
│   │   ├── vital_pll.dat
│   │   ├── vital_pll.dbs
│   │   └── vital_pll.rw64
│   ├── mf_m_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_n_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_pllpack
│   │   ├── body.asm64
│   │   ├── body.dat
│   │   ├── body.dbs
│   │   ├── body.rw64
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── mf_pll_reg
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_stingray_mn_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_stingray_post_divider
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_stingray_scale_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_stratixiii_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_pll.asm64
│   │   ├── vital_pll.dat
│   │   ├── vital_pll.dbs
│   │   └── vital_pll.rw64
│   ├── mf_stratixii_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_pll.asm64
│   │   ├── vital_pll.dat
│   │   ├── vital_pll.dbs
│   │   └── vital_pll.rw64
│   ├── mf_stratix_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_pll.asm64
│   │   ├── vital_pll.dat
│   │   ├── vital_pll.dbs
│   │   └── vital_pll.rw64
│   ├── mf_ttn_mn_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── mf_ttn_scale_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── parallel_add
│   │   ├── behaviour.asm64
│   │   ├── behaviour.dat
│   │   ├── behaviour.dbs
│   │   ├── behaviour.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── pll_iobuf
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── scfifo
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── signal_gen
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── simmodel.asm64
│   │   ├── simmodel.dat
│   │   ├── simmodel.dbs
│   │   └── simmodel.rw64
│   ├── sld_node
│   │   ├── body.asm64
│   │   ├── body.dat
│   │   ├── body.dbs
│   │   ├── body.rw64
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── sld_signaltap
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_sld_signaltap.asm64
│   │   ├── sim_sld_signaltap.dat
│   │   ├── sim_sld_signaltap.dbs
│   │   └── sim_sld_signaltap.rw64
│   ├── sld_virtual_jtag
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── structural.asm64
│   │   ├── structural.dat
│   │   ├── structural.dbs
│   │   └── structural.rw64
│   ├── sld_virtual_jtag_basic
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── sim_sld_virtual_jtag_basic.asm64
│   │   ├── sim_sld_virtual_jtag_basic.dat
│   │   ├── sim_sld_virtual_jtag_basic.dbs
│   │   └── sim_sld_virtual_jtag_basic.rw64
│   ├── stratixiii_lvds_rx
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stratixiii_lvds_rx_channel
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stratixiii_lvds_rx_dpa
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stratixii_lvds_rx
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stratixii_tx_outclk
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stratix_tx_outclk
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stratixv_local_clk_divider
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── stx_scale_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   └── _vmake
├── cycloneive
│   ├── cycloneive_and1
│   │   ├── altvital.asm64
│   │   ├── altvital.dat
│   │   ├── altvital.dbs
│   │   ├── altvital.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_apfcontroller
│   │   ├── architecture_apfcontroller.asm64
│   │   ├── architecture_apfcontroller.dat
│   │   ├── architecture_apfcontroller.dbs
│   │   ├── architecture_apfcontroller.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_asmiblock
│   │   ├── behavior.asm64
│   │   ├── behavior.dat
│   │   ├── behavior.dbs
│   │   ├── behavior.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_atom_pack
│   │   ├── body.asm64
│   │   ├── body.dat
│   │   ├── body.dbs
│   │   ├── body.rw64
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── cycloneive_clkctrl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_clkctrl.asm64
│   │   ├── vital_clkctrl.dat
│   │   ├── vital_clkctrl.dbs
│   │   └── vital_clkctrl.rw64
│   ├── cycloneive_components
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── cycloneive_crcblock
│   │   ├── architecture_crcblock.asm64
│   │   ├── architecture_crcblock.dat
│   │   ├── architecture_crcblock.dbs
│   │   ├── architecture_crcblock.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ddio_oe
│   │   ├── arch.asm64
│   │   ├── arch.dat
│   │   ├── arch.dbs
│   │   ├── arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ddio_out
│   │   ├── arch.asm64
│   │   ├── arch.dat
│   │   ├── arch.dbs
│   │   ├── arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_dffe
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ena_reg
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_lcell_ff.asm64
│   │   ├── vital_lcell_ff.dat
│   │   ├── vital_lcell_ff.dbs
│   │   └── vital_lcell_ff.rw64
│   ├── cycloneive_io_ibuf
│   │   ├── arch.asm64
│   │   ├── arch.dat
│   │   ├── arch.dbs
│   │   ├── arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_io_obuf
│   │   ├── arch.asm64
│   │   ├── arch.dat
│   │   ├── arch.dbs
│   │   ├── arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_io_pad
│   │   ├── arch.asm64
│   │   ├── arch.dat
│   │   ├── arch.dbs
│   │   ├── arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_jtag
│   │   ├── architecture_jtag.asm64
│   │   ├── architecture_jtag.dat
│   │   ├── architecture_jtag.dbs
│   │   ├── architecture_jtag.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_latch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_latch.asm64
│   │   ├── vital_latch.dat
│   │   ├── vital_latch.dbs
│   │   └── vital_latch.rw64
│   ├── cycloneive_lcell_comb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_lcell_comb.asm64
│   │   ├── vital_lcell_comb.dat
│   │   ├── vital_lcell_comb.dbs
│   │   └── vital_lcell_comb.rw64
│   ├── cycloneive_mac_data_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_cycloneive_mac_data_reg.asm64
│   │   ├── vital_cycloneive_mac_data_reg.dat
│   │   ├── vital_cycloneive_mac_data_reg.dbs
│   │   └── vital_cycloneive_mac_data_reg.rw64
│   ├── cycloneive_mac_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_cycloneive_mac_mult.asm64
│   │   ├── vital_cycloneive_mac_mult.dat
│   │   ├── vital_cycloneive_mac_mult.dbs
│   │   └── vital_cycloneive_mac_mult.rw64
│   ├── cycloneive_mac_mult_internal
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_cycloneive_mac_mult_internal.asm64
│   │   ├── vital_cycloneive_mac_mult_internal.dat
│   │   ├── vital_cycloneive_mac_mult_internal.dbs
│   │   └── vital_cycloneive_mac_mult_internal.rw64
│   ├── cycloneive_mac_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_cycloneive_mac_out.asm64
│   │   ├── vital_cycloneive_mac_out.dat
│   │   ├── vital_cycloneive_mac_out.dbs
│   │   └── vital_cycloneive_mac_out.rw64
│   ├── cycloneive_mac_sign_reg
│   │   ├── cycloneive_mac_sign_reg.asm64
│   │   ├── cycloneive_mac_sign_reg.dat
│   │   ├── cycloneive_mac_sign_reg.dbs
│   │   ├── cycloneive_mac_sign_reg.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_mn_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_mux21
│   │   ├── altvital.asm64
│   │   ├── altvital.dat
│   │   ├── altvital.dbs
│   │   ├── altvital.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_mux41
│   │   ├── altvital.asm64
│   │   ├── altvital.dat
│   │   ├── altvital.dbs
│   │   ├── altvital.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_oscillator
│   │   ├── architecture_oscillator.asm64
│   │   ├── architecture_oscillator.dat
│   │   ├── architecture_oscillator.dbs
│   │   ├── architecture_oscillator.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── vital_pll.asm64
│   │   ├── vital_pll.dat
│   │   ├── vital_pll.dbs
│   │   └── vital_pll.rw64
│   ├── cycloneive_pllpack
│   │   ├── body.asm64
│   │   ├── body.dat
│   │   ├── body.dbs
│   │   ├── body.rw64
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _vhdl.asm64
│   │   └── _vhdl.rw64
│   ├── cycloneive_pll_reg
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_pseudo_diff_out
│   │   ├── arch.asm64
│   │   ├── arch.dat
│   │   ├── arch.dbs
│   │   ├── arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ram_block
│   │   ├── block_arch.asm64
│   │   ├── block_arch.dat
│   │   ├── block_arch.dbs
│   │   ├── block_arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ram_pulse_generator
│   │   ├── pgen_arch.asm64
│   │   ├── pgen_arch.dat
│   │   ├── pgen_arch.dbs
│   │   ├── pgen_arch.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_ram_register
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── reg_arch.asm64
│   │   ├── reg_arch.dat
│   │   ├── reg_arch.dbs
│   │   └── reg_arch.rw64
│   ├── cycloneive_routing_wire
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_rublock
│   │   ├── architecture_rublock.asm64
│   │   ├── architecture_rublock.dat
│   │   ├── architecture_rublock.dbs
│   │   ├── architecture_rublock.rw64
│   │   ├── _primary.dat
│   │   └── _primary.dbs
│   ├── cycloneive_scale_cntr
│   │   ├── behave.asm64
│   │   ├── behave.dat
│   │   ├── behave.dbs
│   │   ├── behave.rw64
│   │   ├── _primary.dat
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│   ├── cycloneive_termination
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│   │   ├── cycloneive_termination_arch.dbs
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│   │   └── _primary.dbs
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│   └── _vmake
├── lpm
│   ├── _info
│   ├── lpm_abs
│   │   ├── lpm_syn.asm64
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│   │   └── _primary.dbs
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│   ├── lpm_decode
│   │   ├── lpm_syn.asm64
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│   ├── lpm_ff
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│   └── _vmake
└── sgate
├── _info
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│   ├── _primary.dat
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│   ├── _primary.dat
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│   ├── _primary.dat
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│   ├── _primary.dat
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