数字滤波器的MATLAB与FPGA实现代码

【实例简介】
以Altera公司的FPGA器件为开发平台，采用MATLAB及Verilog语言为开发工具，详细阐述了数字滤波器技术的FPGA实现原理、结构、方法和仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节，有完整的MATLAB及Verilog实例工程代码，有利于工程技术人员学习参考。
【实例截图】
【核心代码】
b608892d-f879-4861-b8ab-07835735ff55
└── 数字滤波器的MATLAB与FPGA实现——AlteraVerilog版
├── Chapter_2
│   ├── E2_1_BasicWave.m
│   ├── E2_2_SignalProcess.m
│   ├── E2_3_fft.m
│   └── E2_4
│   ├── E2_4_FpgaSim.m
│   ├── E2_4_SimSigProduce.m
│   └── Mixer
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── Mixer.autoh_e40e1.map.cdb
│   │   │   ├── Mixer.autoh_e40e1.map.dpi
│   │   │   ├── Mixer.autoh_e40e1.map.hdb
│   │   │   ├── Mixer.autoh_e40e1.map.kpt
│   │   │   ├── Mixer.db_info
│   │   │   ├── Mixer.nabbo_fd801.map.cdb
│   │   │   ├── Mixer.nabbo_fd801.map.dpi
│   │   │   ├── Mixer.nabbo_fd801.map.hdb
│   │   │   ├── Mixer.nabbo_fd801.map.kpt
│   │   │   ├── Mixer.root_partition.cmp.ammdb
│   │   │   ├── Mixer.root_partition.cmp.cdb
│   │   │   ├── Mixer.root_partition.cmp.dfp
│   │   │   ├── Mixer.root_partition.cmp.hdb
│   │   │   ├── Mixer.root_partition.cmp.kpt
│   │   │   ├── Mixer.root_partition.cmp.rcfdb
│   │   │   ├── Mixer.root_partition.map.cdb
│   │   │   ├── Mixer.root_partition.map.dpi
│   │   │   ├── Mixer.root_partition.map.hbdb.cdb
│   │   │   ├── Mixer.root_partition.map.hbdb.hb_info
│   │   │   ├── Mixer.root_partition.map.hbdb.hdb
│   │   │   ├── Mixer.root_partition.map.hbdb.sig
│   │   │   ├── Mixer.root_partition.map.hdb
│   │   │   └── Mixer.root_partition.map.kpt
│   │   └── README
│   ├── Mixer.jdi
│   ├── Mixer_nativelink_simulation.rpt
│   ├── Mixer.qpf
│   ├── Mixer.qsf
│   ├── Mixer.qsf.bak
│   ├── Mixer.qws
│   ├── Mixer.sdc
│   ├── Mixer.tcl.bak
│   ├── Mixer.tis_db_list.ddb
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
│   │   ├── asj_altqmcpipe_rst.v
│   │   ├── asj_altqmcpipe.v
│   │   ├── asj_altq.ocp
│   │   ├── asj_altq.v
│   │   ├── asj_crd.v
│   │   ├── asj_crs.v
│   │   ├── asj_dxx_g.v
│   │   ├── asj_dxx.v
│   │   ├── asj_gal.v
│   │   ├── asj_gam_dp.v
│   │   ├── asj_gam.v
│   │   ├── asj_gar.v
│   │   ├── asj_nco_apr_dxx.v
│   │   ├── asj_nco_aprid_dxx.v
│   │   ├── asj_nco_as_m_cen.v
│   │   ├── asj_nco_as_m_dp_cen.v
│   │   ├── asj_nco_as_m_dp.v
│   │   ├── asj_nco_as_m.v
│   │   ├── asj_nco_d1gam.v
│   │   ├── asj_nco_derot.v
│   │   ├── asj_nco_fxx.v
│   │   ├── asj_nco_isdr_mc.v
│   │   ├── asj_nco_isdr_throughput2.v
│   │   ├── asj_nco_isdr.v
│   │   ├── asj_nco_lp_m.v
│   │   ├── asj_nco_madx_cen.v
│   │   ├── asj_nco_madx.v
│   │   ├── asj_nco_mady_cen.v
│   │   ├── asj_nco_mady.v
│   │   ├── asj_nco_mcin.v
│   │   ├── asj_nco_mciosel.v
│   │   ├── asj_nco_mcout.v
│   │   ├── asj_nco_mob_rw.v
│   │   ├── asj_nco_mob_sw.v
│   │   ├── asj_nco_mob_w.v
│   │   ├── asj_nco_m.v
│   │   ├── asj_nco_pmd2gam.v
│   │   ├── asj_nco_pmd2.v
│   │   ├── asj_nco_pxx.v
│   │   ├── asj_xnqg.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   ├── auk_dspip_delay.vhd
│   │   ├── auk_dspip_lib_pkg.vhd
│   │   ├── auk_dspip_math_pkg.vhd
│   │   ├── auk_dspip_text_pkg.vhd
│   │   ├── cord_2c.v
│   │   ├── cord_acc_ena.v
│   │   ├── cord_en.v
│   │   ├── cord_fs.v
│   │   ├── cordic_10_m.v
│   │   ├── cordic_11_m.v
│   │   ├── cordic_12_m.v
│   │   ├── cordic_13_m.v
│   │   ├── cordic_14_m.v
│   │   ├── cordic_15_m.v
│   │   ├── cordic_16_m.v
│   │   ├── cordic_17_m.v
│   │   ├── cordic_18_m.v
│   │   ├── cordic_19_m.v
│   │   ├── cordic_20_m.v
│   │   ├── cordic_21_m.v
│   │   ├── cordic_22_m.v
│   │   ├── cordic_23_m.v
│   │   ├── cordic_24_m.v
│   │   ├── cordic_25_m.v
│   │   ├── cordic_26_m.v
│   │   ├── cordic_27_m.v
│   │   ├── cordic_28_m.v
│   │   ├── cordic_29_m.v
│   │   ├── cordic_30_m.v
│   │   ├── cordic_31_m.v
│   │   ├── cordic_32_m.v
│   │   ├── cordic_3_m.v
│   │   ├── cordic_4_m.v
│   │   ├── cordic_5_m.v
│   │   ├── cordic_6_m.v
│   │   ├── cordic_7_m.v
│   │   ├── cordic_8_m.v
│   │   ├── cordic_9_m.v
│   │   ├── cordic_axor_0p_lpm.v
│   │   ├── cordic_axor_1p_lpm.v
│   │   ├── cordic_axor_2p_lpm.v
│   │   ├── cordic_axor_ser.v
│   │   ├── cordic_cnt_sig.v
│   │   ├── cordic_cnt.v
│   │   ├── cordic_reg_ser.v
│   │   ├── cordic_sxor_0p_lpm.v
│   │   ├── cordic_sxor_1p_lpm.v
│   │   ├── cordic_sxor_2p_lpm.v
│   │   ├── cordic_sxor_ser.v
│   │   ├── cordic_zxor_0p_lpm.v
│   │   ├── cordic_zxor_1p_lpm.v
│   │   ├── cordic_zxor_2p_lpm.v
│   │   ├── cordic_zxor_ser.v
│   │   ├── cord_init_pm.v
│   │   ├── cord_init_ser_pm.v
│   │   ├── cord_init_ser.v
│   │   ├── cord_init.v
│   │   ├── cord_lut_1p.v
│   │   ├── cord_lut.v
│   │   ├── cord_rot_dual.v
│   │   ├── cord_rot_sgl.v
│   │   ├── cord_seg_sel.v
│   │   ├── dop_reg.v
│   │   ├── freq_sel_st.v
│   │   ├── las.v
│   │   ├── lmsd.v
│   │   ├── lms.v
│   │   ├── mac_i_lpmd.v
│   │   ├── mac_i_lpm.v
│   │   ├── m_output_blk_reg.v
│   │   ├── m_output_blk_rw.v
│   │   ├── m_output_blk_w.v
│   │   ├── segment_arr_tdl.v
│   │   ├── segment_sel_sgl.v
│   │   ├── segment_sel.v
│   │   ├── sid_2c_1p.v
│   │   └── sop_reg.v
│   ├── oc_bb.v
│   ├── oc.bsf
│   ├── oc_cos.hex
│   ├── oc.html
│   ├── oc_model.m
│   ├── oc_nativelink.tcl
│   ├── oc.qip
│   ├── oc_sin.hex
│   ├── oc_st.inc
│   ├── oc_st.v
│   ├── oc_syn.v
│   ├── oc_tb.m
│   ├── oc_tb.v
│   ├── oc_tb.vhd
│   ├── oc.v
│   ├── oc.vec
│   ├── oc_vho_msim.tcl
│   ├── oc.vo
│   ├── oc_vo_msim.tcl
│   ├── oc_wave.do
│   ├── oc.xml
│   ├── simulation
│   │   └── modelsim
│   │   ├── Mixer_run_msim_rtl_verilog.do
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak1
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak10
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak11
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak2
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak3
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak4
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak5
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak6
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak7
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak8
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak9
│   │   ├── Mixer.vht
│   │   ├── Mixer.vt
│   │   ├── Mixer.vt.bak
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── oc_cos.hex
│   │   ├── oc_cos.ver
│   │   ├── oc_sin.hex
│   │   ├── oc_sin.ver
│   │   ├── oc.txt
│   │   ├── out.txt
│   │   ├── rtl_work
│   │   │   ├── _info
│   │   │   ├── @mixer
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @mixer_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── oc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   ├── SinIn.txt
│   │   ├── vish_stacktrace.vstf
│   │   ├── vsim.wlf
│   │   └── wlfttb6eq0
│   ├── source
│   │   ├── Mixer.v
│   │   └── Mixer.v.bak
│   └── tcl
│   ├── Mixer.tcl
│   └── Mixer.tcl.bak
├── Chapter_3
│   ├── E3_1
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── SymbExam.db_info
│   │   │   │   ├── SymbExam.root_partition.cmp.ammdb
│   │   │   │   ├── SymbExam.root_partition.cmp.cdb
│   │   │   │   ├── SymbExam.root_partition.cmp.dfp
│   │   │   │   ├── SymbExam.root_partition.cmp.hdb
│   │   │   │   ├── SymbExam.root_partition.cmp.kpt
│   │   │   │   ├── SymbExam.root_partition.cmp.rcfdb
│   │   │   │   ├── SymbExam.root_partition.map.cdb
│   │   │   │   ├── SymbExam.root_partition.map.dpi
│   │   │   │   ├── SymbExam.root_partition.map.hbdb.cdb
│   │   │   │   ├── SymbExam.root_partition.map.hbdb.hb_info
│   │   │   │   ├── SymbExam.root_partition.map.hbdb.hdb
│   │   │   │   ├── SymbExam.root_partition.map.hbdb.sig
│   │   │   │   ├── SymbExam.root_partition.map.hdb
│   │   │   │   └── SymbExam.root_partition.map.kpt
│   │   │   └── README
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── _info
│   │   │   │   ├── @symb@exam
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @symb@exam_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── SymbExam_8_1200mv_0c_slow.vo
│   │   │   ├── SymbExam_8_1200mv_0c_v_slow.sdo
│   │   │   ├── SymbExam_8_1200mv_85c_slow.vo
│   │   │   ├── SymbExam_8_1200mv_85c_v_slow.sdo
│   │   │   ├── SymbExam_min_1200mv_0c_fast.vo
│   │   │   ├── SymbExam_min_1200mv_0c_v_fast.sdo
│   │   │   ├── SymbExam_modelsim.xrf
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak1
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak2
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak3
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak4
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak5
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak6
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak7
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak8
│   │   │   ├── SymbExam.sft
│   │   │   ├── SymbExam.vo
│   │   │   ├── SymbExam_v.sdo
│   │   │   ├── SymbExam.vt
│   │   │   ├── SymbExam.vt.bak
│   │   │   └── vsim.wlf
│   │   ├── source
│   │   │   ├── SymbExam.v
│   │   │   └── SymbExam.v.bak
│   │   ├── SymbExam.jdi
│   │   ├── SymbExam_nativelink_simulation.rpt
│   │   ├── SymbExam.qpf
│   │   ├── SymbExam.qsf
│   │   └── SymbExam.qws
│   ├── E3_2_QuantCoeff.m
│   └── E3_3_QuantArith.m
├── Chapter_4
│   ├── E4_1_fir1.m
│   ├── E4_2_Windows.m
│   ├── E4_3_fir2.m
│   ├── E4_4_FilterCompare.m
│   ├── E4_5
│   │   ├── E4_5_FDATOOL.coe
│   │   └── E4_5_FDATOOL.fda
│   ├── E4_6
│   │   ├── E4_6_FilterCoeQuant.m
│   │   └── E4_6_hf10_14.txt
│   ├── E4_7
│   │   ├── E4_7_Fir8Serial.M
│   │   ├── E4_7_NoiseAndCarrier.M
│   │   ├── E4_7_NoiseAndCarrierOut.M
│   │   └── FirFullSerial
│   │   ├── adder.qip
│   │   ├── FirFullSerial.jdi
│   │   ├── FirFullSerial_nativelink_simulation.rpt
│   │   ├── FirFullSerial.qpf
│   │   ├── FirFullSerial.qsf
│   │   ├── FirFullSerial.qws
│   │   ├── FirFullSerial.sdc
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── FirFullSerial.db_info
│   │   │   │   ├── FirFullSerial.root_partition.cmp.ammdb
│   │   │   │   ├── FirFullSerial.root_partition.cmp.cdb
│   │   │   │   ├── FirFullSerial.root_partition.cmp.dfp
│   │   │   │   ├── FirFullSerial.root_partition.cmp.hdb
│   │   │   │   ├── FirFullSerial.root_partition.cmp.kpt
│   │   │   │   ├── FirFullSerial.root_partition.cmp.rcfdb
│   │   │   │   ├── FirFullSerial.root_partition.map.cdb
│   │   │   │   ├── FirFullSerial.root_partition.map.dpi
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.cdb
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.hb_info
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.hdb
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.sig
│   │   │   │   ├── FirFullSerial.root_partition.map.hdb
│   │   │   │   └── FirFullSerial.root_partition.map.kpt
│   │   │   └── README
│   │   ├── ipcore
│   │   │   ├── adder_bb.v
│   │   │   ├── adder.qip
│   │   │   ├── adder.v
│   │   │   ├── adder.v.bak
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── mult_bb.v
│   │   │   ├── mult.qip
│   │   │   └── mult.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E4_7_Bin_noise.txt
│   │   │   ├── E4_7_Bin_s.txt
│   │   │   ├── E4_7_Int_noise.txt
│   │   │   ├── E4_7_Int_s.txt
│   │   │   ├── E4_7_Noiseout.txt
│   │   │   ├── E4_7_Sout.txt
│   │   │   ├── FirFullSerial_8_1200mv_0c_slow.vo
│   │   │   ├── FirFullSerial_8_1200mv_0c_v_slow.sdo
│   │   │   ├── FirFullSerial_8_1200mv_85c_slow.vo
│   │   │   ├── FirFullSerial_8_1200mv_85c_v_slow.sdo
│   │   │   ├── FirFullSerial_min_1200mv_0c_fast.vo
│   │   │   ├── FirFullSerial_min_1200mv_0c_v_fast.sdo
│   │   │   ├── FirFullSerial_modelsim.xrf
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak1
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak10
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak11
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak2
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak3
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak4
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak5
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak6
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak7
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak8
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak9
│   │   │   ├── FirFullSerial.sft
│   │   │   ├── FirFullSerial.vo
│   │   │   ├── FirFullSerial_v.sdo
│   │   │   ├── FirFullSerial.vt
│   │   │   ├── FirFullSerial.vt.bak
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── adder
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @fir@full@serial
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @fir@full@serial_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── mult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── FirFullSerial.v
│   │   └── FirFullSerial.v.bak
│   ├── E4_8
│   │   ├── E4_8_Bin_noise.txt
│   │   ├── E4_8_Bin_s.txt
│   │   ├── E4_8_Fir8Serial.M
│   │   ├── E4_8_Int_noise.txt
│   │   ├── E4_8_Int_s.txt
│   │   ├── E4_8_NoiseAndCarrier.M
│   │   ├── E4_8_NoiseAndCarrierOut.M
│   │   └── FirParallel
│   │   ├── adder.qip
│   │   ├── FirFullSerial.asm.rpt
│   │   ├── FirFullSerial.done
│   │   ├── FirFullSerial.eda.rpt
│   │   ├── FirFullSerial.fit.rpt
│   │   ├── FirFullSerial.fit.smsg
│   │   ├── FirFullSerial.fit.summary
│   │   ├── FirFullSerial.flow.rpt
│   │   ├── FirFullSerial.jdi
│   │   ├── FirFullSerial.map.rpt
│   │   ├── FirFullSerial.map.smsg
│   │   ├── FirFullSerial.map.summary
│   │   ├── FirFullSerial_nativelink_simulation.rpt
│   │   ├── FirFullSerial.pin
│   │   ├── FirFullSerial.qsf
│   │   ├── FirFullSerial.qws
│   │   ├── FirFullSerial.sof
│   │   ├── FirFullSerial.sta.rpt
│   │   ├── FirFullSerial.sta.summary
│   │   ├── FirParallel.jdi
│   │   ├── FirParallel_nativelink_simulation.rpt
│   │   ├── FirParallel.qpf
│   │   ├── FirParallel.qsf
│   │   ├── FirParallel.qws
│   │   ├── FirParallel.sdc
│   │   ├── fir.xml
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── FirFullSerial.db_info
│   │   │   │   ├── FirFullSerial.root_partition.cmp.ammdb
│   │   │   │   ├── FirFullSerial.root_partition.cmp.cdb
│   │   │   │   ├── FirFullSerial.root_partition.cmp.dfp
│   │   │   │   ├── FirFullSerial.root_partition.cmp.hdb
│   │   │   │   ├── FirFullSerial.root_partition.cmp.kpt
│   │   │   │   ├── FirFullSerial.root_partition.cmp.rcfdb
│   │   │   │   ├── FirFullSerial.root_partition.map.cdb
│   │   │   │   ├── FirFullSerial.root_partition.map.dpi
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.cdb
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.hb_info
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.hdb
│   │   │   │   ├── FirFullSerial.root_partition.map.hbdb.sig
│   │   │   │   ├── FirFullSerial.root_partition.map.hdb
│   │   │   │   ├── FirFullSerial.root_partition.map.kpt
│   │   │   │   └── FirParallel.db_info
│   │   │   └── README
│   │   ├── ipcore
│   │   │   ├── adder_bb.v
│   │   │   ├── adder.qip
│   │   │   ├── adder.v
│   │   │   ├── adder.v.bak
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── mult_bb.v
│   │   │   ├── mult.qip
│   │   │   └── mult.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E4_8_Bin_noise.txt
│   │   │   ├── E4_8_Bin_s.txt
│   │   │   ├── E4_8_Int_noise.txt
│   │   │   ├── E4_8_Int_s.txt
│   │   │   ├── E4_8_Noiseout.txt
│   │   │   ├── E4_8_Sout.txt
│   │   │   ├── FirFullSerial_8_1200mv_0c_slow.vo
│   │   │   ├── FirFullSerial_8_1200mv_0c_v_slow.sdo
│   │   │   ├── FirFullSerial_8_1200mv_85c_slow.vo
│   │   │   ├── FirFullSerial_8_1200mv_85c_v_slow.sdo
│   │   │   ├── FirFullSerial_min_1200mv_0c_fast.vo
│   │   │   ├── FirFullSerial_min_1200mv_0c_v_fast.sdo
│   │   │   ├── FirFullSerial_modelsim.xrf
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak1
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak10
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak11
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak2
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak3
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak4
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak5
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak6
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak7
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak8
│   │   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak9
│   │   │   ├── FirFullSerial.sft
│   │   │   ├── FirFullSerial.vo
│   │   │   ├── FirFullSerial_v.sdo
│   │   │   ├── FirParallel.vt
│   │   │   ├── FirParallel__.vt
│   │   │   ├── FirParallel.vt.bak
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── @fir@parallel
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @fir@parallel_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── mult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── FirParallel.v
│   │   ├── FirParallel.v.bak
│   │   ├── fir.xml
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   └── mult.qip
│   └── E4_9
│   ├── E4_7_Fir8Serial.M
│   ├── E4_9_NoiseAndCarrierOut.M
│   ├── FirCoe.txt
│   └── FirDA
│   ├── fir_ast.vhd
│   ├── fir_bb.v
│   ├── fir.bsf
│   ├── fir_coef_int.txt
│   ├── fir_compiler-library
│   │   ├── accum.v
│   │   ├── addr_cnt_dn_poly.v
│   │   ├── addr_cnt_dn.v
│   │   ├── addr_cnt_up.v
│   │   ├── at_sink_mod_bin.v
│   │   ├── at_sink_mod_par.v
│   │   ├── at_sink_mod.v
│   │   ├── at_src_mod_par.v
│   │   ├── at_src_mod.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   ├── auk_dspip_delay_fir_121.vhd
│   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   ├── coef_in_conv.v
│   │   ├── data_cnt_dn_stat.v
│   │   ├── data_cnt_up.v
│   │   ├── data_sel_dec.v
│   │   ├── dat_mm_brg.v
│   │   ├── dat_store_c.v
│   │   ├── dat_store.v
│   │   ├── decoder_we_cen.v
│   │   ├── decoder_we.v
│   │   ├── delay_cen.v
│   │   ├── delay_mul_cen.v
│   │   ├── delay_mul.v
│   │   ├── delay_mux_mch_odd_mcv.v
│   │   ├── delay_mux_mch_odd.v
│   │   ├── delay_mux.v
│   │   ├── delay_trig_cen.v
│   │   ├── delay_trig.v
│   │   ├── delay.v
│   │   ├── eab_tdl_hc.v
│   │   ├── eab_tdl_strat_mram.v
│   │   ├── eab_tdl_strat.v
│   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   ├── lc_store_cen.v
│   │   ├── lc_store.v
│   │   ├── lc_tdl_strat_cen.v
│   │   ├── lc_tdl_strat.v
│   │   ├── maccum_cen.v
│   │   ├── maccum.v
│   │   ├── mac_tl.ocp
│   │   ├── mac_tl.v
│   │   ├── mcv_ctrl_deci.v
│   │   ├── mcv_ctrl_nc.v
│   │   ├── mlu_dly1.v
│   │   ├── mlu_dly2.v
│   │   ├── mlu_inf_1reg_cen.v
│   │   ├── mlu_inf_1reg.v
│   │   ├── mlu_inf_2reg_cen.v
│   │   ├── mlu_inf_2reg.v
│   │   ├── mlu_nd_cen.v
│   │   ├── mlu_nd_lc.v
│   │   ├── mlu_nd.v
│   │   ├── mlu.v
│   │   ├── mr_acc_ctrl_cen_wr.v
│   │   ├── mr_acc_ctrl_wr.v
│   │   ├── mr_accum_wr.v
│   │   ├── mr_decoder_we_wr.v
│   │   ├── mr_del_coef_set.v
│   │   ├── mr_dnc_wr.v
│   │   ├── mr_lcdelay_wr.v
│   │   ├── mr_lcstore_wr.v
│   │   ├── mr_lrdy_wr.v
│   │   ├── mr_mux_2to1_cen_wr.v
│   │   ├── mr_mux_2to1_wr.v
│   │   ├── mr_ser_shift_wr.v
│   │   ├── mr_upc_reload_wr.v
│   │   ├── mr_upc_wr.v
│   │   ├── msft_data_reseq_mc.v
│   │   ├── msft_data_reseq.v
│   │   ├── msft_data.v
│   │   ├── msft_lt_128.v
│   │   ├── msft_lt_32.v
│   │   ├── msft_mcv.v
│   │   ├── msft_mem_coef.v
│   │   ├── msft_mem_hc.v
│   │   ├── msft_mem_mcoef.v
│   │   ├── msft_mem_reseq_hc.v
│   │   ├── msft_mem_reseq_mcycle.v
│   │   ├── msft_mem_reseq.v
│   │   ├── msft_mem.v
│   │   ├── msft_reseq_mc.v
│   │   ├── msft_scv.v
│   │   ├── msft.v
│   │   ├── mul_add.v
│   │   ├── mux_16_cen.v
│   │   ├── mux_16.v
│   │   ├── mux_2to1_cen.v
│   │   ├── mux_2to1_comb.v
│   │   ├── mux_2to1.v
│   │   ├── mux_nc.v
│   │   ├── para_tdl.v
│   │   ├── par_ctrl.v
│   │   ├── par_ld_ser_tdl_nc.v
│   │   ├── par_ld_ser_tdl_wr.v
│   │   ├── pll_fir.v
│   │   ├── poly_mac_ctrl_dec.v
│   │   ├── poly_mac_ctrl_int.v
│   │   ├── ram_2pt_mram_cen.v
│   │   ├── ram_2pt_var_cen_hc.v
│   │   ├── ram_2pt_var_cen.v
│   │   ├── ram_2pt_var.v
│   │   ├── ram_inf.v
│   │   ├── ram_lut_cen.v
│   │   ├── ram_lut.v
│   │   ├── rnd_dat.v
│   │   ├── rom_6_lut_r.v
│   │   ├── rom_6_lut.v
│   │   ├── rom_lut_cen.v
│   │   ├── rom_lut_r_cen.v
│   │   ├── rom_lut_r.v
│   │   ├── rom_lut.v
│   │   ├── rom_mset_lut_r_cen.v
│   │   ├── rom_mset_lut_r_cen_wr.v
│   │   ├── rom_mset_lut_r.v
│   │   ├── rom_mset_lut_r_wr.v
│   │   ├── rom_mset_lut.v
│   │   ├── sadd_c_cen.v
│   │   ├── sadd_cen.v
│   │   ├── sadd_c.v
│   │   ├── sadd_load.v
│   │   ├── sadd_lpm_cen.v
│   │   ├── sadd_lpm_reg_top_cen.v
│   │   ├── sadd_lpm.v
│   │   ├── sadd_reg_top_cen.v
│   │   ├── sadd_reg_top.v
│   │   ├── sadd_sub.v
│   │   ├── sadd.v
│   │   ├── sat_dat.v
│   │   ├── sc_add.v
│   │   ├── scale_accum_cen.v
│   │   ├── scale_accum.v
│   │   ├── scale_shft_comb_cen.v
│   │   ├── scale_shft_comb.v
│   │   ├── scv_ctrl_deci.v
│   │   ├── scv_ctrl.v
│   │   ├── ser_ctrl_cen.v
│   │   ├── ser_shft_cen.v
│   │   ├── ser_shft.v
│   │   ├── ser_shift.v
│   │   ├── sgn_ext.v
│   │   ├── shift_in.v
│   │   ├── shift_out.v
│   │   ├── slave2slave.v
│   │   ├── ssub_cen.v
│   │   ├── ssub_c.v
│   │   ├── ssub_lpm_cen.v
│   │   ├── ssub_lpm.v
│   │   ├── ssub.v
│   │   ├── sym_add_ser_cen.v
│   │   ├── sym_add_ser.v
│   │   ├── sym_sub_ser_cen.v
│   │   ├── tdl_da_lc.v
│   │   ├── trig_buf_l.v
│   │   ├── trig_buf_r.v
│   │   ├── trig_buf.v
│   │   ├── tsadd_c_cen.v
│   │   ├── tsadd_cen.v
│   │   ├── tsadd_c.v
│   │   ├── tsadd_lpm_cen.v
│   │   ├── tsadd_lpm_reg_top_cen.v
│   │   ├── tsadd_lpm.v
│   │   ├── tsadd_reg_top_cen.v
│   │   ├── tsadd.v
│   │   ├── u2ssub_cen.v
│   │   ├── u2ssub.v
│   │   ├── uadd_cen.v
│   │   ├── uadd.v
│   │   └── wr_en_gen.v
│   ├── fir_constraints.tcl
│   ├── fir.html
│   ├── fir_input.txt
│   ├── fir_ip
│   │   ├── altera_avalon_sc_fifo.v
│   │   ├── auk_dspip_avalon_streaming_controller_hpfir.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_hpfir.vhd
│   │   ├── auk_dspip_avalon_streaming_source_hpfir.vhd
│   │   ├── auk_dspip_lib_pkg_hpfir.vhd
│   │   ├── auk_dspip_math_pkg_hpfir.vhd
│   │   ├── auk_dspip_roundsat_hpfir.vhd
│   │   ├── dspba_library_package.vhd
│   │   ├── dspba_library.vhd
│   │   ├── fir_ip_0002_ast.vhd
│   │   ├── fir_ip_0002_rtl.vhd
│   │   ├── fir_ip_0002.sdc
│   │   └── fir_ip_0002.vhd
│   ├── fir_ip.bsf
│   ├── fir_ip.cmp
│   ├── FirIPDa.jdi
│   ├── FirIPDa_nativelink_simulation.rpt
│   ├── FirIPDa.qpf
│   ├── FirIPDa.qsf
│   ├── FirIPDa.qws
│   ├── FirIPDa.sdc
│   ├── fir_ip.qip
│   ├── fir_ip_sim
│   │   ├── aldec
│   │   │   └── rivierapro_setup.tcl
│   │   ├── altera_avalon_sc_fifo.v
│   │   ├── auk_dspip_avalon_streaming_controller_hpfir.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_hpfir.vhd
│   │   ├── auk_dspip_avalon_streaming_source_hpfir.vhd
│   │   ├── auk_dspip_lib_pkg_hpfir.vhd
│   │   ├── auk_dspip_math_pkg_hpfir.vhd
│   │   ├── auk_dspip_roundsat_hpfir.vhd
│   │   ├── cadence
│   │   │   ├── cds.lib
│   │   │   ├── hdl.var
│   │   │   └── ncsim_setup.sh
│   │   ├── dspba_library_package.vhd
│   │   ├── dspba_library.vhd
│   │   ├── fir_ip_ast.vhd
│   │   ├── fir_ip_coef_int.txt
│   │   ├── fir_ip_input.txt
│   │   ├── fir_ip_mlab.m
│   │   ├── fir_ip_model.m
│   │   ├── fir_ip_msim.tcl
│   │   ├── fir_ip_nativelink.tcl
│   │   ├── fir_ip_param.txt
│   │   ├── fir_ip_rtl.vhd
│   │   ├── fir_ip_tb.vhd
│   │   ├── fir_ip.vhd
│   │   ├── mentor
│   │   │   └── msim_setup.tcl
│   │   └── synopsys
│   │   └── vcsmx
│   │   ├── synopsys_sim.setup
│   │   └── vcsmx_setup.sh
│   ├── fir_ip.sip
│   ├── fir_ip.spd
│   ├── fir_mlab.m
│   ├── fir_model.m
│   ├── fir_msim.tcl
│   ├── fir_nativelink.tcl
│   ├── fir_param.txt
│   ├── fir_par_ast.vhd
│   ├── fir_par_bb.v
│   ├── fir_par.bsf
│   ├── fir_par_coef_int.txt
│   ├── fir_par_constraints.tcl
│   ├── fir_par.html
│   ├── fir_par_input.txt
│   ├── fir_par_mlab.m
│   ├── fir_par_model.m
│   ├── fir_par_msim.tcl
│   ├── fir_par_nativelink.tcl
│   ├── fir_par_param.txt
│   ├── fir_par.qip
│   ├── fir_par_silent_param.txt
│   ├── fir_par_st.v
│   ├── fir_par.v
│   ├── fir_par.vec
│   ├── fir_par.vo
│   ├── fir.qip
│   ├── fir_silent_param.txt
│   ├── fir_st.v
│   ├── fir.v
│   ├── fir.vec
│   ├── fir.vo
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── FirIPDa.autoh_e40e1.map.cdb
│   │   │   ├── FirIPDa.autoh_e40e1.map.dpi
│   │   │   ├── FirIPDa.autoh_e40e1.map.hdb
│   │   │   ├── FirIPDa.autoh_e40e1.map.kpt
│   │   │   ├── FirIPDa.db_info
│   │   │   ├── FirIPDa.nabbo_fd801.map.cdb
│   │   │   ├── FirIPDa.nabbo_fd801.map.dpi
│   │   │   ├── FirIPDa.nabbo_fd801.map.hdb
│   │   │   ├── FirIPDa.nabbo_fd801.map.kpt
│   │   │   ├── FirIPDa.root_partition.cmp.ammdb
│   │   │   ├── FirIPDa.root_partition.cmp.cdb
│   │   │   ├── FirIPDa.root_partition.cmp.dfp
│   │   │   ├── FirIPDa.root_partition.cmp.hdb
│   │   │   ├── FirIPDa.root_partition.cmp.kpt
│   │   │   ├── FirIPDa.root_partition.cmp.rcfdb
│   │   │   ├── FirIPDa.root_partition.map.cdb
│   │   │   ├── FirIPDa.root_partition.map.dpi
│   │   │   ├── FirIPDa.root_partition.map.hbdb.cdb
│   │   │   ├── FirIPDa.root_partition.map.hbdb.hb_info
│   │   │   ├── FirIPDa.root_partition.map.hbdb.hdb
│   │   │   ├── FirIPDa.root_partition.map.hbdb.sig
│   │   │   ├── FirIPDa.root_partition.map.hdb
│   │   │   └── FirIPDa.root_partition.map.kpt
│   │   └── README
│   ├── simulation
│   │   └── modelsim
│   │   ├── E4_9_Bin_noise.txt
│   │   ├── E4_9_Bin_s.txt
│   │   ├── E4_9_Int_noise.txt
│   │   ├── E4_9_Int_s.txt
│   │   ├── E4_9_Noiseout.txt
│   │   ├── E4_9_Sout.txt
│   │   ├── FirIPDa_run_msim_rtl_verilog.do
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak1
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak10
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak11
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak2
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak3
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak4
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak5
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak6
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak7
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak8
│   │   ├── FirIPDa_run_msim_rtl_verilog.do.bak9
│   │   ├── FirIPDa.vt
│   │   ├── FirIPDa.vt.bak
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── @fir@i@p@da
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @fir@i@p@da_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── fir_par
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   └── vsim.wlf
│   ├── source
│   │   ├── FirIPDa.v
│   │   └── FirIPDa.v.bak
│   ├── tb_fir_par.vhd
│   └── tb_fir.vhd
├── Chapter_5
│   ├── E5_1_IIR4Functions.m
│   ├── E5_2.fda
│   ├── E5_3
│   │   ├── E5_31_DirectArith.m
│   │   └── E5_32_QuantIIRDirectArith.m
│   ├── E5_4
│   │   ├── E5_4_NoiseAndCarrierOut.M
│   │   ├── E5_IIRQcoe.m
│   │   └── IIRDirect
│   │   ├── db
│   │   │   ├── IIRDirect.db_info
│   │   │   └── IIRDirect.sld_design_entry.sci
│   │   ├── IIRDirect.jdi
│   │   ├── IIRDirect_nativelink_simulation.rpt
│   │   ├── IIRDirect.qpf
│   │   ├── IIRDirect.qsf
│   │   ├── IIRDirect.qws
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── IIRDirect.db_info
│   │   │   │   ├── IIRDirect.root_partition.cmp.ammdb
│   │   │   │   ├── IIRDirect.root_partition.cmp.cdb
│   │   │   │   ├── IIRDirect.root_partition.cmp.dfp
│   │   │   │   ├── IIRDirect.root_partition.cmp.hdb
│   │   │   │   ├── IIRDirect.root_partition.cmp.kpt
│   │   │   │   ├── IIRDirect.root_partition.cmp.rcfdb
│   │   │   │   ├── IIRDirect.root_partition.map.cdb
│   │   │   │   ├── IIRDirect.root_partition.map.dpi
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.cdb
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.hb_info
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.hdb
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.sig
│   │   │   │   ├── IIRDirect.root_partition.map.hdb
│   │   │   │   └── IIRDirect.root_partition.map.kpt
│   │   │   └── README
│   │   ├── ipcore
│   │   │   ├── multc12_bb.v
│   │   │   ├── multc12.qip
│   │   │   └── multc12.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── Bin_noise.txt
│   │   │   ├── Bin_s.txt
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak1
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak10
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak11
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak2
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak3
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak4
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak5
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak6
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak7
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak8
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak9
│   │   │   ├── IIRDirect.vt
│   │   │   ├── IIRDirect.vt.bak
│   │   │   ├── Int_noise.txt
│   │   │   ├── Int_s.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── Noiseout.txt
│   │   │   ├── rtl_work
│   │   │   │   ├── @i@i@r@direct
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @i@i@r@direct_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── multc12
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @pole@parallel
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _vmake
│   │   │   │   └── @zero@parallel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── Sout.txt
│   │   │   ├── vsim.wlf
│   │   │   └── wlftx29ci6
│   │   └── source
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── IIRDirect.v
│   │   ├── IIRDirect.v.bak
│   │   ├── multc12.qip
│   │   ├── PoleParallel.v
│   │   ├── PoleParallel.v.bak
│   │   ├── ZeroParallel.v
│   │   └── ZeroParallel.v.bak
│   ├── E5_5
│   │   ├── E5_51_dir2cas.m
│   │   ├── E5_52_Qcoe.m
│   │   ├── E5_53_NoiseAndCarrier.M
│   │   ├── E5_54_MatlabSim.M
│   │   ├── E5_55_NoiseAndCarrierOut.M
│   │   ├── E5_IIRQcoe.m
│   │   └── IIRCas
│   │   ├── IIRCas.jdi
│   │   ├── IIRCas_nativelink_simulation.rpt
│   │   ├── IIRCas.qpf
│   │   ├── IIRCas.qsf
│   │   ├── IIRCas.qws
│   │   ├── IIRCas.sdc
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── IIRCas.db_info
│   │   │   │   ├── IIRCas.root_partition.cmp.ammdb
│   │   │   │   ├── IIRCas.root_partition.cmp.cdb
│   │   │   │   ├── IIRCas.root_partition.cmp.dfp
│   │   │   │   ├── IIRCas.root_partition.cmp.hdb
│   │   │   │   ├── IIRCas.root_partition.cmp.kpt
│   │   │   │   ├── IIRCas.root_partition.cmp.rcfdb
│   │   │   │   ├── IIRCas.root_partition.map.cdb
│   │   │   │   ├── IIRCas.root_partition.map.dpi
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.cdb
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.hb_info
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.hdb
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.sig
│   │   │   │   ├── IIRCas.root_partition.map.hdb
│   │   │   │   └── IIRCas.root_partition.map.kpt
│   │   │   └── README
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── Bin_noise.txt
│   │   │   ├── Bin_s.txt
│   │   │   ├── IIRCas_8_1200mv_0c_slow.vo
│   │   │   ├── IIRCas_8_1200mv_0c_v_slow.sdo
│   │   │   ├── IIRCas_8_1200mv_85c_slow.vo
│   │   │   ├── IIRCas_8_1200mv_85c_v_slow.sdo
│   │   │   ├── IIRCas_min_1200mv_0c_fast.vo
│   │   │   ├── IIRCas_min_1200mv_0c_v_fast.sdo
│   │   │   ├── IIRCas_modelsim.xrf
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak1
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak10
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak2
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak3
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak4
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak5
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak6
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak7
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak8
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak9
│   │   │   ├── IIRCas.sft
│   │   │   ├── IIRCas.vo
│   │   │   ├── IIRCas_v.sdo
│   │   │   ├── IIRCas.vt
│   │   │   ├── IIRCas.vt.bak
│   │   │   ├── Int_noise.txt
│   │   │   ├── Int_s.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── Noiseout.txt
│   │   │   ├── rtl_work
│   │   │   │   ├── @first@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @fourth@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @i@i@r@cas
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @i@i@r@cas_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @second@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @third@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── Sout.txt
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── FirstTap.v
│   │   ├── FirstTap.v.bak
│   │   ├── FourthTap.v
│   │   ├── FourthTap.v.bak
│   │   ├── IIRCas.v
│   │   ├── IIRCas.v.bak
│   │   ├── SecondTap.v
│   │   ├── SecondTap.v.bak
│   │   ├── ThirdTap.v
│   │   └── ThirdTap.v.bak
│   └── E5_IIRQcoe.m
├── Chapter_6
│   ├── E6_10_HalfFilterMatlab.M
│   ├── E6_11
│   │   ├── E6_11_hf1.txt
│   │   ├── E6_11_hf2.txt
│   │   ├── E6_11_hf3.txt
│   │   ├── E6_11_hf4.txt
│   │   ├── E6_11_hf5.txt
│   │   ├── E6_11_hf6.txt
│   │   ├── E6_11_HfDesign.m
│   │   ├── E6_11_Int_Sin.txt
│   │   ├── E6_11_NoiseAndCarrier.m
│   │   ├── E6_11_NoiseAndCarrierOut.m
│   │   └── MultiHalfBand
│   │   ├── fir_compiler-library
│   │   │   ├── accum.v
│   │   │   ├── addr_cnt_dn_poly.v
│   │   │   ├── addr_cnt_dn.v
│   │   │   ├── addr_cnt_up.v
│   │   │   ├── at_sink_mod_bin.v
│   │   │   ├── at_sink_mod_par.v
│   │   │   ├── at_sink_mod.v
│   │   │   ├── at_src_mod_par.v
│   │   │   ├── at_src_mod.v
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   │   ├── auk_dspip_delay_fir_121.vhd
│   │   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   │   ├── coef_in_conv.v
│   │   │   ├── data_cnt_dn_stat.v
│   │   │   ├── data_cnt_up.v
│   │   │   ├── data_sel_dec.v
│   │   │   ├── dat_mm_brg.v
│   │   │   ├── dat_store_c.v
│   │   │   ├── dat_store.v
│   │   │   ├── decoder_we_cen.v
│   │   │   ├── decoder_we.v
│   │   │   ├── delay_cen.v
│   │   │   ├── delay_mul_cen.v
│   │   │   ├── delay_mul.v
│   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   ├── delay_mux_mch_odd.v
│   │   │   ├── delay_mux.v
│   │   │   ├── delay_trig_cen.v
│   │   │   ├── delay_trig.v
│   │   │   ├── delay.v
│   │   │   ├── eab_tdl_hc.v
│   │   │   ├── eab_tdl_strat_mram.v
│   │   │   ├── eab_tdl_strat.v
│   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   ├── lc_store_cen.v
│   │   │   ├── lc_store.v
│   │   │   ├── lc_tdl_strat_cen.v
│   │   │   ├── lc_tdl_strat.v
│   │   │   ├── maccum_cen.v
│   │   │   ├── maccum.v
│   │   │   ├── mac_tl.ocp
│   │   │   ├── mac_tl.v
│   │   │   ├── mcv_ctrl_deci.v
│   │   │   ├── mcv_ctrl_nc.v
│   │   │   ├── mlu_dly1.v
│   │   │   ├── mlu_dly2.v
│   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   ├── mlu_inf_1reg.v
│   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   ├── mlu_inf_2reg.v
│   │   │   ├── mlu_nd_cen.v
│   │   │   ├── mlu_nd_lc.v
│   │   │   ├── mlu_nd.v
│   │   │   ├── mlu.v
│   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   ├── mr_accum_wr.v
│   │   │   ├── mr_decoder_we_wr.v
│   │   │   ├── mr_del_coef_set.v
│   │   │   ├── mr_dnc_wr.v
│   │   │   ├── mr_lcdelay_wr.v
│   │   │   ├── mr_lcstore_wr.v
│   │   │   ├── mr_lrdy_wr.v
│   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   ├── mr_mux_2to1_wr.v
│   │   │   ├── mr_ser_shift_wr.v
│   │   │   ├── mr_upc_reload_wr.v
│   │   │   ├── mr_upc_wr.v
│   │   │   ├── msft_data_reseq_mc.v
│   │   │   ├── msft_data_reseq.v
│   │   │   ├── msft_data.v
│   │   │   ├── msft_lt_128.v
│   │   │   ├── msft_lt_32.v
│   │   │   ├── msft_mcv.v
│   │   │   ├── msft_mem_coef.v
│   │   │   ├── msft_mem_hc.v
│   │   │   ├── msft_mem_mcoef.v
│   │   │   ├── msft_mem_reseq_hc.v
│   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   ├── msft_mem_reseq.v
│   │   │   ├── msft_mem.v
│   │   │   ├── msft_reseq_mc.v
│   │   │   ├── msft_scv.v
│   │   │   ├── msft.v
│   │   │   ├── mul_add.v
│   │   │   ├── mux_16_cen.v
│   │   │   ├── mux_16.v
│   │   │   ├── mux_2to1_cen.v
│   │   │   ├── mux_2to1_comb.v
│   │   │   ├── mux_2to1.v
│   │   │   ├── mux_nc.v
│   │   │   ├── para_tdl.v
│   │   │   ├── par_ctrl.v
│   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   ├── par_ld_ser_tdl_wr.v
│   │   │   ├── pll_fir.v
│   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   ├── poly_mac_ctrl_int.v
│   │   │   ├── ram_2pt_mram_cen.v
│   │   │   ├── ram_2pt_var_cen_hc.v
│   │   │   ├── ram_2pt_var_cen.v
│   │   │   ├── ram_2pt_var.v
│   │   │   ├── ram_inf.v
│   │   │   ├── ram_lut_cen.v
│   │   │   ├── ram_lut.v
│   │   │   ├── rnd_dat.v
│   │   │   ├── rom_6_lut_r.v
│   │   │   ├── rom_6_lut.v
│   │   │   ├── rom_lut_cen.v
│   │   │   ├── rom_lut_r_cen.v
│   │   │   ├── rom_lut_r.v
│   │   │   ├── rom_lut.v
│   │   │   ├── rom_mset_lut_r_cen.v
│   │   │   ├── rom_mset_lut_r_cen_wr.v
│   │   │   ├── rom_mset_lut_r.v
│   │   │   ├── rom_mset_lut_r_wr.v
│   │   │   ├── rom_mset_lut.v
│   │   │   ├── sadd_c_cen.v
│   │   │   ├── sadd_cen.v
│   │   │   ├── sadd_c.v
│   │   │   ├── sadd_load.v
│   │   │   ├── sadd_lpm_cen.v
│   │   │   ├── sadd_lpm_reg_top_cen.v
│   │   │   ├── sadd_lpm.v
│   │   │   ├── sadd_reg_top_cen.v
│   │   │   ├── sadd_reg_top.v
│   │   │   ├── sadd_sub.v
│   │   │   ├── sadd.v
│   │   │   ├── sat_dat.v
│   │   │   ├── sc_add.v
│   │   │   ├── scale_accum_cen.v
│   │   │   ├── scale_accum.v
│   │   │   ├── scale_shft_comb_cen.v
│   │   │   ├── scale_shft_comb.v
│   │   │   ├── scv_ctrl_deci.v
│   │   │   ├── scv_ctrl.v
│   │   │   ├── ser_ctrl_cen.v
│   │   │   ├── ser_shft_cen.v
│   │   │   ├── ser_shft.v
│   │   │   ├── ser_shift.v
│   │   │   ├── sgn_ext.v
│   │   │   ├── shift_in.v
│   │   │   ├── shift_out.v
│   │   │   ├── slave2slave.v
│   │   │   ├── ssub_cen.v
│   │   │   ├── ssub_c.v
│   │   │   ├── ssub_lpm_cen.v
│   │   │   ├── ssub_lpm.v
│   │   │   ├── ssub.v
│   │   │   ├── sym_add_ser_cen.v
│   │   │   ├── sym_add_ser.v
│   │   │   ├── sym_sub_ser_cen.v
│   │   │   ├── tdl_da_lc.v
│   │   │   ├── trig_buf_l.v
│   │   │   ├── trig_buf_r.v
│   │   │   ├── trig_buf.v
│   │   │   ├── tsadd_c_cen.v
│   │   │   ├── tsadd_cen.v
│   │   │   ├── tsadd_c.v
│   │   │   ├── tsadd_lpm_cen.v
│   │   │   ├── tsadd_lpm_reg_top_cen.v
│   │   │   ├── tsadd_lpm.v
│   │   │   ├── tsadd_reg_top_cen.v
│   │   │   ├── tsadd.v
│   │   │   ├── u2ssub_cen.v
│   │   │   ├── u2ssub.v
│   │   │   ├── uadd_cen.v
│   │   │   ├── uadd.v
│   │   │   └── wr_en_gen.v
│   │   ├── hf_1_ast.vhd
│   │   ├── hf_1_bb.v
│   │   ├── hf_1.bsf
│   │   ├── hf_1_coef_int.txt
│   │   ├── hf_1_constraints.tcl
│   │   ├── hf_1.html
│   │   ├── hf_1_input.txt
│   │   ├── hf_1_mlab.m
│   │   ├── hf_1_model.m
│   │   ├── hf_1_msim.tcl
│   │   ├── hf_1_nativelink.tcl
│   │   ├── hf_1_param.txt
│   │   ├── hf_1.qip
│   │   ├── hf_1_silent_param.txt
│   │   ├── hf_1_st.v
│   │   ├── hf_1.v
│   │   ├── hf_1.vec
│   │   ├── hf_1.vo
│   │   ├── hf_2_ast.vhd
│   │   ├── hf_2_bb.v
│   │   ├── hf_2.bsf
│   │   ├── hf_2_coef_int.txt
│   │   ├── hf_2_constraints.tcl
│   │   ├── hf_2.html
│   │   ├── hf_2_input.txt
│   │   ├── hf_2_mlab.m
│   │   ├── hf_2_model.m
│   │   ├── hf_2_msim.tcl
│   │   ├── hf_2_nativelink.tcl
│   │   ├── hf_2_param.txt
│   │   ├── hf_2.qip
│   │   ├── hf_2_silent_param.txt
│   │   ├── hf_2_st.v
│   │   ├── hf_2.v
│   │   ├── hf_2.vec
│   │   ├── hf_2.vo
│   │   ├── hf_3_ast.vhd
│   │   ├── hf_3_bb.v
│   │   ├── hf_3.bsf
│   │   ├── hf_3_coef_int.txt
│   │   ├── hf_3_constraints.tcl
│   │   ├── hf_3.html
│   │   ├── hf_3_input.txt
│   │   ├── hf_3_mlab.m
│   │   ├── hf_3_model.m
│   │   ├── hf_3_msim.tcl
│   │   ├── hf_3_nativelink.tcl
│   │   ├── hf_3_param.txt
│   │   ├── hf_3.qip
│   │   ├── hf_3_silent_param.txt
│   │   ├── hf_3_st.v
│   │   ├── hf_3.v
│   │   ├── hf_3.vec
│   │   ├── hf_3.vo
│   │   ├── hf_4_ast.vhd
│   │   ├── hf_4_bb.v
│   │   ├── hf_4.bsf
│   │   ├── hf_4_coef_int.txt
│   │   ├── hf_4_constraints.tcl
│   │   ├── hf_4.html
│   │   ├── hf_4_input.txt
│   │   ├── hf_4_mlab.m
│   │   ├── hf_4_model.m
│   │   ├── hf_4_msim.tcl
│   │   ├── hf_4_nativelink.tcl
│   │   ├── hf_4_param.txt
│   │   ├── hf_4.qip
│   │   ├── hf_4_silent_param.txt
│   │   ├── hf_4_st.v
│   │   ├── hf_4.v
│   │   ├── hf_4.vec
│   │   ├── hf_4.vo
│   │   ├── hf_5_ast.vhd
│   │   ├── hf_5_bb.v
│   │   ├── hf_5.bsf
│   │   ├── hf_5_coef_int.txt
│   │   ├── hf_5_constraints.tcl
│   │   ├── hf_5.html
│   │   ├── hf_5_input.txt
│   │   ├── hf_5_mlab.m
│   │   ├── hf_5_model.m
│   │   ├── hf_5_msim.tcl
│   │   ├── hf_5_nativelink.tcl
│   │   ├── hf_5_param.txt
│   │   ├── hf_5.qip
│   │   ├── hf_5_silent_param.txt
│   │   ├── hf_5_st.v
│   │   ├── hf_5.v
│   │   ├── hf_5.vec
│   │   ├── hf_5.vo
│   │   ├── hf_6_ast.vhd
│   │   ├── hf_6_bb.v
│   │   ├── hf_6.bsf
│   │   ├── hf_6_coef_int.txt
│   │   ├── hf_6_constraints.tcl
│   │   ├── hf_6.html
│   │   ├── hf_6_input.txt
│   │   ├── hf_6_mlab.m
│   │   ├── hf_6_model.m
│   │   ├── hf_6_msim.tcl
│   │   ├── hf_6_nativelink.tcl
│   │   ├── hf_6_param.txt
│   │   ├── hf_6.qip
│   │   ├── hf_6_silent_param.txt
│   │   ├── hf_6_st.v
│   │   ├── hf_6.v
│   │   ├── hf_6.vec
│   │   ├── hf_6.vo
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── MultiHalfBand.autoh_e40e1.map.cdb
│   │   │   │   ├── MultiHalfBand.autoh_e40e1.map.dpi
│   │   │   │   ├── MultiHalfBand.autoh_e40e1.map.hdb
│   │   │   │   ├── MultiHalfBand.autoh_e40e1.map.kpt
│   │   │   │   ├── MultiHalfBand.db_info
│   │   │   │   ├── MultiHalfBand.nabbo_fd801.map.cdb
│   │   │   │   ├── MultiHalfBand.nabbo_fd801.map.dpi
│   │   │   │   ├── MultiHalfBand.nabbo_fd801.map.hdb
│   │   │   │   ├── MultiHalfBand.nabbo_fd801.map.kpt
│   │   │   │   ├── MultiHalfBand.root_partition.cmp.ammdb
│   │   │   │   ├── MultiHalfBand.root_partition.cmp.cdb
│   │   │   │   ├── MultiHalfBand.root_partition.cmp.dfp
│   │   │   │   ├── MultiHalfBand.root_partition.cmp.hdb
│   │   │   │   ├── MultiHalfBand.root_partition.cmp.kpt
│   │   │   │   ├── MultiHalfBand.root_partition.cmp.rcfdb
│   │   │   │   ├── MultiHalfBand.root_partition.map.cdb
│   │   │   │   ├── MultiHalfBand.root_partition.map.dpi
│   │   │   │   ├── MultiHalfBand.root_partition.map.hbdb.cdb
│   │   │   │   ├── MultiHalfBand.root_partition.map.hbdb.hb_info
│   │   │   │   ├── MultiHalfBand.root_partition.map.hbdb.hdb
│   │   │   │   ├── MultiHalfBand.root_partition.map.hbdb.sig
│   │   │   │   ├── MultiHalfBand.root_partition.map.hdb
│   │   │   │   └── MultiHalfBand.root_partition.map.kpt
│   │   │   └── README
│   │   ├── MultiHalfBand.jdi
│   │   ├── MultiHalfBand_nativelink_simulation.rpt
│   │   ├── MultiHalfBand.qpf
│   │   ├── MultiHalfBand.qsf
│   │   ├── MultiHalfBand.qws
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E6_11_Bin_Sin.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak1
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak10
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak11
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak2
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak3
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak4
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak5
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak6
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak7
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak8
│   │   │   ├── MultiHalfBand_run_msim_rtl_verilog.do.bak9
│   │   │   ├── MultiHalfBand.vt
│   │   │   ├── MultiHalfBand.vt.bak
│   │   │   ├── rtl_work
│   │   │   │   ├── hf_1
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── hf_2
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── hf_3
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── hf_4
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── hf_5
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── hf_6
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @multi@half@band
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @multi@half@band_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── Sout.txt
│   │   │   └── vsim.wlf
│   │   ├── source
│   │   │   ├── MultiHalfBand.v
│   │   │   └── MultiHalfBand.v.bak
│   │   ├── tb_hf_1.vhd
│   │   ├── tb_hf_2.vhd
│   │   ├── tb_hf_3.vhd
│   │   ├── tb_hf_4.vhd
│   │   ├── tb_hf_5.vhd
│   │   └── tb_hf_6.vhd
│   ├── E6_1_DecimSpec.M
│   ├── E6_2_InterSpec.M
│   ├── E6_3_SigCIC.M
│   ├── E6_4_MultCIC.M
│   ├── E6_5_CompareCIC.M
│   ├── E6_6_ErrorCIC.M
│   ├── E6_7
│   │   ├── E6_7_SigAnalysis.M
│   │   ├── E6_7_SigProduce.M
│   │   ├── SigCIC
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── SigCIC.db_info
│   │   │   │   │   ├── SigCIC.root_partition.cmp.ammdb
│   │   │   │   │   ├── SigCIC.root_partition.cmp.cdb
│   │   │   │   │   ├── SigCIC.root_partition.cmp.dfp
│   │   │   │   │   ├── SigCIC.root_partition.cmp.hdb
│   │   │   │   │   ├── SigCIC.root_partition.cmp.kpt
│   │   │   │   │   ├── SigCIC.root_partition.cmp.rcfdb
│   │   │   │   │   ├── SigCIC.root_partition.map.cdb
│   │   │   │   │   ├── SigCIC.root_partition.map.dpi
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.sig
│   │   │   │   │   ├── SigCIC.root_partition.map.hdb
│   │   │   │   │   └── SigCIC.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── SigCIC.jdi
│   │   │   ├── SigCIC_nativelink_simulation.rpt
│   │   │   ├── SigCIC.qpf
│   │   │   ├── SigCIC.qsf
│   │   │   ├── SigCIC.qws
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── dsin_in.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── @sig@c@i@c
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @sig@c@i@c_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── SigCIC.vt
│   │   │   │   ├── SigCIC.vt.bak
│   │   │   │   ├── Sout.txt
│   │   │   │   └── vsim.wlf
│   │   │   └── source
│   │   │   ├── SigCIC.v
│   │   │   └── SigCIC.v.bak
│   │   └── sin_in.txt
│   ├── E6_8
│   │   ├── dsin_in.txt
│   │   ├── E6_8_SigAnalysis.M
│   │   ├── E6_8_SigProduce.M
│   │   └── MultCIC
│   │   ├── db
│   │   │   ├── logic_util_heursitic.dat
│   │   │   ├── MultCIC.(0).cnf.cdb
│   │   │   ├── MultCIC.(0).cnf.hdb
│   │   │   ├── MultCIC.(1).cnf.cdb
│   │   │   ├── MultCIC.(1).cnf.hdb
│   │   │   ├── MultCIC.(2).cnf.cdb
│   │   │   ├── MultCIC.(2).cnf.hdb
│   │   │   ├── MultCIC.(3).cnf.cdb
│   │   │   ├── MultCIC.(3).cnf.hdb
│   │   │   ├── MultCIC.asm_labs.ddb
│   │   │   ├── MultCIC.asm.qmsg
│   │   │   ├── MultCIC.asm.rdb
│   │   │   ├── MultCIC.cbx.xml
│   │   │   ├── MultCIC.cmp.bpm
│   │   │   ├── MultCIC.cmp.cdb
│   │   │   ├── MultCIC.cmp.hdb
│   │   │   ├── MultCIC.cmp.idb
│   │   │   ├── MultCIC.cmp.kpt
│   │   │   ├── MultCIC.cmp_merge.kpt
│   │   │   ├── MultCIC.cmp.rdb
│   │   │   ├── MultCIC.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│   │   │   ├── MultCIC.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│   │   │   ├── MultCIC.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│   │   │   ├── MultCIC.db_info
│   │   │   ├── MultCIC.eda.qmsg
│   │   │   ├── MultCIC.fit.qmsg
│   │   │   ├── MultCIC.hier_info
│   │   │   ├── MultCIC.hif
│   │   │   ├── MultCIC.ipinfo
│   │   │   ├── MultCIC.lpc.html
│   │   │   ├── MultCIC.lpc.rdb
│   │   │   ├── MultCIC.lpc.txt
│   │   │   ├── MultCIC.map_bb.cdb
│   │   │   ├── MultCIC.map_bb.hdb
│   │   │   ├── MultCIC.map.bpm
│   │   │   ├── MultCIC.map.cdb
│   │   │   ├── MultCIC.map.hdb
│   │   │   ├── MultCIC.map.kpt
│   │   │   ├── MultCIC.map.qmsg
│   │   │   ├── MultCIC.map.rdb
│   │   │   ├── MultCIC.pre_map.cdb
│   │   │   ├── MultCIC.pre_map.hdb
│   │   │   ├── MultCIC.qns
│   │   │   ├── MultCIC.root_partition.map.reg_db.cdb
│   │   │   ├── MultCIC.routing.rdb
│   │   │   ├── MultCIC.rtlv.hdb
│   │   │   ├── MultCIC.rtlv_sg.cdb
│   │   │   ├── MultCIC.rtlv_sg_swap.cdb
│   │   │   ├── MultCIC.sas
│   │   │   ├── MultCIC.sgdiff.cdb
│   │   │   ├── MultCIC.sgdiff.hdb
│   │   │   ├── MultCIC.sld_design_entry_dsc.sci
│   │   │   ├── MultCIC.sld_design_entry.sci
│   │   │   ├── MultCIC.smart_action.txt
│   │   │   ├── MultCIC.sta_cmp.8_slow_1200mv_85c.tdb
│   │   │   ├── MultCIC.sta.qmsg
│   │   │   ├── MultCIC.sta.rdb
│   │   │   ├── MultCIC.syn_hier_info
│   │   │   ├── MultCIC.tiscmp.fast_1200mv_0c.ddb
│   │   │   ├── MultCIC.tiscmp.fastest_slow_1200mv_0c.ddb
│   │   │   ├── MultCIC.tiscmp.fastest_slow_1200mv_85c.ddb
│   │   │   ├── MultCIC.tiscmp.slow_1200mv_0c.ddb
│   │   │   ├── MultCIC.tiscmp.slow_1200mv_85c.ddb
│   │   │   ├── MultCIC.tis_db_list.ddb
│   │   │   ├── MultCIC.tmw_info
│   │   │   └── MultCIC.vpr.ammdb
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── MultCIC.db_info
│   │   │   │   ├── MultCIC.root_partition.cmp.ammdb
│   │   │   │   ├── MultCIC.root_partition.cmp.cdb
│   │   │   │   ├── MultCIC.root_partition.cmp.dfp
│   │   │   │   ├── MultCIC.root_partition.cmp.hdb
│   │   │   │   ├── MultCIC.root_partition.cmp.kpt
│   │   │   │   ├── MultCIC.root_partition.cmp.rcfdb
│   │   │   │   ├── MultCIC.root_partition.map.cdb
│   │   │   │   ├── MultCIC.root_partition.map.dpi
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.cdb
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.hb_info
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.hdb
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.sig
│   │   │   │   ├── MultCIC.root_partition.map.hdb
│   │   │   │   └── MultCIC.root_partition.map.kpt
│   │   │   └── README
│   │   ├── MultCIC.jdi
│   │   ├── MultCIC_nativelink_simulation.rpt
│   │   ├── MultCIC.qpf
│   │   ├── MultCIC.qsf
│   │   ├── MultCIC.qws
│   │   ├── output_files
│   │   │   ├── MultCIC.asm.rpt
│   │   │   ├── MultCIC.done
│   │   │   ├── MultCIC.eda.rpt
│   │   │   ├── MultCIC.fit.rpt
│   │   │   ├── MultCIC.fit.smsg
│   │   │   ├── MultCIC.fit.summary
│   │   │   ├── MultCIC.flow.rpt
│   │   │   ├── MultCIC.jdi
│   │   │   ├── MultCIC.map.rpt
│   │   │   ├── MultCIC.map.smsg
│   │   │   ├── MultCIC.map.summary
│   │   │   ├── MultCIC.pin
│   │   │   ├── MultCIC.sof
│   │   │   ├── MultCIC.sta.rpt
│   │   │   └── MultCIC.sta.summary
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── dsin_in.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── MultCIC_8_1200mv_0c_slow.vo
│   │   │   ├── MultCIC_8_1200mv_0c_v_slow.sdo
│   │   │   ├── MultCIC_8_1200mv_85c_slow.vo
│   │   │   ├── MultCIC_8_1200mv_85c_v_slow.sdo
│   │   │   ├── MultCIC_min_1200mv_0c_fast.vo
│   │   │   ├── MultCIC_min_1200mv_0c_v_fast.sdo
│   │   │   ├── MultCIC_modelsim.xrf
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak1
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak10
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak11
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak2
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak3
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak4
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak5
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak6
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak7
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak8
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak9
│   │   │   ├── MultCIC.sft
│   │   │   ├── MultCIC.vo
│   │   │   ├── MultCIC_v.sdo
│   │   │   ├── MultCIC.vt
│   │   │   ├── MultCIC.vt.bak
│   │   │   ├── rtl_work
│   │   │   │   ├── @comb
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @decimate
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @integrated
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @mult@c@i@c
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @mult@c@i@c_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── Sout.txt
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── Comb.v
│   │   ├── Comb.v.bak
│   │   ├── Decimate.v
│   │   ├── Decimate.v.bak
│   │   ├── halfband_4.xml
│   │   ├── Integrated.v
│   │   ├── Integrated.v.bak
│   │   ├── MultCIC.v
│   │   └── MultCIC.v.bak
│   └── E6_9
│   └── CICIP
│   ├── CicFilter.bsf
│   ├── CicFilter_cic.ocp
│   ├── CicFilter_cic.vhd
│   ├── CicFilter_fir_comp_coeff.m
│   ├── CicFilter.html
│   ├── CicFilter_nativelink.tcl
│   ├── CicFilter.qip
│   ├── CicFilter_quartus.tcl
│   ├── CicFilter_syn.v
│   ├── CicFilter_tb_input.txt
│   ├── CicFilter_tb.v
│   ├── CicFilter.v
│   ├── CicFilter.vo
│   ├── CICIP.jdi
│   ├── CICIP_nativelink_simulation.rpt
│   ├── CICIP.qpf
│   ├── CICIP.qsf
│   ├── CICIP.qws
│   ├── cic-library
│   │   ├── auk_dspip_avalon_streaming_block_sink_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_cic_121.vhd
│   │   ├── auk_dspip_cic_lib_pkg_cic_121.vhd
│   │   ├── auk_dspip_delay_cic_121.vhd
│   │   ├── auk_dspip_differentiator_cic_121.vhd
│   │   ├── auk_dspip_downsample_cic_121.vhd
│   │   ├── auk_dspip_fastadd_cic_121.vhd
│   │   ├── auk_dspip_fastaddsub_cic_121.vhd
│   │   ├── auk_dspip_integrator_cic_121.vhd
│   │   ├── auk_dspip_lib_pkg_cic_121.vhd
│   │   ├── auk_dspip_math_pkg_cic_121.vhd
│   │   ├── auk_dspip_pipelined_adder_cic_121.vhd
│   │   ├── auk_dspip_roundsat_cic_121.vhd
│   │   ├── auk_dspip_text_pkg_cic_121.vhd
│   │   ├── auk_dspip_upsample_cic_121.vhd
│   │   └── auk_dspip_variable_downsample_cic_121.vhd
│   ├── db
│   │   ├── add_sub_mvi.tdf
│   │   ├── add_sub_n0j.tdf
│   │   ├── a_dpfifo_3s81.tdf
│   │   ├── altsyncram_ksf1.tdf
│   │   ├── CICIP.(0).cnf.cdb
│   │   ├── CICIP.(0).cnf.hdb
│   │   ├── CICIP.(10).cnf.cdb
│   │   ├── CICIP.(10).cnf.hdb
│   │   ├── CICIP.(11).cnf.cdb
│   │   ├── CICIP.(11).cnf.hdb
│   │   ├── CICIP.(12).cnf.cdb
│   │   ├── CICIP.(12).cnf.hdb
│   │   ├── CICIP.(13).cnf.cdb
│   │   ├── CICIP.(13).cnf.hdb
│   │   ├── CICIP.(14).cnf.cdb
│   │   ├── CICIP.(14).cnf.hdb
│   │   ├── CICIP.(15).cnf.cdb
│   │   ├── CICIP.(15).cnf.hdb
│   │   ├── CICIP.(16).cnf.cdb
│   │   ├── CICIP.(16).cnf.hdb
│   │   ├── CICIP.(17).cnf.cdb
│   │   ├── CICIP.(17).cnf.hdb
│   │   ├── CICIP.(18).cnf.cdb
│   │   ├── CICIP.(18).cnf.hdb
│   │   ├── CICIP.(19).cnf.cdb
│   │   ├── CICIP.(19).cnf.hdb
│   │   ├── CICIP.(1).cnf.cdb
│   │   ├── CICIP.(1).cnf.hdb
│   │   ├── CICIP.(20).cnf.cdb
│   │   ├── CICIP.(20).cnf.hdb
│   │   ├── CICIP.(21).cnf.cdb
│   │   ├── CICIP.(21).cnf.hdb
│   │   ├── CICIP.(22).cnf.cdb
│   │   ├── CICIP.(22).cnf.hdb
│   │   ├── CICIP.(23).cnf.cdb
│   │   ├── CICIP.(23).cnf.hdb
│   │   ├── CICIP.(24).cnf.cdb
│   │   ├── CICIP.(24).cnf.hdb
│   │   ├── CICIP.(25).cnf.cdb
│   │   ├── CICIP.(25).cnf.hdb
│   │   ├── CICIP.(26).cnf.cdb
│   │   ├── CICIP.(26).cnf.hdb
│   │   ├── CICIP.(27).cnf.cdb
│   │   ├── CICIP.(27).cnf.hdb
│   │   ├── CICIP.(28).cnf.cdb
│   │   ├── CICIP.(28).cnf.hdb
│   │   ├── CICIP.(29).cnf.cdb
│   │   ├── CICIP.(29).cnf.hdb
│   │   ├── CICIP.(2).cnf.cdb
│   │   ├── CICIP.(2).cnf.hdb
│   │   ├── CICIP.(30).cnf.cdb
│   │   ├── CICIP.(30).cnf.hdb
│   │   ├── CICIP.(31).cnf.cdb
│   │   ├── CICIP.(31).cnf.hdb
│   │   ├── CICIP.(32).cnf.cdb
│   │   ├── CICIP.(32).cnf.hdb
│   │   ├── CICIP.(33).cnf.cdb
│   │   ├── CICIP.(33).cnf.hdb
│   │   ├── CICIP.(34).cnf.cdb
│   │   ├── CICIP.(34).cnf.hdb
│   │   ├── CICIP.(35).cnf.cdb
│   │   ├── CICIP.(35).cnf.hdb
│   │   ├── CICIP.(36).cnf.cdb
│   │   ├── CICIP.(36).cnf.hdb
│   │   ├── CICIP.(37).cnf.cdb
│   │   ├── CICIP.(37).cnf.hdb
│   │   ├── CICIP.(38).cnf.cdb
│   │   ├── CICIP.(38).cnf.hdb
│   │   ├── CICIP.(3).cnf.cdb
│   │   ├── CICIP.(3).cnf.hdb
│   │   ├── CICIP.(4).cnf.cdb
│   │   ├── CICIP.(4).cnf.hdb
│   │   ├── CICIP.(5).cnf.cdb
│   │   ├── CICIP.(5).cnf.hdb
│   │   ├── CICIP.(6).cnf.cdb
│   │   ├── CICIP.(6).cnf.hdb
│   │   ├── CICIP.(7).cnf.cdb
│   │   ├── CICIP.(7).cnf.hdb
│   │   ├── CICIP.(8).cnf.cdb
│   │   ├── CICIP.(8).cnf.hdb
│   │   ├── CICIP.(9).cnf.cdb
│   │   ├── CICIP.(9).cnf.hdb
│   │   ├── CICIP.asm_labs.ddb
│   │   ├── CICIP.asm.qmsg
│   │   ├── CICIP.asm.rdb
│   │   ├── CICIP.autoh_e40e1.map.reg_db.cdb
│   │   ├── CICIP.cbx.xml
│   │   ├── CICIP.cmp.bpm
│   │   ├── CICIP.cmp.cdb
│   │   ├── CICIP.cmp.hdb
│   │   ├── CICIP.cmp.idb
│   │   ├── CICIP.cmp.kpt
│   │   ├── CICIP.cmp_merge.kpt
│   │   ├── CICIP.cmp.rdb
│   │   ├── CICIP.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│   │   ├── CICIP.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│   │   ├── CICIP.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│   │   ├── CICIP.db_info
│   │   ├── CICIP.eda.qmsg
│   │   ├── CICIP.fit.qmsg
│   │   ├── CICIP.hier_info
│   │   ├── CICIP.hif
│   │   ├── CICIP.ipinfo
│   │   ├── CICIP.lpc.html
│   │   ├── CICIP.lpc.rdb
│   │   ├── CICIP.lpc.txt
│   │   ├── CICIP.map_bb.cdb
│   │   ├── CICIP.map_bb.hdb
│   │   ├── CICIP.map.bpm
│   │   ├── CICIP.map.cdb
│   │   ├── CICIP.map.hdb
│   │   ├── CICIP.map.kpt
│   │   ├── CICIP.map.qmsg
│   │   ├── CICIP.map.rdb
│   │   ├── CICIP.nabbo_fd801.map.reg_db.cdb
│   │   ├── CICIP.pre_map.cdb
│   │   ├── CICIP.pre_map.hdb
│   │   ├── CICIP.qns
│   │   ├── CICIP.root_partition.map.reg_db.cdb
│   │   ├── CICIP.routing.rdb
│   │   ├── CICIP.rtlv.hdb
│   │   ├── CICIP.rtlv_sg.cdb
│   │   ├── CICIP.rtlv_sg_swap.cdb
│   │   ├── CICIP.sas
│   │   ├── CICIP.sgdiff.cdb
│   │   ├── CICIP.sgdiff.hdb
│   │   ├── CICIP.sld_design_entry_dsc.sci
│   │   ├── CICIP.sld_design_entry.sci
│   │   ├── CICIP.smart_action.txt
│   │   ├── CICIP.smp_dump.txt
│   │   ├── CICIP.sta_cmp.8_slow_1200mv_85c.tdb
│   │   ├── CICIP.sta.qmsg
│   │   ├── CICIP.sta.rdb
│   │   ├── CICIP.syn_hier_info
│   │   ├── CICIP.tiscmp.fast_1200mv_0c.ddb
│   │   ├── CICIP.tiscmp.fastest_slow_1200mv_0c.ddb
│   │   ├── CICIP.tiscmp.fastest_slow_1200mv_85c.ddb
│   │   ├── CICIP.tiscmp.slow_1200mv_0c.ddb
│   │   ├── CICIP.tiscmp.slow_1200mv_85c.ddb
│   │   ├── CICIP.tis_db_list.ddb
│   │   ├── CICIP.vpr.ammdb
│   │   ├── cmpr_gs8.tdf
│   │   ├── cntr_ao7.tdf
│   │   ├── cntr_tnb.tdf
│   │   ├── cntr_unb.tdf
│   │   ├── logic_util_heursitic.dat
│   │   ├── prev_cmp_CICIP.qmsg
│   │   └── scfifo_ahh1.tdf
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── CICIP.autoh_e40e1.map.cdb
│   │   │   ├── CICIP.autoh_e40e1.map.dpi
│   │   │   ├── CICIP.autoh_e40e1.map.hdb
│   │   │   ├── CICIP.autoh_e40e1.map.kpt
│   │   │   ├── CICIP.db_info
│   │   │   ├── CICIP.nabbo_fd801.map.cdb
│   │   │   ├── CICIP.nabbo_fd801.map.dpi
│   │   │   ├── CICIP.nabbo_fd801.map.hdb
│   │   │   ├── CICIP.nabbo_fd801.map.kpt
│   │   │   ├── CICIP.root_partition.cmp.ammdb
│   │   │   ├── CICIP.root_partition.cmp.cdb
│   │   │   ├── CICIP.root_partition.cmp.dfp
│   │   │   ├── CICIP.root_partition.cmp.hdb
│   │   │   ├── CICIP.root_partition.cmp.kpt
│   │   │   ├── CICIP.root_partition.cmp.rcfdb
│   │   │   ├── CICIP.root_partition.map.cdb
│   │   │   ├── CICIP.root_partition.map.dpi
│   │   │   ├── CICIP.root_partition.map.hbdb.cdb
│   │   │   ├── CICIP.root_partition.map.hbdb.hb_info
│   │   │   ├── CICIP.root_partition.map.hbdb.hdb
│   │   │   ├── CICIP.root_partition.map.hbdb.sig
│   │   │   ├── CICIP.root_partition.map.hdb
│   │   │   └── CICIP.root_partition.map.kpt
│   │   └── README
│   ├── output_files
│   │   ├── CICIP.asm.rpt
│   │   ├── CICIP.done
│   │   ├── CICIP.eda.rpt
│   │   ├── CICIP.fit.rpt
│   │   ├── CICIP.fit.smsg
│   │   ├── CICIP.fit.summary
│   │   ├── CICIP.flow.rpt
│   │   ├── CICIP.jdi
│   │   ├── CICIP.map.rpt
│   │   ├── CICIP.map.summary
│   │   ├── CICIP.pin
│   │   ├── CICIP.sta.rpt
│   │   ├── CICIP.sta.summary
│   │   └── CICIP_time_limited.sof
│   ├── simulation
│   │   └── modelsim
│   │   ├── CICIP_run_msim_rtl_verilog.do
│   │   ├── CICIP_run_msim_rtl_verilog.do.bak
│   │   ├── CICIP_run_msim_rtl_verilog.do.bak1
│   │   ├── CICIP_run_msim_rtl_verilog.do.bak2
│   │   ├── CICIP.vt
│   │   ├── CICIP.vt.bak
│   │   ├── dsin_in.txt
│   │   ├── halfband_2.xml
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── @cic@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @c@i@c@i@p
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @c@i@c@i@p_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   ├── Sout.txt
│   │   └── vsim.wlf
│   └── source
│   ├── CICIP.v
│   └── CICIP.v.bak
├── Chapter_7
│   ├── E7_1_LMSSim.m
│   ├── E7_2
│   │   ├── E7_2_lms_mismatch_in.m
│   │   ├── E7_2_lms_mismatch_SigAnalysis.M
│   │   ├── E7_2_lms_mismatch_signalproduce.m
│   │   ├── E7_2_lms_mismatch_sim.m
│   │   └── MisMatch
│   │   ├── complexmult_bb.v
│   │   ├── complexmult.qip
│   │   ├── complexmult.v
│   │   ├── db
│   │   │   ├── MisMatch.db_info
│   │   │   ├── MisMatch.qns
│   │   │   ├── MisMatch.sas
│   │   │   └── MisMatch.sld_design_entry.sci
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── MisMatch.db_info
│   │   │   │   ├── MisMatch.root_partition.cmp.ammdb
│   │   │   │   ├── MisMatch.root_partition.cmp.cdb
│   │   │   │   ├── MisMatch.root_partition.cmp.dfp
│   │   │   │   ├── MisMatch.root_partition.cmp.hdb
│   │   │   │   ├── MisMatch.root_partition.cmp.kpt
│   │   │   │   ├── MisMatch.root_partition.cmp.rcfdb
│   │   │   │   ├── MisMatch.root_partition.map.cdb
│   │   │   │   ├── MisMatch.root_partition.map.dpi
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.cdb
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.hb_info
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.hdb
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.sig
│   │   │   │   ├── MisMatch.root_partition.map.hdb
│   │   │   │   └── MisMatch.root_partition.map.kpt
│   │   │   └── README
│   │   ├── MisMatch.jdi
│   │   ├── MisMatch_nativelink_simulation.rpt
│   │   ├── MisMatch.qpf
│   │   ├── MisMatch.qsf
│   │   ├── MisMatch.qws
│   │   ├── MisMatch.sdc
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E7_2_ri_in.txt
│   │   │   ├── E7_2_rr_in.txt
│   │   │   ├── E7_2_xi_in.txt
│   │   │   ├── E7_2_xr_in.txt
│   │   │   ├── MisMatch_8_1200mv_0c_slow.vo
│   │   │   ├── MisMatch_8_1200mv_0c_v_slow.sdo
│   │   │   ├── MisMatch_8_1200mv_85c_slow.vo
│   │   │   ├── MisMatch_8_1200mv_85c_v_slow.sdo
│   │   │   ├── MisMatch_min_1200mv_0c_fast.vo
│   │   │   ├── MisMatch_min_1200mv_0c_v_fast.sdo
│   │   │   ├── MisMatch_modelsim.xrf
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak1
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak10
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak11
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak2
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak3
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak4
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak5
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak6
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak7
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak8
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak9
│   │   │   ├── MisMatch.sft
│   │   │   ├── MisMatch.vo
│   │   │   ├── MisMatch_v.sdo
│   │   │   ├── MisMatch.vt
│   │   │   ├── MisMatch.vt.bak
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── complexmult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── complexmult_altmult_complex_8np
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @mis@match
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @mis@match_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── complexmult.qip
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── MisMatch.v
│   │   ├── MisMatch.v.bak
│   │   └── 复件 MisMatch.v
│   ├── E7_3
│   │   ├── E7_3_e_out.txt
│   │   ├── E7_3_EqualizerSigAnalysis.m
│   │   ├── E7_3_EqualizerSigProduce.m
│   │   ├── E7_3_EqualizerSim.m
│   │   ├── E7_3_r_in.txt
│   │   ├── E7_3_x_in.txt
│   │   └── Equalizer
│   │   ├── db
│   │   │   ├── Equalizer.db_info
│   │   │   ├── Equalizer.qns
│   │   │   ├── Equalizer.sas
│   │   │   └── Equalizer.sld_design_entry.sci
│   │   ├── Equalizer.jdi
│   │   ├── Equalizer_nativelink_simulation.rpt
│   │   ├── Equalizer.qpf
│   │   ├── Equalizer.qsf
│   │   ├── Equalizer.qws
│   │   ├── Equalizer.sdc
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── Equalizer.db_info
│   │   │   │   ├── Equalizer.root_partition.cmp.ammdb
│   │   │   │   ├── Equalizer.root_partition.cmp.cdb
│   │   │   │   ├── Equalizer.root_partition.cmp.dfp
│   │   │   │   ├── Equalizer.root_partition.cmp.hdb
│   │   │   │   ├── Equalizer.root_partition.cmp.kpt
│   │   │   │   ├── Equalizer.root_partition.cmp.rcfdb
│   │   │   │   ├── Equalizer.root_partition.map.cdb
│   │   │   │   ├── Equalizer.root_partition.map.dpi
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.cdb
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.hb_info
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.hdb
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.sig
│   │   │   │   ├── Equalizer.root_partition.map.hdb
│   │   │   │   └── Equalizer.root_partition.map.kpt
│   │   │   └── README
│   │   ├── mult_bb.v
│   │   ├── mult.qip
│   │   ├── mult.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E7_3_Error_out.txt
│   │   │   ├── E7_3_r_in.txt
│   │   │   ├── E7_3_x_in.txt
│   │   │   ├── Equalizer_8_1200mv_0c_slow.vo
│   │   │   ├── Equalizer_8_1200mv_0c_v_slow.sdo
│   │   │   ├── Equalizer_8_1200mv_85c_slow.vo
│   │   │   ├── Equalizer_8_1200mv_85c_v_slow.sdo
│   │   │   ├── Equalizer_min_1200mv_0c_fast.vo
│   │   │   ├── Equalizer_min_1200mv_0c_v_fast.sdo
│   │   │   ├── Equalizer_modelsim.xrf
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak1
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak10
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak11
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak2
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak3
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak4
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak5
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak6
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak7
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak8
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak9
│   │   │   ├── Equalizer.sft
│   │   │   ├── Equalizer.vht.bak
│   │   │   ├── Equalizer.vo
│   │   │   ├── Equalizer_v.sdo
│   │   │   ├── Equalizer.vt
│   │   │   ├── Equalizer.vt.bak
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── @equalizer
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @equalizer_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── mult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── Equalizer.v
│   │   ├── Equalizer.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   └── mult.qip
│   ├── E7_4
│   │   ├── Antenna
│   │   │   ├── Antenna.jdi
│   │   │   ├── Antenna_nativelink_simulation.rpt
│   │   │   ├── Antenna.qpf
│   │   │   ├── Antenna.qsf
│   │   │   ├── Antenna.qws
│   │   │   ├── Antenna.sdc
│   │   │   ├── complexmult_bb.v
│   │   │   ├── complexmult.qip
│   │   │   ├── complexmult.v
│   │   │   ├── db
│   │   │   │   ├── Antenna.db_info
│   │   │   │   ├── Antenna.qns
│   │   │   │   ├── Antenna.sas
│   │   │   │   └── Antenna.sld_design_entry.sci
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── Antenna.db_info
│   │   │   │   │   ├── Antenna.root_partition.cmp.ammdb
│   │   │   │   │   ├── Antenna.root_partition.cmp.cdb
│   │   │   │   │   ├── Antenna.root_partition.cmp.dfp
│   │   │   │   │   ├── Antenna.root_partition.cmp.hdb
│   │   │   │   │   ├── Antenna.root_partition.cmp.kpt
│   │   │   │   │   ├── Antenna.root_partition.cmp.rcfdb
│   │   │   │   │   ├── Antenna.root_partition.map.cdb
│   │   │   │   │   ├── Antenna.root_partition.map.dpi
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.sig
│   │   │   │   │   ├── Antenna.root_partition.map.hdb
│   │   │   │   │   └── Antenna.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── Antenna_8_1200mv_0c_slow.vo
│   │   │   │   ├── Antenna_8_1200mv_0c_v_slow.sdo
│   │   │   │   ├── Antenna_8_1200mv_85c_slow.vo
│   │   │   │   ├── Antenna_8_1200mv_85c_v_slow.sdo
│   │   │   │   ├── Antenna_min_1200mv_0c_fast.vo
│   │   │   │   ├── Antenna_min_1200mv_0c_v_fast.sdo
│   │   │   │   ├── Antenna_modelsim.xrf
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak10
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak11
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak9
│   │   │   │   ├── Antenna.sft
│   │   │   │   ├── Antenna.vo
│   │   │   │   ├── Antenna_v.sdo
│   │   │   │   ├── Antenna.vt
│   │   │   │   ├── Antenna.vt.bak
│   │   │   │   ├── E7_4_eri_out.txt
│   │   │   │   ├── E7_4_err_out.txt
│   │   │   │   ├── E7_4_ri_in.txt
│   │   │   │   ├── E7_4_rr_in.txt
│   │   │   │   ├── E7_4_w1i_out.txt
│   │   │   │   ├── E7_4_w1r_out.txt
│   │   │   │   ├── E7_4_w2i_out.txt
│   │   │   │   ├── E7_4_w2r_out.txt
│   │   │   │   ├── E7_4_w3i_out.txt
│   │   │   │   ├── E7_4_w3r_out.txt
│   │   │   │   ├── E7_4_w4i_out.txt
│   │   │   │   ├── E7_4_w4r_out.txt
│   │   │   │   ├── E7_4_x1i_in.txt
│   │   │   │   ├── E7_4_x1r_in.txt
│   │   │   │   ├── E7_4_x2i_in.txt
│   │   │   │   ├── E7_4_x2r_in.txt
│   │   │   │   ├── E7_4_x3i_in.txt
│   │   │   │   ├── E7_4_x3r_in.txt
│   │   │   │   ├── E7_4_x4i_in.txt
│   │   │   │   ├── E7_4_x4r_in.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   └── rtl_work
│   │   │   │   ├── @antenna
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @antenna_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── complexmult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── complexmult_altmult_complex_8np
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   └── _vmake
│   │   │   └── source
│   │   │   ├── Antenna.v
│   │   │   ├── Antenna.v.bak
│   │   │   ├── complexmult.qip
│   │   │   └── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── E7_4_AntennaSigAnalysis.M
│   │   ├── E7_4_AntennaSigProduce.m
│   │   └── E7_4_AntennaSim.m
│   └── E7_5
│   ├── din_rand.txt
│   ├── din_sin.txt
│   ├── E7_5_NotchFilter.m
│   └── NotchFilter
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── NotchFilter.autoh_e40e1.map.cdb
│   │   │   ├── NotchFilter.autoh_e40e1.map.dpi
│   │   │   ├── NotchFilter.autoh_e40e1.map.hdb
│   │   │   ├── NotchFilter.autoh_e40e1.map.kpt
│   │   │   ├── NotchFilter.db_info
│   │   │   ├── NotchFilter.nabbo_fd801.map.cdb
│   │   │   ├── NotchFilter.nabbo_fd801.map.dpi
│   │   │   ├── NotchFilter.nabbo_fd801.map.hdb
│   │   │   ├── NotchFilter.nabbo_fd801.map.kpt
│   │   │   ├── NotchFilter.root_partition.cmp.ammdb
│   │   │   ├── NotchFilter.root_partition.cmp.cdb
│   │   │   ├── NotchFilter.root_partition.cmp.dfp
│   │   │   ├── NotchFilter.root_partition.cmp.hdb
│   │   │   ├── NotchFilter.root_partition.cmp.kpt
│   │   │   ├── NotchFilter.root_partition.cmp.rcfdb
│   │   │   ├── NotchFilter.root_partition.map.cdb
│   │   │   ├── NotchFilter.root_partition.map.dpi
│   │   │   ├── NotchFilter.root_partition.map.hbdb.cdb
│   │   │   ├── NotchFilter.root_partition.map.hbdb.hb_info
│   │   │   ├── NotchFilter.root_partition.map.hbdb.hdb
│   │   │   ├── NotchFilter.root_partition.map.hbdb.sig
│   │   │   ├── NotchFilter.root_partition.map.hdb
│   │   │   └── NotchFilter.root_partition.map.kpt
│   │   └── README
│   ├── mult_bb.v
│   ├── mult.qip
│   ├── mult.v
│   ├── nco10_bb.v
│   ├── nco10.bsf
│   ├── nco10_cos_c.hex
│   ├── nco10_cos_f.hex
│   ├── nco10.html
│   ├── nco10_model.m
│   ├── nco10_nativelink.tcl
│   ├── nco10.qip
│   ├── nco10_sin_c.hex
│   ├── nco10_sin_f.hex
│   ├── nco10_st.inc
│   ├── nco10_st.v
│   ├── nco10_tb.m
│   ├── nco10_tb.v
│   ├── nco10_tb.vhd
│   ├── nco10.v
│   ├── nco10.vec
│   ├── nco10_vho_msim.tcl
│   ├── nco10.vo
│   ├── nco10_vo_msim.tcl
│   ├── nco10_wave.do
│   ├── nco50_bb.v
│   ├── nco50.bsf
│   ├── nco50_cos_c.hex
│   ├── nco50_cos_f.hex
│   ├── nco50.html
│   ├── nco50_model.m
│   ├── nco50_nativelink.tcl
│   ├── nco50.qip
│   ├── nco50_sin_c.hex
│   ├── nco50_sin_f.hex
│   ├── nco50_st.inc
│   ├── nco50_st.v
│   ├── nco50_tb.m
│   ├── nco50_tb.v
│   ├── nco50_tb.vhd
│   ├── nco50.v
│   ├── nco50.v.bak
│   ├── nco50.vec
│   ├── nco50_vho_msim.tcl
│   ├── nco50.vo
│   ├── nco50_vo_msim.tcl
│   ├── nco50_wave.do
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
│   │   ├── asj_altqmcpipe_rst.v
│   │   ├── asj_altqmcpipe.v
│   │   ├── asj_altq.ocp
│   │   ├── asj_altq.v
│   │   ├── asj_crd.v
│   │   ├── asj_crs.v
│   │   ├── asj_dxx_g.v
│   │   ├── asj_dxx.v
│   │   ├── asj_gal.v
│   │   ├── asj_gam_dp.v
│   │   ├── asj_gam.v
│   │   ├── asj_gar.v
│   │   ├── asj_nco_apr_dxx.v
│   │   ├── asj_nco_aprid_dxx.v
│   │   ├── asj_nco_as_m_cen.v
│   │   ├── asj_nco_as_m_dp_cen.v
│   │   ├── asj_nco_as_m_dp.v
│   │   ├── asj_nco_as_m.v
│   │   ├── asj_nco_d1gam.v
│   │   ├── asj_nco_derot.v
│   │   ├── asj_nco_fxx.v
│   │   ├── asj_nco_isdr_mc.v
│   │   ├── asj_nco_isdr_throughput2.v
│   │   ├── asj_nco_isdr.v
│   │   ├── asj_nco_lp_m.v
│   │   ├── asj_nco_madx_cen.v
│   │   ├── asj_nco_madx.v
│   │   ├── asj_nco_mady_cen.v
│   │   ├── asj_nco_mady.v
│   │   ├── asj_nco_mcin.v
│   │   ├── asj_nco_mciosel.v
│   │   ├── asj_nco_mcout.v
│   │   ├── asj_nco_mob_rw.v
│   │   ├── asj_nco_mob_sw.v
│   │   ├── asj_nco_mob_w.v
│   │   ├── asj_nco_m.v
│   │   ├── asj_nco_pmd2gam.v
│   │   ├── asj_nco_pmd2.v
│   │   ├── asj_nco_pxx.v
│   │   ├── asj_xnqg.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   ├── auk_dspip_delay.vhd
│   │   ├── auk_dspip_lib_pkg.vhd
│   │   ├── auk_dspip_math_pkg.vhd
│   │   ├── auk_dspip_text_pkg.vhd
│   │   ├── cord_2c.v
│   │   ├── cord_acc_ena.v
│   │   ├── cord_en.v
│   │   ├── cord_fs.v
│   │   ├── cordic_10_m.v
│   │   ├── cordic_11_m.v
│   │   ├── cordic_12_m.v
│   │   ├── cordic_13_m.v
│   │   ├── cordic_14_m.v
│   │   ├── cordic_15_m.v
│   │   ├── cordic_16_m.v
│   │   ├── cordic_17_m.v
│   │   ├── cordic_18_m.v
│   │   ├── cordic_19_m.v
│   │   ├── cordic_20_m.v
│   │   ├── cordic_21_m.v
│   │   ├── cordic_22_m.v
│   │   ├── cordic_23_m.v
│   │   ├── cordic_24_m.v
│   │   ├── cordic_25_m.v
│   │   ├── cordic_26_m.v
│   │   ├── cordic_27_m.v
│   │   ├── cordic_28_m.v
│   │   ├── cordic_29_m.v
│   │   ├── cordic_30_m.v
│   │   ├── cordic_31_m.v
│   │   ├── cordic_32_m.v
│   │   ├── cordic_3_m.v
│   │   ├── cordic_4_m.v
│   │   ├── cordic_5_m.v
│   │   ├── cordic_6_m.v
│   │   ├── cordic_7_m.v
│   │   ├── cordic_8_m.v
│   │   ├── cordic_9_m.v
│   │   ├── cordic_axor_0p_lpm.v
│   │   ├── cordic_axor_1p_lpm.v
│   │   ├── cordic_axor_2p_lpm.v
│   │   ├── cordic_axor_ser.v
│   │   ├── cordic_cnt_sig.v
│   │   ├── cordic_cnt.v
│   │   ├── cordic_reg_ser.v
│   │   ├── cordic_sxor_0p_lpm.v
│   │   ├── cordic_sxor_1p_lpm.v
│   │   ├── cordic_sxor_2p_lpm.v
│   │   ├── cordic_sxor_ser.v
│   │   ├── cordic_zxor_0p_lpm.v
│   │   ├── cordic_zxor_1p_lpm.v
│   │   ├── cordic_zxor_2p_lpm.v
│   │   ├── cordic_zxor_ser.v
│   │   ├── cord_init_pm.v
│   │   ├── cord_init_ser_pm.v
│   │   ├── cord_init_ser.v
│   │   ├── cord_init.v
│   │   ├── cord_lut_1p.v
│   │   ├── cord_lut.v
│   │   ├── cord_rot_dual.v
│   │   ├── cord_rot_sgl.v
│   │   ├── cord_seg_sel.v
│   │   ├── dop_reg.v
│   │   ├── freq_sel_st.v
│   │   ├── las.v
│   │   ├── lmsd.v
│   │   ├── lms.v
│   │   ├── mac_i_lpmd.v
│   │   ├── mac_i_lpm.v
│   │   ├── m_output_blk_reg.v
│   │   ├── m_output_blk_rw.v
│   │   ├── m_output_blk_w.v
│   │   ├── segment_arr_tdl.v
│   │   ├── segment_sel_sgl.v
│   │   ├── segment_sel.v
│   │   ├── sid_2c_1p.v
│   │   └── sop_reg.v
│   ├── NotchFilter.jdi
│   ├── NotchFilter_nativelink_simulation.rpt
│   ├── NotchFilter.qpf
│   ├── NotchFilter.qsf
│   ├── NotchFilter.qws
│   ├── NotchFilter.sdc
│   ├── simulation
│   │   └── modelsim
│   │   ├── din_rand.txt
│   │   ├── din_sin.txt
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── nco50_cos_f.hex
│   │   ├── nco50_cos_f.ver
│   │   ├── nco50_sin_c.hex
│   │   ├── nco50_sin_c.ver
│   │   ├── nco50_sin_f.hex
│   │   ├── nco50_sin_f.ver
│   │   ├── NotchFilter_run_msim_rtl_verilog.do
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak1
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak2
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak3
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak4
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak5
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak6
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak7
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak8
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak9
│   │   ├── NotchFilter.vt
│   │   ├── NotchFilter.vt.bak
│   │   ├── rtl_work
│   │   │   ├── _info
│   │   │   ├── mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── nco50
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @notch@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @notch@filter_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   └── vsim.wlf
│   └── source
│   ├── NotchFilter.v
│   └── NotchFilter.v.bak
├── Chapter_8
│   ├── E8_1_FFTSim.m
│   └── E8_2
│   ├── E8_2_Bin_s.txt
│   ├── E8_2_FFTFilter.m
│   ├── E8_2_FFTFPGAsim.m
│   ├── E8_2_FFTRsim.m
│   ├── E8_2_PNCodeGenerator.m
│   ├── E8_2_window.mif
│   └── TransformFilter
│   ├── dram16_256_bb.v
│   ├── dram16_256.qip
│   ├── dram16_256.v
│   ├── E8_2_window.mif
│   ├── fft256_1n256cos.hex
│   ├── fft256_1n256sin.hex
│   ├── fft256_2n256cos.hex
│   ├── fft256_2n256sin.hex
│   ├── fft256_3n256cos.hex
│   ├── fft256_3n256sin.hex
│   ├── fft256_bb.v
│   ├── fft256.bsf
│   ├── fft256.html
│   ├── fft256_imag_input.txt
│   ├── fft256_model.m
│   ├── fft256_nativelink.tcl
│   ├── fft256.qip
│   ├── fft256_real_input.txt
│   ├── fft256_syn.v
│   ├── fft256_tb.m
│   ├── fft256_tb.v
│   ├── fft256_tb.vhd
│   ├── fft256.v
│   ├── fft256.vo
│   ├── fft-library
│   │   ├── apn_fft_cmult_cpx2_fft_121.vhd
│   │   ├── apn_fft_cmult_cpx_fft_121.vhd
│   │   ├── apn_fftfp_add_fft_121.vhd
│   │   ├── apn_fftfpbdr_core_fft_121.vhd
│   │   ├── apn_fftfpbdr_firststage_fft_121.vhd
│   │   ├── apn_fftfpbdr_laststage_fft_121.vhd
│   │   ├── apn_fftfpbdr_stage_fft_121.vhd
│   │   ├── apn_fftfpbdr_top_fft_121.ocp
│   │   ├── apn_fftfpbdr_top_fft_121.vhd
│   │   ├── apn_fftfp_cmplxmult_fft_121.vhd
│   │   ├── apn_fftfp_core_fft_121.vhd
│   │   ├── apn_fftfp_del_fft_121.vhd
│   │   ├── apn_fftfp_dft4_fft_121.vhd
│   │   ├── apn_fftfp_fft4_fft_121.vhd
│   │   ├── apn_fftfp_laststage_fft_121.vhd
│   │   ├── apn_fftfp_lsft32_fft_121.vhd
│   │   ├── apn_fftfp_mul_2727_fft_121.vhd
│   │   ├── apn_fftfp_mul_fft_121.vhd
│   │   ├── apn_fftfp_ram_fft_121.vhd
│   │   ├── apn_fftfp_rsft32_fft_121.vhd
│   │   ├── apn_fftfprvs_core_fft_121.vhd
│   │   ├── apn_fftfp_rvsctl_fft_121.vhd
│   │   ├── apn_fftfp_rvs_fft_121.vhd
│   │   ├── apn_fftfprvs_fft4_fft_121.vhd
│   │   ├── apn_fftfprvs_firststage_fft_121.vhd
│   │   ├── apn_fftfprvs_laststage_fft_121.vhd
│   │   ├── apn_fftfprvs_stage_fft_121.vhd
│   │   ├── apn_fftfprvs_top_fft_121.ocp
│   │   ├── apn_fftfprvs_top_fft_121.vhd
│   │   ├── apn_fftfprvs_twiddle_opt_fft_121.vhd
│   │   ├── apn_fftfp_shift_fft_121.vhd
│   │   ├── apn_fftfp_snorm_fft_121.vhd
│   │   ├── apn_fftfp_snorm_mul_fft_121.vhd
│   │   ├── apn_fftfp_stage_fft_121.vhd
│   │   ├── apn_fftfp_sub_fft_121.vhd
│   │   ├── apn_fftfp_top_fft_121.ocp
│   │   ├── apn_fftfp_top_fft_121.vhd
│   │   ├── apn_fftfp_twiddle_fft_121.vhd
│   │   ├── apn_fftfp_twiddle_opt_fft_121.vhd
│   │   ├── apn_fftfp_unorm_fft_121.vhd
│   │   ├── apn_fft_mult_can_fft_121.vhd
│   │   ├── apn_fft_mult_cpx_1825_fft_121.v
│   │   ├── apn_fft_mult_cpx_fft_121.vhd
│   │   ├── apn_hcc_cntsgn32_fft_121.vhd
│   │   ├── apn_hcc_cntusgn32_fft_121.vhd
│   │   ├── apn_hcc_sgnpstn_fft_121.vhd
│   │   ├── apn_hcc_usgnpos_fft_121.vhd
│   │   ├── asj_fft_1dp_ram_fft_121.vhd
│   │   ├── asj_fft_1tdp_rom_fft_121.vhd
│   │   ├── asj_fft_3dp_rom_fft_121.vhd
│   │   ├── asj_fft_3pi_mram_fft_121.vhd
│   │   ├── asj_fft_3tdp_rom_fft_121.vhd
│   │   ├── asj_fft_4dp_ram_fft_121.vhd
│   │   ├── asj_fft_6tdp_rom_fft_121.vhd
│   │   ├── asj_fft_alt_shift_tdl_fft_121.vhd
│   │   ├── asj_fft_bfp_ctrl_fft_121.vhd
│   │   ├── asj_fft_bfp_i_1pt_fft_121.vhd
│   │   ├── asj_fft_bfp_i_fft_121.vhd
│   │   ├── asj_fft_bfp_o_1pt_fft_121.vhd
│   │   ├── asj_fft_bfp_o_fft_121.vhd
│   │   ├── asj_fft_burst_ctrl_de_fft_121.vhd
│   │   ├── asj_fft_burst_ctrl_fft_121.vhd
│   │   ├── asj_fft_burst_ctrl_qe_fft_121.vhd
│   │   ├── asj_fft_cmult_can_fft_121.vhd
│   │   ├── asj_fft_cmult_std_fft_121.vhd
│   │   ├── asj_fft_cnt_ctrl_de_fft_121.vhd
│   │   ├── asj_fft_cnt_ctrl_fft_121.vhd
│   │   ├── asj_fft_cxb_addr_fft_121.vhd
│   │   ├── asj_fft_cxb_data_fft_121.vhd
│   │   ├── asj_fft_cxb_data_mram_fft_121.vhd
│   │   ├── asj_fft_cxb_data_r_fft_121.vhd
│   │   ├── asj_fft_dataadgen_fft_121.vhd
│   │   ├── asj_fft_data_ram_dp_fft_121.vhd
│   │   ├── asj_fft_data_ram_fft_121.vhd
│   │   ├── asj_fft_dft_bfp_fft_121.vhd
│   │   ├── asj_fft_dft_bfp_sgl_fft_121.vhd
│   │   ├── asj_fft_dpi_mram_fft_121.vhd
│   │   ├── asj_fft_dp_mram_fft_121.vhd
│   │   ├── asj_fft_dualstream_fft_121.ocp
│   │   ├── asj_fft_dualstream_fft_121.vhd
│   │   ├── asj_fft_in_write_sgl_fft_121.vhd
│   │   ├── asj_fft_lcm_mult_2m_fft_121.vhd
│   │   ├── asj_fft_lcm_mult_fft_121.vhd
│   │   ├── asj_fft_lpp_fft_121.vhd
│   │   ├── asj_fft_lpprdadgen_fft_121.vhd
│   │   ├── asj_fft_lpprdadr2gen_fft_121.vhd
│   │   ├── asj_fft_lpp_serial_fft_121.vhd
│   │   ├── asj_fft_lpp_serial_r2_fft_121.vhd
│   │   ├── asj_fft_m_k_counter_fft_121.vhd
│   │   ├── asj_fft_mult_add_fft_121.vhd
│   │   ├── asj_fft_pround_fft_121.vhd
│   │   ├── asj_fft_sglstream_fft_121.ocp
│   │   ├── asj_fft_sglstream_fft_121.vhd
│   │   ├── asj_fft_si_de_so_bb_fft_121.ocp
│   │   ├── asj_fft_si_de_so_bb_fft_121.vhd
│   │   ├── asj_fft_si_de_so_b_fft_121.ocp
│   │   ├── asj_fft_si_de_so_b_fft_121.vhd
│   │   ├── asj_fft_si_qe_so_bb_fft_121.ocp
│   │   ├── asj_fft_si_qe_so_bb_fft_121.vhd
│   │   ├── asj_fft_si_qe_so_b_fft_121.ocp
│   │   ├── asj_fft_si_qe_so_b_fft_121.vhd
│   │   ├── asj_fft_si_se_so_bb_fft_121.ocp
│   │   ├── asj_fft_si_se_so_bb_fft_121.vhd
│   │   ├── asj_fft_si_se_so_b_fft_121.ocp
│   │   ├── asj_fft_si_se_so_b_fft_121.vhd
│   │   ├── asj_fft_si_so_se_so_b_fft_121.ocp
│   │   ├── asj_fft_si_sose_so_b_fft_121.ocp
│   │   ├── asj_fft_si_sose_so_b_fft_121.vhd
│   │   ├── asj_fft_tdl_bit_fft_121.vhd
│   │   ├── asj_fft_tdl_bit_rst_fft_121.vhd
│   │   ├── asj_fft_tdl_fft_121.vhd
│   │   ├── asj_fft_tdl_rst_fft_121.vhd
│   │   ├── asj_fft_twadgen_dual_fft_121.vhd
│   │   ├── asj_fft_twadgen_fft_121.vhd
│   │   ├── asj_fft_twadsogen_fft_121.vhd
│   │   ├── asj_fft_twadsogen_q_fft_121.vhd
│   │   ├── asj_fft_twiddle_ctrl_qe_fft_121.vhd
│   │   ├── asj_fft_twid_rom_tdp_fft_121.vhd
│   │   ├── asj_fft_unbburst_ctrl_de_fft_121.vhd
│   │   ├── asj_fft_unbburst_ctrl_fft_121.vhd
│   │   ├── asj_fft_unbburst_ctrl_qe_fft_121.vhd
│   │   ├── asj_fft_unbburst_sose_ctrl_fft_121.vhd
│   │   ├── asj_fft_wrengen_fft_121.vhd
│   │   ├── asj_fft_wrswgen_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_monitor_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_model_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fft_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_model_fft_121.vhd
│   │   ├── auk_dspip_bit_reverse_addr_control_fft_121.vhd
│   │   ├── auk_dspip_bit_reverse_core_fft_121.vhd
│   │   ├── auk_dspip_bit_reverse_reverse_carry_adder_fft_121.vhd
│   │   ├── auk_dspip_bit_reverse_top_fft_121.ocp
│   │   ├── auk_dspip_fpcompiler_alufp_fft_121.vhd
│   │   ├── auk_dspip_fpcompiler_aslf_fft_121.vhd
│   │   ├── auk_dspip_fpcompiler_asrf_fft_121.vhd
│   │   ├── auk_dspip_fpcompiler_castftox_fft_121.vhd
│   │   ├── auk_dspip_fpcompiler_castxtof_fft_121.vhd
│   │   ├── auk_dspip_fpcompiler_clzf_fft_121.vhd
│   │   ├── auk_dspip_fpcompiler_mulfp_fft_121.vhd
│   │   ├── auk_dspip_lib_pkg_fft_121.vhd
│   │   ├── auk_dspip_math_pkg_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_adder_fp_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_addsub_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_bf_control_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_bfi_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_bfii_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_cma_adder_fp_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_cma_bfi_fp_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_cma_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_core_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_counter_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_delay_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_enable_control_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_lib_pkg_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_stage_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_stg_out_pipe_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_stg_pipe_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_top_fft_121.ocp
│   │   ├── auk_dspip_r22sdf_top_fft_121.vhd
│   │   ├── auk_dspip_r22sdf_twrom_fft_121.vhd
│   │   ├── auk_dspip_roundsat_fft_121.vhd
│   │   ├── auk_dspip_text_pkg_fft_121.vhd
│   │   ├── fft_pack_fft_121.vhd
│   │   └── twid_rom_fft_121.vhd
│   ├── greybox_tmp
│   │   └── cbx_args.txt
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── TransformFilter.autoh_e40e1.map.cdb
│   │   │   ├── TransformFilter.autoh_e40e1.map.dpi
│   │   │   ├── TransformFilter.autoh_e40e1.map.hdb
│   │   │   ├── TransformFilter.autoh_e40e1.map.kpt
│   │   │   ├── TransformFilter.db_info
│   │   │   ├── TransformFilter.nabbo_fd801.map.cdb
│   │   │   ├── TransformFilter.nabbo_fd801.map.dpi
│   │   │   ├── TransformFilter.nabbo_fd801.map.hdb
│   │   │   ├── TransformFilter.nabbo_fd801.map.kpt
│   │   │   ├── TransformFilter.root_partition.cmp.ammdb
│   │   │   ├── TransformFilter.root_partition.cmp.cdb
│   │   │   ├── TransformFilter.root_partition.cmp.dfp
│   │   │   ├── TransformFilter.root_partition.cmp.hdb
│   │   │   ├── TransformFilter.root_partition.cmp.kpt
│   │   │   ├── TransformFilter.root_partition.cmp.rcfdb
│   │   │   ├── TransformFilter.root_partition.map.cdb
│   │   │   ├── TransformFilter.root_partition.map.dpi
│   │   │   ├── TransformFilter.root_partition.map.hbdb.cdb
│   │   │   ├── TransformFilter.root_partition.map.hbdb.hb_info
│   │   │   ├── TransformFilter.root_partition.map.hbdb.hdb
│   │   │   ├── TransformFilter.root_partition.map.hbdb.sig
│   │   │   ├── TransformFilter.root_partition.map.hdb
│   │   │   └── TransformFilter.root_partition.map.kpt
│   │   └── README
│   ├── mult12_12_bb.v
│   ├── mult12_12.qip
│   ├── mult12_12.v
│   ├── rom12_256_bb.v
│   ├── rom12_256.qip
│   ├── rom12_256.v
│   ├── shifter12_128_bb.v
│   ├── shifter12_128.qip
│   ├── shifter12_128.v
│   ├── shifter16_2048_bb.v
│   ├── shifter16_2048.qip
│   ├── shifter16_2048.v
│   ├── shifter16_256_bb.v
│   ├── shifter16_256.qip
│   ├── shifter16_256.v
│   ├── shifter16_258.qip
│   ├── shiter16_128_bb.v
│   ├── shiter16_128.v
│   ├── simulation
│   │   └── modelsim
│   │   ├── E8_2_Bin_s.txt
│   │   ├── E8_2_dout.txt
│   │   ├── E8_2_window.hex
│   │   ├── e8_2_window.mif
│   │   ├── E8_2_window.ver
│   │   ├── fft256_1n256sin.hex
│   │   ├── fft256_1n256sin.ver
│   │   ├── Hex1.hex
│   │   ├── Hex1.ver
│   │   ├── Mif2.mif
│   │   ├── Mif2.ver
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── dram16_256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── fft256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── fftfilter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── ifftout
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── mult12_12
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── rom12_256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── shifter12_128
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── shifter16_2048
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── shifter16_256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @transform@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @transform@filter_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _vmake
│   │   │   └── window
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── TransformFilter_8_1200mv_0c_slow.vo
│   │   ├── TransformFilter_8_1200mv_0c_v_slow.sdo
│   │   ├── TransformFilter_8_1200mv_85c_slow.vo
│   │   ├── TransformFilter_8_1200mv_85c_v_slow.sdo
│   │   ├── TransformFilter_dump_all_vcd_nodes.tcl
│   │   ├── TransformFilter_min_1200mv_0c_fast.vo
│   │   ├── TransformFilter_min_1200mv_0c_v_fast.sdo
│   │   ├── TransformFilter_modelsim.xrf
│   │   ├── TransformFilter_run_msim_rtl_verilog.do
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak1
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak2
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak3
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak4
│   │   ├── TransformFilter.sft
│   │   ├── TransformFilter.vo
│   │   ├── TransformFilter_v.sdo
│   │   ├── TransformFilter.vt
│   │   ├── TransformFilter.vt.bak
│   │   ├── vsim.wlf
│   │   └── window.vt
│   ├── source
│   │   ├── fftfilter.v
│   │   ├── fftfilter.v.bak
│   │   ├── ifftout.v
│   │   ├── ifftout.v.bak
│   │   ├── TransformFilter.v
│   │   ├── TransformFilter.v.bak
│   │   ├── window.v
│   │   └── window.v.bak
│   ├── TransformFilter.jdi
│   ├── TransformFilter_nativelink_simulation.rpt
│   ├── TransformFilter.qpf
│   ├── TransformFilter.qsf
│   ├── TransformFilter.qws
│   └── TransformFilter.sdc
└── Chapter_9
├── E9_1
│   └── Dpsk
│   ├── db
│   │   ├── Dpsk.db_info
│   │   ├── Dpsk.qns
│   │   ├── Dpsk.sas
│   │   └── Dpsk.sld_design_entry.sci
│   ├── dds_bb.v
│   ├── dds.bsf
│   ├── dds_cos.hex
│   ├── dds.html
│   ├── dds_model.m
│   ├── dds_nativelink.tcl
│   ├── dds.qip
│   ├── dds_sin.hex
│   ├── dds_st.inc
│   ├── dds_st.v
│   ├── dds_tb.m
│   ├── dds_tb.v
│   ├── dds_tb.vhd
│   ├── dds.v
│   ├── dds.vec
│   ├── dds_vho_msim.tcl
│   ├── dds.vo
│   ├── dds_vo_msim.tcl
│   ├── dds_wave.do
│   ├── Dpsk.jdi
│   ├── Dpsk_nativelink_simulation.rpt
│   ├── Dpsk.qpf
│   ├── Dpsk.qsf
│   ├── Dpsk.qws
│   ├── Dpsk.sdc
│   ├── fir_compiler-library
│   │   ├── accum.v
│   │   ├── addr_cnt_dn_poly.v
│   │   ├── addr_cnt_dn.v
│   │   ├── addr_cnt_up.v
│   │   ├── at_sink_mod_bin.v
│   │   ├── at_sink_mod_par.v
│   │   ├── at_sink_mod.v
│   │   ├── at_src_mod_par.v
│   │   ├── at_src_mod.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   ├── auk_dspip_delay_fir_121.vhd
│   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   ├── coef_in_conv.v
│   │   ├── data_cnt_dn_stat.v
│   │   ├── data_cnt_up.v
│   │   ├── data_sel_dec.v
│   │   ├── dat_mm_brg.v
│   │   ├── dat_store_c.v
│   │   ├── dat_store.v
│   │   ├── decoder_we_cen.v
│   │   ├── decoder_we.v
│   │   ├── delay_cen.v
│   │   ├── delay_mul_cen.v
│   │   ├── delay_mul.v
│   │   ├── delay_mux_mch_odd_mcv.v
│   │   ├── delay_mux_mch_odd.v
│   │   ├── delay_mux.v
│   │   ├── delay_trig_cen.v
│   │   ├── delay_trig.v
│   │   ├── delay.v
│   │   ├── eab_tdl_hc.v
│   │   ├── eab_tdl_strat_mram.v
│   │   ├── eab_tdl_strat.v
│   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   ├── lc_store_cen.v
│   │   ├── lc_store.v
│   │   ├── lc_tdl_strat_cen.v
│   │   ├── lc_tdl_strat.v
│   │   ├── maccum_cen.v
│   │   ├── maccum.v
│   │   ├── mac_tl.ocp
│   │   ├── mac_tl.v
│   │   ├── mcv_ctrl_deci.v
│   │   ├── mcv_ctrl_nc.v
│   │   ├── mlu_dly1.v
│   │   ├── mlu_dly2.v
│   │   ├── mlu_inf_1reg_cen.v
│   │   ├── mlu_inf_1reg.v
│   │   ├── mlu_inf_2reg_cen.v
│   │   ├── mlu_inf_2reg.v
│   │   ├── mlu_nd_cen.v
│   │   ├── mlu_nd_lc.v
│   │   ├── mlu_nd.v
│   │   ├── mlu.v
│   │   ├── mr_acc_ctrl_cen_wr.v
│   │   ├── mr_acc_ctrl_wr.v
│   │   ├── mr_accum_wr.v
│   │   ├── mr_decoder_we_wr.v
│   │   ├── mr_del_coef_set.v
│   │   ├── mr_dnc_wr.v
│   │   ├── mr_lcdelay_wr.v
│   │   ├── mr_lcstore_wr.v
│   │   ├── mr_lrdy_wr.v
│   │   ├── mr_mux_2to1_cen_wr.v
│   │   ├── mr_mux_2to1_wr.v
│   │   ├── mr_ser_shift_wr.v
│   │   ├── mr_upc_reload_wr.v
│   │   ├── mr_upc_wr.v
│   │   ├── msft_data_reseq_mc.v
│   │   ├── msft_data_reseq.v
│   │   ├── msft_data.v
│   │   ├── msft_lt_128.v
│   │   ├── msft_lt_32.v
│   │   ├── msft_mcv.v
│   │   ├── msft_mem_coef.v
│   │   ├── msft_mem_hc.v
│   │   ├── msft_mem_mcoef.v
│   │   ├── msft_mem_reseq_hc.v
│   │   ├── msft_mem_reseq_mcycle.v
│   │   ├── msft_mem_reseq.v
│   │   ├── msft_mem.v
│   │   ├── msft_reseq_mc.v
│   │   ├── msft_scv.v
│   │   ├── msft.v
│   │   ├── mul_add.v
│   │   ├── mux_16_cen.v
│   │   ├── mux_16.v
│   │   ├── mux_2to1_cen.v
│   │   ├── mux_2to1_comb.v
│   │   ├── mux_2to1.v
│   │   ├── mux_nc.v
│   │   ├── para_tdl.v
│   │   ├── par_ctrl.v
│   │   ├── par_ld_ser_tdl_nc.v
│   │   ├── par_ld_ser_tdl_wr.v
│   │   ├── pll_fir.v
│   │   ├── poly_mac_ctrl_dec.v
│   │   ├── poly_mac_ctrl_int.v
│   │   ├── ram_2pt_mram_cen.v
│   │   ├── ram_2pt_var_cen_hc.v
│   │   ├── ram_2pt_var_cen.v
│   │   ├── ram_2pt_var.v
│   │   ├── ram_inf.v
│   │   ├── ram_lut_cen.v
│   │   ├── ram_lut.v
│   │   ├── rnd_dat.v
│   │   ├── rom_6_lut_r.v
│   │   ├── rom_6_lut.v
│   │   ├── rom_lut_cen.v
│   │   ├── rom_lut_r_cen.v
│   │   ├── rom_lut_r.v
│   │   ├── rom_lut.v
│   │   ├── rom_mset_lut_r_cen.v
│   │   ├── rom_mset_lut_r_cen_wr.v
│   │   ├── rom_mset_lut_r.v
│   │   ├── rom_mset_lut_r_wr.v
│   │   ├── rom_mset_lut.v
│   │   ├── sadd_c_cen.v
│   │   ├── sadd_cen.v
│   │   ├── sadd_c.v
│   │   ├── sadd_load.v
│   │   ├── sadd_lpm_cen.v
│   │   ├── sadd_lpm_reg_top_cen.v
│   │   ├── sadd_lpm.v
│   │   ├── sadd_reg_top_cen.v
│   │   ├── sadd_reg_top.v
│   │   ├── sadd_sub.v
│   │   ├── sadd.v
│   │   ├── sat_dat.v
│   │   ├── sc_add.v
│   │   ├── scale_accum_cen.v
│   │   ├── scale_accum.v
│   │   ├── scale_shft_comb_cen.v
│   │   ├── scale_shft_comb.v
│   │   ├── scv_ctrl_deci.v
│   │   ├── scv_ctrl.v
│   │   ├── ser_ctrl_cen.v
│   │   ├── ser_shft_cen.v
│   │   ├── ser_shft.v
│   │   ├── ser_shift.v
│   │   ├── sgn_ext.v
│   │   ├── shift_in.v
│   │   ├── shift_out.v
│   │   ├── slave2slave.v
│   │   ├── ssub_cen.v
│   │   ├── ssub_c.v
│   │   ├── ssub_lpm_cen.v
│   │   ├── ssub_lpm.v
│   │   ├── ssub.v
│   │   ├── sym_add_ser_cen.v
│   │   ├── sym_add_ser.v
│   │   ├── sym_sub_ser_cen.v
│   │   ├── tdl_da_lc.v
│   │   ├── trig_buf_l.v
│   │   ├── trig_buf_r.v
│   │   ├── trig_buf.v
│   │   ├── tsadd_c_cen.v
│   │   ├── tsadd_cen.v
│   │   ├── tsadd_c.v
│   │   ├── tsadd_lpm_cen.v
│   │   ├── tsadd_lpm_reg_top_cen.v
│   │   ├── tsadd_lpm.v
│   │   ├── tsadd_reg_top_cen.v
│   │   ├── tsadd.v
│   │   ├── u2ssub_cen.v
│   │   ├── u2ssub.v
│   │   ├── uadd_cen.v
│   │   ├── uadd.v
│   │   └── wr_en_gen.v
│   ├── greybox_tmp
│   │   └── cbx_args.txt
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── Dpsk.autoh_e40e1.map.cdb
│   │   │   ├── Dpsk.autoh_e40e1.map.dpi
│   │   │   ├── Dpsk.autoh_e40e1.map.hdb
│   │   │   ├── Dpsk.autoh_e40e1.map.kpt
│   │   │   ├── Dpsk.db_info
│   │   │   ├── Dpsk.nabbo_fd801.map.cdb
│   │   │   ├── Dpsk.nabbo_fd801.map.dpi
│   │   │   ├── Dpsk.nabbo_fd801.map.hdb
│   │   │   ├── Dpsk.nabbo_fd801.map.kpt
│   │   │   ├── Dpsk.root_partition.cmp.ammdb
│   │   │   ├── Dpsk.root_partition.cmp.cdb
│   │   │   ├── Dpsk.root_partition.cmp.dfp
│   │   │   ├── Dpsk.root_partition.cmp.hdb
│   │   │   ├── Dpsk.root_partition.cmp.kpt
│   │   │   ├── Dpsk.root_partition.cmp.rcfdb
│   │   │   ├── Dpsk.root_partition.map.cdb
│   │   │   ├── Dpsk.root_partition.map.dpi
│   │   │   ├── Dpsk.root_partition.map.hbdb.cdb
│   │   │   ├── Dpsk.root_partition.map.hbdb.hb_info
│   │   │   ├── Dpsk.root_partition.map.hbdb.hdb
│   │   │   ├── Dpsk.root_partition.map.hbdb.sig
│   │   │   ├── Dpsk.root_partition.map.hdb
│   │   │   └── Dpsk.root_partition.map.kpt
│   │   └── README
│   ├── lpf_ast.vhd
│   ├── lpf_bb.v
│   ├── lpf.bsf
│   ├── lpf_coef_int.txt
│   ├── lpf_constraints.tcl
│   ├── lpf.html
│   ├── lpf_input.txt
│   ├── lpf_mlab.m
│   ├── lpf_model.m
│   ├── lpf_msim.tcl
│   ├── lpf_nativelink.tcl
│   ├── lpf_param.txt
│   ├── lpf.qip
│   ├── lpf_silent_param.txt
│   ├── lpf_st.v
│   ├── lpf.v
│   ├── lpf.vec
│   ├── lpf.vo
│   ├── mult_bb.v
│   ├── mult.qip
│   ├── mult.v
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
│   │   ├── asj_altqmcpipe_rst.v
│   │   ├── asj_altqmcpipe.v
│   │   ├── asj_altq.ocp
│   │   ├── asj_altq.v
│   │   ├── asj_crd.v
│   │   ├── asj_crs.v
│   │   ├── asj_dxx_g.v
│   │   ├── asj_dxx.v
│   │   ├── asj_gal.v
│   │   ├── asj_gam_dp.v
│   │   ├── asj_gam.v
│   │   ├── asj_gar.v
│   │   ├── asj_nco_apr_dxx.v
│   │   ├── asj_nco_aprid_dxx.v
│   │   ├── asj_nco_as_m_cen.v
│   │   ├── asj_nco_as_m_dp_cen.v
│   │   ├── asj_nco_as_m_dp.v
│   │   ├── asj_nco_as_m.v
│   │   ├── asj_nco_d1gam.v
│   │   ├── asj_nco_derot.v
│   │   ├── asj_nco_fxx.v
│   │   ├── asj_nco_isdr_mc.v
│   │   ├── asj_nco_isdr_throughput2.v
│   │   ├── asj_nco_isdr.v
│   │   ├── asj_nco_lp_m.v
│   │   ├── asj_nco_madx_cen.v
│   │   ├── asj_nco_madx.v
│   │   ├── asj_nco_mady_cen.v
│   │   ├── asj_nco_mady.v
│   │   ├── asj_nco_mcin.v
│   │   ├── asj_nco_mciosel.v
│   │   ├── asj_nco_mcout.v
│   │   ├── asj_nco_mob_rw.v
│   │   ├── asj_nco_mob_sw.v
│   │   ├── asj_nco_mob_w.v
│   │   ├── asj_nco_m.v
│   │   ├── asj_nco_pmd2gam.v
│   │   ├── asj_nco_pmd2.v
│   │   ├── asj_nco_pxx.v
│   │   ├── asj_xnqg.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   ├── auk_dspip_delay.vhd
│   │   ├── auk_dspip_lib_pkg.vhd
│   │   ├── auk_dspip_math_pkg.vhd
│   │   ├── auk_dspip_text_pkg.vhd
│   │   ├── cord_2c.v
│   │   ├── cord_acc_ena.v
│   │   ├── cord_en.v
│   │   ├── cord_fs.v
│   │   ├── cordic_10_m.v
│   │   ├── cordic_11_m.v
│   │   ├── cordic_12_m.v
│   │   ├── cordic_13_m.v
│   │   ├── cordic_14_m.v
│   │   ├── cordic_15_m.v
│   │   ├── cordic_16_m.v
│   │   ├── cordic_17_m.v
│   │   ├── cordic_18_m.v
│   │   ├── cordic_19_m.v
│   │   ├── cordic_20_m.v
│   │   ├── cordic_21_m.v
│   │   ├── cordic_22_m.v
│   │   ├── cordic_23_m.v
│   │   ├── cordic_24_m.v
│   │   ├── cordic_25_m.v
│   │   ├── cordic_26_m.v
│   │   ├── cordic_27_m.v
│   │   ├── cordic_28_m.v
│   │   ├── cordic_29_m.v
│   │   ├── cordic_30_m.v
│   │   ├── cordic_31_m.v
│   │   ├── cordic_32_m.v
│   │   ├── cordic_3_m.v
│   │   ├── cordic_4_m.v
│   │   ├── cordic_5_m.v
│   │   ├── cordic_6_m.v
│   │   ├── cordic_7_m.v
│   │   ├── cordic_8_m.v
│   │   ├── cordic_9_m.v
│   │   ├── cordic_axor_0p_lpm.v
│   │   ├── cordic_axor_1p_lpm.v
│   │   ├── cordic_axor_2p_lpm.v
│   │   ├── cordic_axor_ser.v
│   │   ├── cordic_cnt_sig.v
│   │   ├── cordic_cnt.v
│   │   ├── cordic_reg_ser.v
│   │   ├── cordic_sxor_0p_lpm.v
│   │   ├── cordic_sxor_1p_lpm.v
│   │   ├── cordic_sxor_2p_lpm.v
│   │   ├── cordic_sxor_ser.v
│   │   ├── cordic_zxor_0p_lpm.v
│   │   ├── cordic_zxor_1p_lpm.v
│   │   ├── cordic_zxor_2p_lpm.v
│   │   ├── cordic_zxor_ser.v
│   │   ├── cord_init_pm.v
│   │   ├── cord_init_ser_pm.v
│   │   ├── cord_init_ser.v
│   │   ├── cord_init.v
│   │   ├── cord_lut_1p.v
│   │   ├── cord_lut.v
│   │   ├── cord_rot_dual.v
│   │   ├── cord_rot_sgl.v
│   │   ├── cord_seg_sel.v
│   │   ├── dop_reg.v
│   │   ├── freq_sel_st.v
│   │   ├── las.v
│   │   ├── lmsd.v
│   │   ├── lms.v
│   │   ├── mac_i_lpmd.v
│   │   ├── mac_i_lpm.v
│   │   ├── m_output_blk_reg.v
│   │   ├── m_output_blk_rw.v
│   │   ├── m_output_blk_w.v
│   │   ├── segment_arr_tdl.v
│   │   ├── segment_sel_sgl.v
│   │   ├── segment_sel.v
│   │   ├── sid_2c_1p.v
│   │   └── sop_reg.v
│   ├── simulation
│   │   └── modelsim
│   │   ├── dds_cos.hex
│   │   ├── dds_cos.ver
│   │   ├── dds_sin.hex
│   │   ├── dds_sin.ver
│   │   ├── Dpsk_run_msim_rtl_verilog.do
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak1
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak10
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak11
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak2
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak3
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak4
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak5
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak6
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak7
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak8
│   │   ├── Dpsk_run_msim_rtl_verilog.do.bak9
│   │   ├── Dpsk.vt
│   │   ├── Dpsk.vt.bak
│   │   ├── E9_1_snr100.txt
│   │   ├── E9_1_snr10.txt
│   │   ├── E9_1_snr6.txt
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── dds
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @dpsk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @dpsk_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── lpf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @p@d_@loop@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   ├── vsim.wlf
│   │   ├── wlft5sc86e
│   │   ├── wlft8mnw66
│   │   ├── wlft9eywyy
│   │   ├── wlftcr9h8r
│   │   ├── wlftht1hn6
│   │   └── wlftxfiyma
│   ├── source
│   │   ├── Dpsk.v
│   │   ├── Dpsk.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── mult.qip
│   │   ├── PD_LoopFilter.v
│   │   └── PD_LoopFilter.v.bak
│   └── tb_lpf.vhd
├── E9_1_DPSK_LPF.m
├── E9_1_DPSKSignalProduce.m
├── E9_1_lpf.txt
└── E9_snr.m

267 directories, 3376 files