32位mips CPU verilog代码实现

【实例简介】
32位mips CPU verilog代码实现
【实例截图】
【核心代码】
fabfe837-c30e-4d82-bb7e-5ed01b8b3b02
└── CPU
├── CPU.asm.rpt
├── CPU.done
├── CPU.eda.rpt
├── CPU.fit.rpt
├── CPU.fit.smsg
├── CPU.fit.summary
├── CPU.flow.rpt
├── CPU.map.rpt
├── CPU.map.smsg
├── CPU.map.summary
├── CPU_nativelink_simulation.rpt
├── CPU.pin
├── CPU.pof
├── CPU.qpf
├── CPU.qsf
├── CPU.sof
├── CPU.tan.rpt
├── CPU.tan.summary
├── db
│   ├── CPU.(0).cnf.cdb
│   ├── CPU.(0).cnf.hdb
│   ├── CPU.(1).cnf.cdb
│   ├── CPU.(1).cnf.hdb
│   ├── CPU.(2).cnf.cdb
│   ├── CPU.(2).cnf.hdb
│   ├── CPU.(3).cnf.cdb
│   ├── CPU.(3).cnf.hdb
│   ├── CPU.(4).cnf.cdb
│   ├── CPU.(4).cnf.hdb
│   ├── CPU.(5).cnf.cdb
│   ├── CPU.(5).cnf.hdb
│   ├── CPU.(6).cnf.cdb
│   ├── CPU.(6).cnf.hdb
│   ├── CPU.(7).cnf.cdb
│   ├── CPU.(7).cnf.hdb
│   ├── CPU.(8).cnf.cdb
│   ├── CPU.(8).cnf.hdb
│   ├── CPU.ae.hdb
│   ├── CPU.asm.qmsg
│   ├── CPU.cbx.xml
│   ├── CPU.cmp0.ddb
│   ├── CPU.cmp.bpm
│   ├── CPU.cmp.cdb
│   ├── CPU.cmp.ecobp
│   ├── CPU.cmp.hdb
│   ├── CPU.cmp.kpt
│   ├── CPU.cmp.logdb
│   ├── CPU.cmp_merge.kpt
│   ├── CPU.cmp.rdb
│   ├── CPU.cmp.tdb
│   ├── CPU.db_info
│   ├── CPU.eco.cdb
│   ├── CPU.eda.qmsg
│   ├── CPU.fit.qmsg
│   ├── CPU_global_asgn_op.abo
│   ├── CPU.hier_info
│   ├── CPU.hif
│   ├── CPU.lpc.html
│   ├── CPU.lpc.rdb
│   ├── CPU.lpc.txt
│   ├── CPU.map_bb.cdb
│   ├── CPU.map_bb.hdb
│   ├── CPU.map_bb.logdb
│   ├── CPU.map.bpm
│   ├── CPU.map.cdb
│   ├── CPU.map.ecobp
│   ├── CPU.map.hdb
│   ├── CPU.map.kpt
│   ├── CPU.map.logdb
│   ├── CPU.map.qmsg
│   ├── CPU.pre_map.cdb
│   ├── CPU.pre_map.hdb
│   ├── CPU.rpp.qmsg
│   ├── CPU.rtlv.hdb
│   ├── CPU.rtlv_sg.cdb
│   ├── CPU.rtlv_sg_swap.cdb
│   ├── CPU.sgate.rvd
│   ├── CPU.sgate_sm.rvd
│   ├── CPU.sgdiff.cdb
│   ├── CPU.sgdiff.hdb
│   ├── CPU.sld_design_entry_dsc.sci
│   ├── CPU.sld_design_entry.sci
│   ├── CPU.smp_dump.txt
│   ├── CPU.syn_hier_info
│   ├── CPU.tan.qmsg
│   ├── CPU.tis_db_list.ddb
│   ├── prev_cmp_CPU.asm.qmsg
│   ├── prev_cmp_CPU.eda.qmsg
│   ├── prev_cmp_CPU.fit.qmsg
│   ├── prev_cmp_CPU.map.qmsg
│   ├── prev_cmp_CPU.qmsg
│   └── prev_cmp_CPU.tan.qmsg
├── incremental_db
│   ├── compiled_partitions
│   │   ├── CPU.root_partition.cmp.atm
│   │   ├── CPU.root_partition.cmp.dfp
│   │   ├── CPU.root_partition.cmp.hdbx
│   │   ├── CPU.root_partition.cmp.kpt
│   │   ├── CPU.root_partition.cmp.logdb
│   │   ├── CPU.root_partition.cmp.rcf
│   │   ├── CPU.root_partition.map.atm
│   │   ├── CPU.root_partition.map.dpi
│   │   ├── CPU.root_partition.map.hdbx
│   │   └── CPU.root_partition.map.kpt
│   └── README
├── simulation
│   └── modelsim
│   ├── CPU_modelsim.xrf
│   ├── CPU_run_msim_gate_verilog.do
│   ├── CPU_run_msim_gate_verilog.do.bak
│   ├── CPU_run_msim_gate_verilog.do.bak1
│   ├── CPU_run_msim_gate_verilog.do.bak2
│   ├── CPU_run_msim_gate_verilog.do.bak3
│   ├── CPU_run_msim_gate_verilog.do.bak4
│   ├── CPU_run_msim_rtl_verilog.do
│   ├── CPU_run_msim_rtl_verilog.do.bak
│   ├── CPU.sft
│   ├── CPU.vo
│   ├── CPU_v.sdo
│   ├── CPU_v.sdo_typ.csd
│   ├── gate_work
│   │   ├── addr_decode
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── cpu
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── cpu_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── _info
│   │   ├── ram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── rom
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   └── _vmake
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── acc
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── addr_decode
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── alu
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── cpu
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── cpu_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── cu
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── data_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── _info
│   │   ├── i_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── mux2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── pc
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── ram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── rom
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── tri_gate
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   └── _vmake
│   ├── verilog_libs
│   │   ├── altera_mf_ver
│   │   │   ├── a_graycounter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt3pram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altaccumulate
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_cal
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altcam
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altclklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altddio_bidir
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altddio_in
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altddio_out
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altdpram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altdq_dqs
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altera_std_synchronizer
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altera_std_synchronizer_bundle
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altfp_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altlvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altlvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altmult_accum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altmult_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altparallel_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altpll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altqpram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altserial_flash_loader
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altshift_taps
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altsource_probe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altsqrt
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altsquare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altstratixii_oct
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── altsyncram
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── arm_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── arm_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── arm_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cda_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cda_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cda_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo_low_latency
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo_mixed_widths
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dcfifo_sync
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dffp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dummy_hub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── flexible_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── flexible_lvds_tx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── _info
│   │   │   ├── jtag_tap_controller
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lcell
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @m@f_cycloneiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @m@f_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @m@f_stratixiii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @m@f_stratixii_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @m@f_stratix_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── parallel_add
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── pll_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── scfifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── signal_gen
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── sld_signaltap
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── sld_virtual_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratixgx_dpa_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratixiii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratixiii_lvds_rx_channel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratixiii_lvds_rx_dpa
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratixii_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratixii_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratix_lvds_rx
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stratix_tx_outclk
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stx_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stx_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── stx_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── ttn_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── ttn_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── ttn_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   └── _vmake
│   │   ├── altera_ver
│   │   │   ├── alt_bidir_buf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_bidir_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_inbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_inbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_iobuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_iobuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_outbuf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_outbuf_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_outbuf_tri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── alt_outbuf_tri_diff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── carry
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── carry_sum
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cascade
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── clklock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dffea
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dffeas
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── dlatch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── exp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── _info
│   │   │   ├── jkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── jkffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lut_input
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lut_output
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── opndrn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── prim_gdff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── prim_gjkff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── prim_gsrff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── prim_gtff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── row_global
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── soft
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── srff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── srffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── tff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── tffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @t@r@i
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   └── _vmake
│   │   ├── cyclone_ver
│   │   │   ├── cyclone_and1
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_and16
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_asmiblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_asynch_io
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_asynch_lcell
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_b17mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_b5mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_bmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_crcblock
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_dffe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_dll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_io
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_jtag
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_lcell
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_lcell_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_m_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_mux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_mux41
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_n_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_nmux21
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_pll
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_pll_reg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_ram_block
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_ram_pulse_generator
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_ram_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_routing_wire
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── cyclone_scale_cntr
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   ├── lpm_ver
│   │   │   ├── _info
│   │   │   ├── lpm_abs
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_add_sub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_and
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_bipad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_bustri
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_clshift
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_compare
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_constant
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_counter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_decode
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_divide
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_ff
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_fifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_fifo_dc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_fifo_dc_async
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_fifo_dc_dffpipe
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_fifo_dc_fefifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_inpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_inv
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_latch
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_mux
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_or
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_outpad
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_ram_dp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_ram_dq
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_ram_io
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_rom
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_shiftreg
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   ├── lpm_xor
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.asm
│   │   │   │   └── verilog.rw
│   │   │   └── _vmake
│   │   └── sgate_ver
│   │   ├── _info
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_addsub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_bus_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_decoder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_div
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_left_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_less_than
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_mod
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_right_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_rotate_left
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_rotate_right
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── oper_selector
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   ├── tri_bus
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.asm
│   │   │   └── verilog.rw
│   │   └── _vmake
│   └── vsim.wlf
└── src
├── acc.v
├── acc.v.bak
├── addr_decode.v
├── alu.v
├── alu.v.bak
├── cpu_tb.v
├── cpu_tb.v.bak
├── cpu.v
├── cpu.v.bak
├── cu.v
├── cu.v.bak
├── data_reg.v
├── i_reg.v
├── i_reg.v.bak
├── mux2.v
├── mux2.v.bak
├── pc.v
├── pc.v.bak
├── ram.v
├── ram.v.bak
├── rom.v
├── test1.dat
├── test1.pro
├── test2.dat
├── test2.pro
├── test3.dat
├── test3.pro
├── transcript
├── tri_gate.v
└── tri_gate.v.bak

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