实例介绍
【实例简介】
小梅哥自学笔记的书本源码，写的很细，很好，很适合verilog初学者的学习
【实例截图】
【核心代码】
f206959c-01e5-455b-8e35-7120470ea12c
├── chapter3
│ ├── class10_BCD_Counter
│ │ ├── prj
│ │ │ ├── BCD_Counter_nativelink_simulation.rpt
│ │ │ ├── BCD_Counter.qpf
│ │ │ ├── BCD_Counter.qsf
│ │ │ ├── BCD_Counter.qws
│ │ │ ├── db
│ │ │ │ ├── BCD_Counter.(0).cnf.cdb
│ │ │ │ ├── BCD_Counter.(0).cnf.hdb
│ │ │ │ ├── BCD_Counter.asm_labs.ddb
│ │ │ │ ├── BCD_Counter.asm.qmsg
│ │ │ │ ├── BCD_Counter.asm.rdb
│ │ │ │ ├── BCD_Counter.cbx.xml
│ │ │ │ ├── BCD_Counter.cmp.bpm
│ │ │ │ ├── BCD_Counter.cmp.cdb
│ │ │ │ ├── BCD_Counter.cmp.hdb
│ │ │ │ ├── BCD_Counter.cmp.idb
│ │ │ │ ├── BCD_Counter.cmp.kpt
│ │ │ │ ├── BCD_Counter.cmp.logdb
│ │ │ │ ├── BCD_Counter.cmp_merge.kpt
│ │ │ │ ├── BCD_Counter.cmp.rdb
│ │ │ │ ├── BCD_Counter.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ ├── BCD_Counter.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ │ ├── BCD_Counter.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ │ ├── BCD_Counter.db_info
│ │ │ │ ├── BCD_Counter.eda.qmsg
│ │ │ │ ├── BCD_Counter.fit.qmsg
│ │ │ │ ├── BCD_Counter.hier_info
│ │ │ │ ├── BCD_Counter.hif
│ │ │ │ ├── BCD_Counter.ipinfo
│ │ │ │ ├── BCD_Counter.lpc.html
│ │ │ │ ├── BCD_Counter.lpc.rdb
│ │ │ │ ├── BCD_Counter.lpc.txt
│ │ │ │ ├── BCD_Counter.map.ammdb
│ │ │ │ ├── BCD_Counter.map_bb.cdb
│ │ │ │ ├── BCD_Counter.map_bb.hdb
│ │ │ │ ├── BCD_Counter.map_bb.logdb
│ │ │ │ ├── BCD_Counter.map.bpm
│ │ │ │ ├── BCD_Counter.map.cdb
│ │ │ │ ├── BCD_Counter.map.hdb
│ │ │ │ ├── BCD_Counter.map.kpt
│ │ │ │ ├── BCD_Counter.map.logdb
│ │ │ │ ├── BCD_Counter.map.qmsg
│ │ │ │ ├── BCD_Counter.map.rdb
│ │ │ │ ├── BCD_Counter.pre_map.hdb
│ │ │ │ ├── BCD_Counter.pti_db_list.ddb
│ │ │ │ ├── BCD_Counter.root_partition.map.reg_db.cdb
│ │ │ │ ├── BCD_Counter.routing.rdb
│ │ │ │ ├── BCD_Counter.rtlv.hdb
│ │ │ │ ├── BCD_Counter.rtlv_sg.cdb
│ │ │ │ ├── BCD_Counter.rtlv_sg_swap.cdb
│ │ │ │ ├── BCD_Counter.sgdiff.cdb
│ │ │ │ ├── BCD_Counter.sgdiff.hdb
│ │ │ │ ├── BCD_Counter.sld_design_entry_dsc.sci
│ │ │ │ ├── BCD_Counter.sld_design_entry.sci
│ │ │ │ ├── BCD_Counter.smart_action.txt
│ │ │ │ ├── BCD_Counter.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ │ ├── BCD_Counter.sta.qmsg
│ │ │ │ ├── BCD_Counter.sta.rdb
│ │ │ │ ├── BCD_Counter.syn_hier_info
│ │ │ │ ├── BCD_Counter.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ ├── BCD_Counter.tis_db_list.ddb
│ │ │ │ ├── BCD_Counter.tmw_info
│ │ │ │ ├── BCD_Counter.vpr.ammdb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── BCD_Counter.db_info
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.ammdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.cdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.dfp
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.hdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.kpt
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.logdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.rcfdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.cdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.dpi
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.sig
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hdb
│ │ │ │ │ └── BCD_Counter.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── BCD_Counter.asm.rpt
│ │ │ │ ├── BCD_Counter.done
│ │ │ │ ├── BCD_Counter.eda.rpt
│ │ │ │ ├── BCD_Counter.fit.rpt
│ │ │ │ ├── BCD_Counter.fit.smsg
│ │ │ │ ├── BCD_Counter.fit.summary
│ │ │ │ ├── BCD_Counter.flow.rpt
│ │ │ │ ├── BCD_Counter.jdi
│ │ │ │ ├── BCD_Counter.map.rpt
│ │ │ │ ├── BCD_Counter.map.summary
│ │ │ │ ├── BCD_Counter.pin
│ │ │ │ ├── BCD_Counter.sof
│ │ │ │ ├── BCD_Counter.sta.rpt
│ │ │ │ └── BCD_Counter.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── BCD_Counter_8_1200mv_0c_slow.vo
│ │ │ ├── BCD_Counter_8_1200mv_0c_v_slow.sdo
│ │ │ ├── BCD_Counter_8_1200mv_85c_slow.vo
│ │ │ ├── BCD_Counter_8_1200mv_85c_v_slow.sdo
│ │ │ ├── BCD_Counter_min_1200mv_0c_fast.vo
│ │ │ ├── BCD_Counter_min_1200mv_0c_v_fast.sdo
│ │ │ ├── BCD_Counter_modelsim.xrf
│ │ │ ├── BCD_Counter_run_msim_rtl_verilog.do
│ │ │ ├── BCD_Counter.sft
│ │ │ ├── BCD_Counter.vo
│ │ │ ├── BCD_Counter_v.sdo
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @b@c@d_@counter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @b@c@d_@counter_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── BCD_Counter_top.v
│ │ │ ├── BCD_Counter.v
│ │ │ └── BCD_Counter.v.bak
│ │ └── testbench
│ │ ├── BCD_Counter_tb.v
│ │ └── BCD_Counter_top_tb.v
│ ├── class11_block_nonblock
│ │ ├── prj
│ │ │ ├── block_nonblock_nativelink_simulation.rpt
│ │ │ ├── block_nonblock.qpf
│ │ │ ├── block_nonblock.qsf
│ │ │ ├── block_nonblock.qws
│ │ │ ├── db
│ │ │ │ ├── block_nonblock.(0).cnf.cdb
│ │ │ │ ├── block_nonblock.(0).cnf.hdb
│ │ │ │ ├── block_nonblock.asm_labs.ddb
│ │ │ │ ├── block_nonblock.asm.qmsg
│ │ │ │ ├── block_nonblock.asm.rdb
│ │ │ │ ├── block_nonblock.cbx.xml
│ │ │ │ ├── block_nonblock.cmp.bpm
│ │ │ │ ├── block_nonblock.cmp.cdb
│ │ │ │ ├── block_nonblock.cmp.hdb
│ │ │ │ ├── block_nonblock.cmp.idb
│ │ │ │ ├── block_nonblock.cmp.kpt
│ │ │ │ ├── block_nonblock.cmp.logdb
│ │ │ │ ├── block_nonblock.cmp_merge.kpt
│ │ │ │ ├── block_nonblock.cmp.rdb
│ │ │ │ ├── block_nonblock.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ ├── block_nonblock.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ │ ├── block_nonblock.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ │ ├── block_nonblock.db_info
│ │ │ │ ├── block_nonblock.eda.qmsg
│ │ │ │ ├── block_nonblock.fit.qmsg
│ │ │ │ ├── block_nonblock.hier_info
│ │ │ │ ├── block_nonblock.hif
│ │ │ │ ├── block_nonblock.ipinfo
│ │ │ │ ├── block_nonblock.lpc.html
│ │ │ │ ├── block_nonblock.lpc.rdb
│ │ │ │ ├── block_nonblock.lpc.txt
│ │ │ │ ├── block_nonblock.map.ammdb
│ │ │ │ ├── block_nonblock.map_bb.cdb
│ │ │ │ ├── block_nonblock.map_bb.hdb
│ │ │ │ ├── block_nonblock.map_bb.logdb
│ │ │ │ ├── block_nonblock.map.bpm
│ │ │ │ ├── block_nonblock.map.cdb
│ │ │ │ ├── block_nonblock.map.hdb
│ │ │ │ ├── block_nonblock.map.kpt
│ │ │ │ ├── block_nonblock.map.logdb
│ │ │ │ ├── block_nonblock.map.qmsg
│ │ │ │ ├── block_nonblock.map.rdb
│ │ │ │ ├── block_nonblock.pre_map.hdb
│ │ │ │ ├── block_nonblock.pti_db_list.ddb
│ │ │ │ ├── block_nonblock.root_partition.map.reg_db.cdb
│ │ │ │ ├── block_nonblock.routing.rdb
│ │ │ │ ├── block_nonblock.rtlv.hdb
│ │ │ │ ├── block_nonblock.rtlv_sg.cdb
│ │ │ │ ├── block_nonblock.rtlv_sg_swap.cdb
│ │ │ │ ├── block_nonblock.sgdiff.cdb
│ │ │ │ ├── block_nonblock.sgdiff.hdb
│ │ │ │ ├── block_nonblock.sld_design_entry_dsc.sci
│ │ │ │ ├── block_nonblock.sld_design_entry.sci
│ │ │ │ ├── block_nonblock.smart_action.txt
│ │ │ │ ├── block_nonblock.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ │ ├── block_nonblock.sta.qmsg
│ │ │ │ ├── block_nonblock.sta.rdb
│ │ │ │ ├── block_nonblock.syn_hier_info
│ │ │ │ ├── block_nonblock.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ ├── block_nonblock.tis_db_list.ddb
│ │ │ │ ├── block_nonblock.vpr.ammdb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── block_nonblock.db_info
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.ammdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.cdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.dfp
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.hdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.kpt
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.logdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.rcfdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.cdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.dpi
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.sig
│ │ │ │ │ ├── block_nonblock.root_partition.map.hdb
│ │ │ │ │ └── block_nonblock.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── block_nonblock.asm.rpt
│ │ │ │ ├── block_nonblock.done
│ │ │ │ ├── block_nonblock.eda.rpt
│ │ │ │ ├── block_nonblock.fit.rpt
│ │ │ │ ├── block_nonblock.fit.smsg
│ │ │ │ ├── block_nonblock.fit.summary
│ │ │ │ ├── block_nonblock.flow.rpt
│ │ │ │ ├── block_nonblock.jdi
│ │ │ │ ├── block_nonblock.map.rpt
│ │ │ │ ├── block_nonblock.map.summary
│ │ │ │ ├── block_nonblock.pin
│ │ │ │ ├── block_nonblock.sof
│ │ │ │ ├── block_nonblock.sta.rpt
│ │ │ │ └── block_nonblock.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── block_nonblock_8_1200mv_0c_slow.vo
│ │ │ ├── block_nonblock_8_1200mv_0c_v_slow.sdo
│ │ │ ├── block_nonblock_8_1200mv_85c_slow.vo
│ │ │ ├── block_nonblock_8_1200mv_85c_v_slow.sdo
│ │ │ ├── block_nonblock_min_1200mv_0c_fast.vo
│ │ │ ├── block_nonblock_min_1200mv_0c_v_fast.sdo
│ │ │ ├── block_nonblock_modelsim.xrf
│ │ │ ├── block_nonblock_run_msim_rtl_verilog.do
│ │ │ ├── block_nonblock.sft
│ │ │ ├── block_nonblock.vo
│ │ │ ├── block_nonblock_v.sdo
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── block_nonblock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── block_nonblock_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── block_nonblock.v
│ │ │ └── block_nonblock.v.bak
│ │ └── testbench
│ │ └── block_nonblock_tb.v
│ ├── class12_FSM_hello
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── Hello.(0).cnf.cdb
│ │ │ │ ├── Hello.(0).cnf.hdb
│ │ │ │ ├── Hello.cbx.xml
│ │ │ │ ├── Hello.cmp_merge.kpt
│ │ │ │ ├── Hello.cmp.rdb
│ │ │ │ ├── Hello.db_info
│ │ │ │ ├── Hello.hier_info
│ │ │ │ ├── Hello.hif
│ │ │ │ ├── Hello.ipinfo
│ │ │ │ ├── Hello.lpc.html
│ │ │ │ ├── Hello.lpc.rdb
│ │ │ │ ├── Hello.lpc.txt
│ │ │ │ ├── Hello.map.ammdb
│ │ │ │ ├── Hello.map_bb.cdb
│ │ │ │ ├── Hello.map_bb.hdb
│ │ │ │ ├── Hello.map_bb.logdb
│ │ │ │ ├── Hello.map.bpm
│ │ │ │ ├── Hello.map.cdb
│ │ │ │ ├── Hello.map.hdb
│ │ │ │ ├── Hello.map.kpt
│ │ │ │ ├── Hello.map.logdb
│ │ │ │ ├── Hello.map.qmsg
│ │ │ │ ├── Hello.map.rdb
│ │ │ │ ├── Hello.pre_map.hdb
│ │ │ │ ├── Hello.pti_db_list.ddb
│ │ │ │ ├── Hello.root_partition.map.reg_db.cdb
│ │ │ │ ├── Hello.rpp.qmsg
│ │ │ │ ├── Hello.rtlv.hdb
│ │ │ │ ├── Hello.rtlv_sg.cdb
│ │ │ │ ├── Hello.rtlv_sg_swap.cdb
│ │ │ │ ├── Hello.sgate.rvd
│ │ │ │ ├── Hello.sgate_sm.rvd
│ │ │ │ ├── Hello.sgdiff.cdb
│ │ │ │ ├── Hello.sgdiff.hdb
│ │ │ │ ├── Hello.sld_design_entry_dsc.sci
│ │ │ │ ├── Hello.sld_design_entry.sci
│ │ │ │ ├── Hello.smart_action.txt
│ │ │ │ ├── Hello.smp_dump.txt
│ │ │ │ ├── Hello.syn_hier_info
│ │ │ │ ├── Hello.tis_db_list.ddb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── Hello_nativelink_simulation.rpt
│ │ │ ├── Hello.qpf
│ │ │ ├── Hello.qsf
│ │ │ ├── Hello.qws
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── Hello.db_info
│ │ │ │ │ ├── Hello.root_partition.map.cdb
│ │ │ │ │ ├── Hello.root_partition.map.dpi
│ │ │ │ │ ├── Hello.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── Hello.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── Hello.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── Hello.root_partition.map.hbdb.sig
│ │ │ │ │ ├── Hello.root_partition.map.hdb
│ │ │ │ │ └── Hello.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── Hello.done
│ │ │ │ ├── Hello.flow.rpt
│ │ │ │ ├── Hello.map.rpt
│ │ │ │ └── Hello.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── Hello_run_msim_rtl_verilog.do
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @hello
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @hello_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ └── Hello.v
│ │ └── testbench
│ │ └── Hello_tb.v
│ ├── class13_key_filter
│ │ ├── key_filter01
│ │ │ ├── prj
│ │ │ │ ├── db
│ │ │ │ │ ├── key_filter.(0).cnf.cdb
│ │ │ │ │ ├── key_filter.(0).cnf.hdb
│ │ │ │ │ ├── key_filter.asm.qmsg
│ │ │ │ │ ├── key_filter.asm.rdb
│ │ │ │ │ ├── key_filter.cbx.xml
│ │ │ │ │ ├── key_filter.cmp.idb
│ │ │ │ │ ├── key_filter.cmp.kpt
│ │ │ │ │ ├── key_filter.cmp_merge.kpt
│ │ │ │ │ ├── key_filter.cmp.rdb
│ │ │ │ │ ├── key_filter.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ │ ├── key_filter.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ │ │ ├── key_filter.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ │ │ ├── key_filter.db_info
│ │ │ │ │ ├── key_filter.eda.qmsg
│ │ │ │ │ ├── key_filter.fit.qmsg
│ │ │ │ │ ├── key_filter.hier_info
│ │ │ │ │ ├── key_filter.hif
│ │ │ │ │ ├── key_filter.ipinfo
│ │ │ │ │ ├── key_filter.lpc.html
│ │ │ │ │ ├── key_filter.lpc.rdb
│ │ │ │ │ ├── key_filter.lpc.txt
│ │ │ │ │ ├── key_filter.map.ammdb
│ │ │ │ │ ├── key_filter.map_bb.cdb
│ │ │ │ │ ├── key_filter.map_bb.hdb
│ │ │ │ │ ├── key_filter.map_bb.logdb
│ │ │ │ │ ├── key_filter.map.bpm
│ │ │ │ │ ├── key_filter.map.cdb
│ │ │ │ │ ├── key_filter.map.hdb
│ │ │ │ │ ├── key_filter.map.kpt
│ │ │ │ │ ├── key_filter.map.logdb
│ │ │ │ │ ├── key_filter.map.qmsg
│ │ │ │ │ ├── key_filter.map.rdb
│ │ │ │ │ ├── key_filter.pre_map.hdb
│ │ │ │ │ ├── key_filter.pti_db_list.ddb
│ │ │ │ │ ├── key_filter.root_partition.map.reg_db.cdb
│ │ │ │ │ ├── key_filter.routing.rdb
│ │ │ │ │ ├── key_filter.rtlv.hdb
│ │ │ │ │ ├── key_filter.rtlv_sg.cdb
│ │ │ │ │ ├── key_filter.rtlv_sg_swap.cdb
│ │ │ │ │ ├── key_filter.sgdiff.cdb
│ │ │ │ │ ├── key_filter.sgdiff.hdb
│ │ │ │ │ ├── key_filter.sld_design_entry_dsc.sci
│ │ │ │ │ ├── key_filter.sld_design_entry.sci
│ │ │ │ │ ├── key_filter.smart_action.txt
│ │ │ │ │ ├── key_filter.smp_dump.txt
│ │ │ │ │ ├── key_filter.sta.qmsg
│ │ │ │ │ ├── key_filter.sta.rdb
│ │ │ │ │ ├── key_filter.syn_hier_info
│ │ │ │ │ ├── key_filter.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ │ ├── key_filter.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ │ ├── key_filter.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ │ ├── key_filter.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ │ ├── key_filter.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ │ ├── key_filter.tis_db_list.ddb
│ │ │ │ │ ├── key_filter.tmw_info
│ │ │ │ │ ├── key_filter.vpr.ammdb
│ │ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ │ └── prev_cmp_key_filter.qmsg
│ │ │ │ ├── incremental_db
│ │ │ │ │ ├── compiled_partitions
│ │ │ │ │ │ ├── key_filter.db_info
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.ammdb
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.cdb
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.dfp
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.hdb
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.kpt
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.logdb
│ │ │ │ │ │ ├── key_filter.root_partition.cmp.rcfdb
│ │ │ │ │ │ ├── key_filter.root_partition.map.cdb
│ │ │ │ │ │ ├── key_filter.root_partition.map.dpi
│ │ │ │ │ │ ├── key_filter.root_partition.map.hbdb.cdb
│ │ │ │ │ │ ├── key_filter.root_partition.map.hbdb.hb_info
│ │ │ │ │ │ ├── key_filter.root_partition.map.hbdb.hdb
│ │ │ │ │ │ ├── key_filter.root_partition.map.hbdb.sig
│ │ │ │ │ │ ├── key_filter.root_partition.map.hdb
│ │ │ │ │ │ └── key_filter.root_partition.map.kpt
│ │ │ │ │ └── README
│ │ │ │ ├── key_filter_nativelink_simulation.rpt
│ │ │ │ ├── key_filter.qpf
│ │ │ │ ├── key_filter.qsf
│ │ │ │ ├── key_filter.qws
│ │ │ │ ├── output_files
│ │ │ │ │ ├── key_filter.asm.rpt
│ │ │ │ │ ├── key_filter.done
│ │ │ │ │ ├── key_filter.eda.rpt
│ │ │ │ │ ├── key_filter.fit.rpt
│ │ │ │ │ ├── key_filter.fit.smsg
│ │ │ │ │ ├── key_filter.fit.summary
│ │ │ │ │ ├── key_filter.flow.rpt
│ │ │ │ │ ├── key_filter.jdi
│ │ │ │ │ ├── key_filter.map.rpt
│ │ │ │ │ ├── key_filter.map.summary
│ │ │ │ │ ├── key_filter.pin
│ │ │ │ │ ├── key_filter.sof
│ │ │ │ │ ├── key_filter.sta.rpt
│ │ │ │ │ └── key_filter.sta.summary
│ │ │ │ └── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── key_filter_8_1200mv_0c_slow.vo
│ │ │ │ ├── key_filter_8_1200mv_0c_v_slow.sdo
│ │ │ │ ├── key_filter_8_1200mv_85c_slow.vo
│ │ │ │ ├── key_filter_8_1200mv_85c_v_slow.sdo
│ │ │ │ ├── key_filter_min_1200mv_0c_fast.vo
│ │ │ │ ├── key_filter_min_1200mv_0c_v_fast.sdo
│ │ │ │ ├── key_filter_modelsim.xrf
│ │ │ │ ├── key_filter_run_msim_rtl_verilog.do
│ │ │ │ ├── key_filter_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── key_filter_run_msim_rtl_verilog.do.bak1
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│ │ │ │ ├── key_filter.sft
│ │ │ │ ├── key_filter.vo
│ │ │ │ ├── key_filter_v.sdo
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│ │ │ │ ├── msim_transcript
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── key_filter
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│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── key_filter_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ ├── vish_stacktrace.vstf
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│ │ │ ├── rtl
│ │ │ │ └── key_filter.v
│ │ │ └── testbench
│ │ │ ├── key_filter_tb.v
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│ │ │ ├── prj
│ │ │ │ ├── db
│ │ │ │ │ ├── key_filter.(0).cnf.cdb
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│ │ │ │ │ ├── key_filter.asm.qmsg
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│ │ │ │ │ ├── key_filter.hif
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│ │ │ │ │ └── prev_cmp_key_filter.qmsg
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│ │ │ │ │ ├── _info
│ │ │ │ │ ├── key_filter
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── key_filter_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vsim.wlf
│ │ │ ├── rtl
│ │ │ │ └── key_filter.v
│ │ │ └── testbench
│ │ │ └── key_filter_tb.v
│ │ └── key_filter03
│ │ ├── prj
│ │ │ ├── db
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│ │ │ │ ├── key_filter.(0).cnf.hdb
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│ │ │ │ ├── key_filter.db_info
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│ │ │ │ ├── key_filter.smart_action.txt
│ │ │ │ ├── key_filter.smp_dump.txt
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│ │ │ │ │ └── key_filter.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── key_filter_nativelink_simulation.rpt
│ │ │ ├── key_filter.qpf
│ │ │ ├── key_filter.qsf
│ │ │ ├── key_filter.qws
│ │ │ ├── output_files
│ │ │ │ ├── key_filter.asm.rpt
│ │ │ │ ├── key_filter.done
│ │ │ │ ├── key_filter.eda.rpt
│ │ │ │ ├── key_filter.fit.rpt
│ │ │ │ ├── key_filter.fit.smsg
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│ │ │ │ ├── key_filter.flow.rpt
│ │ │ │ ├── key_filter.jdi
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│ │ │ │ ├── key_filter.map.summary
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│ │ │ │ └── key_filter.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── key_filter_8_1200mv_0c_slow.vo
│ │ │ ├── key_filter_8_1200mv_0c_v_slow.sdo
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ └── verilog.psm
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│ │ │ └── vsim.wlf
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│ │ └── testbench
│ │ ├── key_filter_tb.v
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│ ├── class14_key_led_top
│ │ ├── prj
│ │ │ ├── db
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│ │ │ │ ├── key_led_top.cbx.xml
│ │ │ │ ├── key_led_top.cmp_merge.kpt
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│ │ │ │ ├── key_led_top.sld_design_entry.sci
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│ │ │ │ ├── key_led_top.syn_hier_info
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│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ └── prev_cmp_key_led_top.qmsg
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
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│ │ │ │ └── README
│ │ │ ├── key_led_top_nativelink_simulation.rpt
│ │ │ ├── key_led_top.qpf
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│ │ │ ├── key_led_top.qws
│ │ │ ├── output_files
│ │ │ │ ├── key_led_top.done
│ │ │ │ ├── key_led_top.flow.rpt
│ │ │ │ ├── key_led_top.map.rpt
│ │ │ │ └── key_led_top.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── key_led_top_run_msim_rtl_verilog.do
│ │ │ ├── modelsim.ini
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│ │ │ │ ├── _info
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│ │ │ │ ├── key_led_top_tb
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── led_ctrl
│ │ │ │ │ ├── _primary.dat
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│ ├── class15_HEX8
│ │ ├── prj
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│ │ │ │ ├── HEX_top.(14).cnf.hdb
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│ │ │ │ ├── HEX_top.(15).cnf.hdb
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│ │ │ │ ├── HEX_top.(2).cnf.cdb
│ │ │ │ ├── HEX_top.(2).cnf.hdb
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│ │ │ │ ├── HEX_top.cbx.xml
│ │ │ │ ├── HEX_top.cmp.bpm
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ └── README
│ │ │ ├── ip
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│ │ │ │ ├── decoder3_8.db_info
│ │ │ │ ├── decoder3_8.eda.qmsg
│ │ │ │ ├── decoder3_8.fit.qmsg
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│ │ │ │ ├── decoder3_8.sld_design_entry_dsc.sci
│ │ │ │ ├── decoder3_8.sld_design_entry.sci
│ │ │ │ ├── decoder3_8.smart_action.txt
│ │ │ │ ├── decoder3_8.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ │ ├── decoder3_8.sta.qmsg
│ │ │ │ ├── decoder3_8.sta.rdb
│ │ │ │ ├── decoder3_8.syn_hier_info
│ │ │ │ ├── decoder3_8.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ ├── decoder3_8.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ ├── decoder3_8.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ ├── decoder3_8.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ ├── decoder3_8.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ ├── decoder3_8.tis_db_list.ddb
│ │ │ │ ├── decoder3_8.vpr.ammdb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── decoder3_8_nativelink_simulation.rpt
│ │ │ ├── decoder3_8.qpf
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│ │ │ │ ├── compiled_partitions
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│ │ │ │ │ ├── decoder3_8.root_partition.cmp.ammdb
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│ │ │ │ │ ├── decoder3_8.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── decoder3_8.root_partition.map.hbdb.sig
│ │ │ │ │ ├── decoder3_8.root_partition.map.hdb
│ │ │ │ │ └── decoder3_8.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── decoder3_8.asm.rpt
│ │ │ │ ├── decoder3_8.done
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│ │ │ │ ├── decoder3_8.fit.smsg
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│ │ │ │ ├── decoder3_8.map.summary
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│ │ │ └── simulation
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│ │ │ │ ├── decoder3_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── decoder3_8_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
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│ ├── class8_bin_counter
│ │ ├── prj
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│ │ │ ├── counter.qpf
│ │ │ ├── counter.qsf
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│ │ │ ├── db
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│ │ │ │ │ ├── counter.root_partition.map.hdb
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│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── counter.done
│ │ │ │ ├── counter.flow.rpt
│ │ │ │ ├── counter.map.rpt
│ │ │ │ └── counter.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── counter_run_msim_rtl_verilog.do
│ │ │ ├── modelsim.ini
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│ │ │ │ ├── counter
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│ │ │ │ ├── counter_tb
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── counter.v
│ │ │ └── counter.v.bak
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│ │ └── counter_tb.v
│ └── class9_counter_ip
│ ├── prj
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│ │ │ ├── counter_ip.smart_action.txt
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│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
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│ │ │ └── README
│ │ ├── ip
│ │ │ ├── counter_bb.v
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│ │ │ ├── counter.v
│ │ │ └── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── output_files
│ │ │ ├── counter_ip.done
│ │ │ ├── counter_ip.flow.rpt
│ │ │ ├── counter_ip.map.rpt
│ │ │ └── counter_ip.map.summary
│ │ └── simulation
│ │ └── modelsim
│ │ ├── counter_ip_run_msim_rtl_verilog.do
│ │ ├── modelsim.ini
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│ │ ├── rtl_work
│ │ │ ├── counter
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.psm
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│ │ │ │ └── verilog.psm
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│ ├── rtl
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│ └── testbench
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│ └── counter_top_tb.v
├── chapter4
│ ├── class18_dpram
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── altsyncram_ufn1.tdf
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│ │ │ │ ├── dpram.(0).cnf.hdb
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│ │ │ │ ├── dpram.sld_design_entry.sci
│ │ │ │ ├── dpram.smart_action.txt
│ │ │ │ ├── dpram.syn_hier_info
│ │ │ │ ├── dpram.tis_db_list.ddb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── dpram_nativelink_simulation.rpt
│ │ │ ├── dpram.qpf
│ │ │ ├── dpram.qsf
│ │ │ ├── dpram.qws
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── dpram.db_info
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│ │ │ │ │ ├── dpram.root_partition.map.hdb
│ │ │ │ │ └── dpram.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── dpram_bb.v
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│ │ │ │ ├── dpram.qip
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│ │ │ │ └── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── output_files
│ │ │ │ ├── dpram.done
│ │ │ │ ├── dpram.flow.rpt
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│ │ │ │ ├── dpram
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ ├── _info
│ │ │ │ └── _vmake
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│ │ └── testbench
│ │ └── dpram_tb.v
│ ├── class19_UART_DPRAM
│ │ ├── prj
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│ │ │ │ ├── UART_DPRAM.sgdiff.cdb
│ │ │ │ ├── UART_DPRAM.sgdiff.hdb
│ │ │ │ ├── UART_DPRAM.sld_design_entry_dsc.sci
│ │ │ │ ├── UART_DPRAM.sld_design_entry.sci
│ │ │ │ ├── UART_DPRAM.smart_action.txt
│ │ │ │ ├── UART_DPRAM.smp_dump.txt
│ │ │ │ ├── UART_DPRAM.syn_hier_info
│ │ │ │ └── UART_DPRAM.tis_db_list.ddb
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── UART_DPRAM.db_info
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.cdb
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.dpi
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.sig
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hdb
│ │ │ │ │ └── UART_DPRAM.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── dpram_bb.v
│ │ │ │ ├── dpram_inst.v
│ │ │ │ ├── dpram.qip
│ │ │ │ ├── dpram.v
│ │ │ │ └── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── output_files
│ │ │ │ ├── UART_DPRAM.done
│ │ │ │ ├── UART_DPRAM.flow.rpt
│ │ │ │ ├── UART_DPRAM.map.rpt
│ │ │ │ ├── UART_DPRAM.map.smsg
│ │ │ │ └── UART_DPRAM.map.summary
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── @c@t@r@l
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── dpram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── key_filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── key_model
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_byte_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_byte_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @u@a@r@t_@d@p@r@a@m
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @u@a@r@t_@d@p@r@a@m_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ ├── UART_DPRAM_run_msim_rtl_verilog.do
│ │ │ │ └── vsim.wlf
│ │ │ ├── UART_DPRAM_nativelink_simulation.rpt
│ │ │ ├── UART_DPRAM.qpf
│ │ │ ├── UART_DPRAM.qsf
│ │ │ └── UART_DPRAM.qws
│ │ ├── rtl
│ │ │ ├── CTRL.v
│ │ │ ├── CTRL.v.bak
│ │ │ ├── key_filter.v
│ │ │ ├── key_filter.v.bak
│ │ │ ├── uart_byte_rx.v
│ │ │ ├── uart_byte_rx.v.bak
│ │ │ ├── uart_byte_tx.v
│ │ │ ├── uart_byte_tx.v.bak
│ │ │ ├── UART_DPRAM.v
│ │ │ └── UART_DPRAM.v.bak
│ │ └── testbench
│ │ ├── dpram_tb.v
│ │ ├── dpram_tb.v.bak
│ │ ├── key_model.v
│ │ └── UART_DPRAM_tb.v
│ ├── class20_rom
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── altsyncram_fgc2.tdf
│ │ │ │ ├── altsyncram_h0b1.tdf
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── rom.(0).cnf.cdb
│ │ │ │ ├── rom.(0).cnf.hdb
│ │ │ │ ├── rom.(10).cnf.cdb
│ │ │ │ ├── rom.(10).cnf.hdb
│ │ │ │ ├── rom.(11).cnf.cdb
│ │ │ │ ├── rom.(11).cnf.hdb
│ │ │ │ ├── rom.(1).cnf.cdb
│ │ │ │ ├── rom.(1).cnf.hdb
│ │ │ │ ├── rom.(2).cnf.cdb
│ │ │ │ ├── rom.(2).cnf.hdb
│ │ │ │ ├── rom.(3).cnf.cdb
│ │ │ │ ├── rom.(3).cnf.hdb
│ │ │ │ ├── rom.(4).cnf.cdb
│ │ │ │ ├── rom.(4).cnf.hdb
│ │ │ │ ├── rom.(5).cnf.cdb
│ │ │ │ ├── rom.(5).cnf.hdb
│ │ │ │ ├── rom.(6).cnf.cdb
│ │ │ │ ├── rom.(6).cnf.hdb
│ │ │ │ ├── rom.(7).cnf.cdb
│ │ │ │ ├── rom.(7).cnf.hdb
│ │ │ │ ├── rom.(8).cnf.cdb
│ │ │ │ ├── rom.(8).cnf.hdb
│ │ │ │ ├── rom.(9).cnf.cdb
│ │ │ │ ├── rom.(9).cnf.hdb
│ │ │ │ ├── rom.autoh_e40e1.map.reg_db.cdb
│ │ │ │ ├── rom.cbx.xml
│ │ │ │ ├── rom.cmp_merge.kpt
│ │ │ │ ├── rom.cmp.rdb
│ │ │ │ ├── rom.db_info
│ │ │ │ ├── rom.hier_info
│ │ │ │ ├── rom.hif
│ │ │ │ ├── rom.ipinfo
│ │ │ │ ├── rom.lpc.html
│ │ │ │ ├── rom.lpc.rdb
│ │ │ │ ├── rom.lpc.txt
│ │ │ │ ├── rom.map.ammdb
│ │ │ │ ├── rom.map_bb.cdb
│ │ │ │ ├── rom.map_bb.hdb
│ │ │ │ ├── rom.map_bb.logdb
│ │ │ │ ├── rom.map.bpm
│ │ │ │ ├── rom.map.cdb
│ │ │ │ ├── rom.map.hdb
│ │ │ │ ├── rom.map.kpt
│ │ │ │ ├── rom.map.logdb
│ │ │ │ ├── rom.map.qmsg
│ │ │ │ ├── rom.map.rdb
│ │ │ │ ├── rom.pre_map.hdb
│ │ │ │ ├── rom.pti_db_list.ddb
│ │ │ │ ├── rom.root_partition.map.reg_db.cdb
│ │ │ │ ├── rom.rtlv.hdb
│ │ │ │ ├── rom.rtlv_sg.cdb
│ │ │ │ ├── rom.rtlv_sg_swap.cdb
│ │ │ │ ├── rom.sgdiff.cdb
│ │ │ │ ├── rom.sgdiff.hdb
│ │ │ │ ├── rom.sld_design_entry_dsc.sci
│ │ │ │ ├── rom.sld_design_entry.sci
│ │ │ │ ├── rom.smart_action.txt
│ │ │ │ ├── rom.syn_hier_info
│ │ │ │ └── rom.tis_db_list.ddb
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── rom.autoh_e40e1.map.cdb
│ │ │ │ │ ├── rom.autoh_e40e1.map.dpi
│ │ │ │ │ ├── rom.autoh_e40e1.map.hdb
│ │ │ │ │ ├── rom.autoh_e40e1.map.kpt
│ │ │ │ │ ├── rom.autoh_e40e1.map.logdb
│ │ │ │ │ ├── rom.db_info
│ │ │ │ │ ├── rom.root_partition.map.cdb
│ │ │ │ │ ├── rom.root_partition.map.dpi
│ │ │ │ │ ├── rom.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── rom.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── rom.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── rom.root_partition.map.hbdb.sig
│ │ │ │ │ ├── rom.root_partition.map.hdb
│ │ │ │ │ └── rom.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── rom_bb.v
│ │ │ │ ├── rom_inst.v
│ │ │ │ ├── rom.qip
│ │ │ │ └── rom.v
│ │ │ ├── output_files
│ │ │ │ ├── rom.done
│ │ │ │ ├── rom.flow.rpt
│ │ │ │ ├── rom.map.rpt
│ │ │ │ └── rom.map.summary
│ │ │ ├── ROM.mif
│ │ │ ├── rom_nativelink_simulation.rpt
│ │ │ ├── rom.qip
│ │ │ ├── rom.qpf
│ │ │ ├── rom.qsf
│ │ │ ├── rom.qws
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── ROM.mif
│ │ │ │ ├── rom_run_msim_rtl_verilog.do
│ │ │ │ ├── rom_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── ROM.ver
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── rom
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── rom_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vsim.wlf
│ │ │ └── sine.mif
│ │ ├── rtl
│ │ │ └── ROM_top.v
│ │ └── testbench
│ │ └── rom_tb.v
│ ├── class21_fifo
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── a_dpfifo_3u31.tdf
│ │ │ │ ├── a_fefifo_08f.tdf
│ │ │ │ ├── a_gray2bin_ugb.tdf
│ │ │ │ ├── a_graycounter_n5c.tdf
│ │ │ │ ├── a_graycounter_qn6.tdf
│ │ │ │ ├── alt_synch_pipe_36d.tdf
│ │ │ │ ├── alt_synch_pipe_46d.tdf
│ │ │ │ ├── altsyncram_q3k1.tdf
│ │ │ │ ├── altsyncram_qu01.tdf
│ │ │ │ ├── cmpr_f66.tdf
│ │ │ │ ├── cntr_3ob.tdf
│ │ │ │ ├── cntr_fo7.tdf
│ │ │ │ ├── cntr_old.tdf
│ │ │ │ ├── dcfifo_t0i1.tdf
│ │ │ │ ├── dffpipe_1v8.tdf
│ │ │ │ ├── dffpipe_2v8.tdf
│ │ │ │ ├── dffpipe_3v8.tdf
│ │ │ │ ├── dffpipe_909.tdf
│ │ │ │ ├── dpram_j811.tdf
│ │ │ │ ├── fifo.(0).cnf.cdb
│ │ │ │ ├── fifo.(0).cnf.hdb
│ │ │ │ ├── fifo.(10).cnf.cdb
│ │ │ │ ├── fifo.(10).cnf.hdb
│ │ │ │ ├── fifo.(11).cnf.cdb
│ │ │ │ ├── fifo.(11).cnf.hdb
│ │ │ │ ├── fifo.(12).cnf.cdb
│ │ │ │ ├── fifo.(12).cnf.hdb
│ │ │ │ ├── fifo.(13).cnf.cdb
│ │ │ │ ├── fifo.(13).cnf.hdb
│ │ │ │ ├── fifo.(14).cnf.cdb
│ │ │ │ ├── fifo.(14).cnf.hdb
│ │ │ │ ├── fifo.(15).cnf.cdb
│ │ │ │ ├── fifo.(15).cnf.hdb
│ │ │ │ ├── fifo.(16).cnf.cdb
│ │ │ │ ├── fifo.(16).cnf.hdb
│ │ │ │ ├── fifo.(17).cnf.cdb
│ │ │ │ ├── fifo.(17).cnf.hdb
│ │ │ │ ├── fifo.(18).cnf.cdb
│ │ │ │ ├── fifo.(18).cnf.hdb
│ │ │ │ ├── fifo.(19).cnf.cdb
│ │ │ │ ├── fifo.(19).cnf.hdb
│ │ │ │ ├── fifo.(1).cnf.cdb
│ │ │ │ ├── fifo.(1).cnf.hdb
│ │ │ │ ├── fifo.(20).cnf.cdb
│ │ │ │ ├── fifo.(20).cnf.hdb
│ │ │ │ ├── fifo.(21).cnf.cdb
│ │ │ │ ├── fifo.(21).cnf.hdb
│ │ │ │ ├── fifo.(22).cnf.cdb
│ │ │ │ ├── fifo.(22).cnf.hdb
│ │ │ │ ├── fifo.(2).cnf.cdb
│ │ │ │ ├── fifo.(2).cnf.hdb
│ │ │ │ ├── fifo.(3).cnf.cdb
│ │ │ │ ├── fifo.(3).cnf.hdb
│ │ │ │ ├── fifo.(4).cnf.cdb
│ │ │ │ ├── fifo.(4).cnf.hdb
│ │ │ │ ├── fifo.(5).cnf.cdb
│ │ │ │ ├── fifo.(5).cnf.hdb
│ │ │ │ ├── fifo.(6).cnf.cdb
│ │ │ │ ├── fifo.(6).cnf.hdb
│ │ │ │ ├── fifo.(7).cnf.cdb
│ │ │ │ ├── fifo.(7).cnf.hdb
│ │ │ │ ├── fifo.(8).cnf.cdb
│ │ │ │ ├── fifo.(8).cnf.hdb
│ │ │ │ ├── fifo.(9).cnf.cdb
│ │ │ │ ├── fifo.(9).cnf.hdb
│ │ │ │ ├── fifo.cbx.xml
│ │ │ │ ├── fifo.cmp_merge.kpt
│ │ │ │ ├── fifo.cmp.rdb
│ │ │ │ ├── fifo.db_info
│ │ │ │ ├── fifo.hier_info
│ │ │ │ ├── fifo.hif
│ │ │ │ ├── fifo.ipinfo
│ │ │ │ ├── fifo.lpc.html
│ │ │ │ ├── fifo.lpc.rdb
│ │ │ │ ├── fifo.lpc.txt
│ │ │ │ ├── fifo.map.ammdb
│ │ │ │ ├── fifo.map_bb.cdb
│ │ │ │ ├── fifo.map_bb.hdb
│ │ │ │ ├── fifo.map_bb.logdb
│ │ │ │ ├── fifo.map.bpm
│ │ │ │ ├── fifo.map.cdb
│ │ │ │ ├── fifo.map.hdb
│ │ │ │ ├── fifo.map.kpt
│ │ │ │ ├── fifo.map.logdb
│ │ │ │ ├── fifo.map.qmsg
│ │ │ │ ├── fifo.map.rdb
│ │ │ │ ├── fifo.pre_map.hdb
│ │ │ │ ├── fifo.pti_db_list.ddb
│ │ │ │ ├── fifo.root_partition.map.reg_db.cdb
│ │ │ │ ├── fifo.rtlv.hdb
│ │ │ │ ├── fifo.rtlv_sg.cdb
│ │ │ │ ├── fifo.rtlv_sg_swap.cdb
│ │ │ │ ├── fifo.sgdiff.cdb
│ │ │ │ ├── fifo.sgdiff.hdb
│ │ │ │ ├── fifo.sld_design_entry_dsc.sci
│ │ │ │ ├── fifo.sld_design_entry.sci
│ │ │ │ ├── fifo.smart_action.txt
│ │ │ │ ├── fifo.syn_hier_info
│ │ │ │ ├── fifo.tis_db_list.ddb
│ │ │ │ ├── fifo.tmw_info
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── prev_cmp_fifo.qmsg
│ │ │ │ └── scfifo_foa1.tdf
│ │ │ ├── fifo_nativelink_simulation.rpt
│ │ │ ├── fifo.qpf
│ │ │ ├── fifo.qsf
│ │ │ ├── fifo.qws
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── fifo.db_info
│ │ │ │ │ ├── fifo.root_partition.map.cdb
│ │ │ │ │ ├── fifo.root_partition.map.dpi
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.sig
│ │ │ │ │ ├── fifo.root_partition.map.hdb
│ │ │ │ │ └── fifo.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── mydcfifo_bb.v
│ │ │ │ ├── mydcfifo.qip
│ │ │ │ ├── mydcfifo.v
│ │ │ │ ├── myscfifo_bb.v
│ │ │ │ ├── myscfifo.qip
│ │ │ │ ├── myscfifo.v
│ │ │ │ └── scfifo.qip
│ │ │ ├── output_files
│ │ │ │ ├── fifo.done
│ │ │ │ ├── fifo.flow.rpt
│ │ │ │ ├── fifo.map.rpt
│ │ │ │ └── fifo.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── fifo_run_msim_rtl_verilog.do
│ │ │ ├── fifo_run_msim_rtl_verilog.do.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── myscfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── myscfifo_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── testbench
│ │ ├── fifo_tb.v.bak
│ │ ├── mydcfifo_tb.v
│ │ ├── mydcfifo_tb.v.bak
│ │ ├── myscfifo_tb.v
│ │ └── myscfifo_tb.v.bak
│ └── class22_pll
│ ├── prj
│ │ ├── db
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── pll.(0).cnf.cdb
│ │ │ ├── pll.(0).cnf.hdb
│ │ │ ├── pll.(1).cnf.cdb
│ │ │ ├── pll.(1).cnf.hdb
│ │ │ ├── pll.(2).cnf.cdb
│ │ │ ├── pll.(2).cnf.hdb
│ │ │ ├── pll.(3).cnf.cdb
│ │ │ ├── pll.(3).cnf.hdb
│ │ │ ├── pll.(4).cnf.cdb
│ │ │ ├── pll.(4).cnf.hdb
│ │ │ ├── pll_altpll.v
│ │ │ ├── pll.cbx.xml
│ │ │ ├── pll.cmp_merge.kpt
│ │ │ ├── pll.cmp.rdb
│ │ │ ├── pll.db_info
│ │ │ ├── pll.hier_info
│ │ │ ├── pll.hif
│ │ │ ├── pll.ipinfo
│ │ │ ├── pll.lpc.html
│ │ │ ├── pll.lpc.rdb
│ │ │ ├── pll.lpc.txt
│ │ │ ├── pll.map.ammdb
│ │ │ ├── pll.map_bb.cdb
│ │ │ ├── pll.map_bb.hdb
│ │ │ ├── pll.map_bb.logdb
│ │ │ ├── pll.map.bpm
│ │ │ ├── pll.map.cdb
│ │ │ ├── pll.map.hdb
│ │ │ ├── pll.map.kpt
│ │ │ ├── pll.map.logdb
│ │ │ ├── pll.map.qmsg
│ │ │ ├── pll.map.rdb
│ │ │ ├── pll.pplq.rdb
│ │ │ ├── pll.pre_map.hdb
│ │ │ ├── pll.pti_db_list.ddb
│ │ │ ├── pll.root_partition.map.reg_db.cdb
│ │ │ ├── pll.rtlv.hdb
│ │ │ ├── pll.rtlv_sg.cdb
│ │ │ ├── pll.rtlv_sg_swap.cdb
│ │ │ ├── pll.sgdiff.cdb
│ │ │ ├── pll.sgdiff.hdb
│ │ │ ├── pll.sld_design_entry_dsc.sci
│ │ │ ├── pll.sld_design_entry.sci
│ │ │ ├── pll.smart_action.txt
│ │ │ ├── pll.syn_hier_info
│ │ │ ├── pll.tis_db_list.ddb
│ │ │ └── prev_cmp_pll.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── pll.db_info
│ │ │ │ ├── pll.root_partition.map.cdb
│ │ │ │ ├── pll.root_partition.map.dpi
│ │ │ │ ├── pll.root_partition.map.hbdb.cdb
│ │ │ │ ├── pll.root_partition.map.hbdb.hb_info
│ │ │ │ ├── pll.root_partition.map.hbdb.hdb
│ │ │ │ ├── pll.root_partition.map.hbdb.sig
│ │ │ │ ├── pll.root_partition.map.hdb
│ │ │ │ └── pll.root_partition.map.kpt
│ │ │ └── README
│ │ ├── ip
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── pll_bb.v
│ │ │ ├── pll_inst.v
│ │ │ ├── pll.ppf
│ │ │ ├── pll.qip
│ │ │ └── pll.v
│ │ ├── output_files
│ │ │ ├── pll.done
│ │ │ ├── pll.flow.rpt
│ │ │ ├── pll.map.rpt
│ │ │ └── pll.map.summary
│ │ ├── pll_nativelink_simulation.rpt
│ │ ├── pll.qpf
│ │ ├── pll.qsf
│ │ ├── pll.qws
│ │ └── simulation
│ │ └── modelsim
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── pll_run_msim_rtl_verilog.do
│ │ ├── pll_run_msim_rtl_verilog.do.bak
│ │ ├── rtl_work
│ │ │ ├── counter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── pll_altpll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @p@l@l_@l@e@d
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @p@l@l_@l@e@d_tb
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ └── vsim.wlf
│ ├── rtl
│ │ ├── counter.v
│ │ ├── counter.v.bak
│ │ ├── PLL_LED.v
│ │ └── PLL_LED.v.bak
│ └── testbench
│ ├── PLL_LED_tb.v
│ └── pll_tb.v
├── chapter5
│ ├── class23_pwm_generator
│ │ ├── doc
│ │ │ ├── 无源蜂鸣器驱动设计.docx
│ │ │ └── 无源蜂鸣器驱动设计.pdf
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── prev_cmp_pwm_generator.qmsg
│ │ │ │ ├── pwm_generator.(0).cnf.cdb
│ │ │ │ ├── pwm_generator.(0).cnf.hdb
│ │ │ │ ├── pwm_generator.(1).cnf.cdb
│ │ │ │ ├── pwm_generator.(1).cnf.hdb
│ │ │ │ ├── pwm_generator.cbx.xml
│ │ │ │ ├── pwm_generator.cmp_merge.kpt
│ │ │ │ ├── pwm_generator.cmp.rdb
│ │ │ │ ├── pwm_generator.db_info
│ │ │ │ ├── pwm_generator.hier_info
│ │ │ │ ├── pwm_generator.hif
│ │ │ │ ├── pwm_generator.ipinfo
│ │ │ │ ├── pwm_generator.lpc.html
│ │ │ │ ├── pwm_generator.lpc.rdb
│ │ │ │ ├── pwm_generator.lpc.txt
│ │ │ │ ├── pwm_generator.map.ammdb
│ │ │ │ ├── pwm_generator.map_bb.cdb
│ │ │ │ ├── pwm_generator.map_bb.hdb
│ │ │ │ ├── pwm_generator.map_bb.logdb
│ │ │ │ ├── pwm_generator.map.bpm
│ │ │ │ ├── pwm_generator.map.cdb
│ │ │ │ ├── pwm_generator.map.hdb
│ │ │ │ ├── pwm_generator.map.kpt
│ │ │ │ ├── pwm_generator.map.logdb
│ │ │ │ ├── pwm_generator.map.qmsg
│ │ │ │ ├── pwm_generator.map.rdb
│ │ │ │ ├── pwm_generator_partition_pins.json
│ │ │ │ ├── pwm_generator.pplq.rdb
│ │ │ │ ├── pwm_generator.pre_map.hdb
│ │ │ │ ├── pwm_generator.pti_db_list.ddb
│ │ │ │ ├── pwm_generator.root_partition.map.reg_db.cdb
│ │ │ │ ├── pwm_generator.rtlv.hdb
│ │ │ │ ├── pwm_generator.rtlv_sg.cdb
│ │ │ │ ├── pwm_generator.rtlv_sg_swap.cdb
│ │ │ │ ├── pwm_generator.sgdiff.cdb
│ │ │ │ ├── pwm_generator.sgdiff.hdb
│ │ │ │ ├── pwm_generator.sld_design_entry_dsc.sci
│ │ │ │ ├── pwm_generator.sld_design_entry.sci
│ │ │ │ ├── pwm_generator.smart_action.txt
│ │ │ │ ├── pwm_generator.syn_hier_info
│ │ │ │ └── pwm_generator.tis_db_list.ddb
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── pwm_generator.db_info
│ │ │ │ │ ├── pwm_generator.root_partition.map.cdb
│ │ │ │ │ ├── pwm_generator.root_partition.map.dpi
│ │ │ │ │ ├── pwm_generator.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── pwm_generator.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── pwm_generator.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── pwm_generator.root_partition.map.hbdb.sig
│ │ │ │ │ ├── pwm_generator.root_partition.map.hdb
│ │ │ │ │ └── pwm_generator.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── pwm_generator.asm.rpt
│ │ │ │ ├── pwm_generator.cdf
│ │ │ │ ├── pwm_generator.done
│ │ │ │ ├── pwm_generator.eda.rpt
│ │ │ │ ├── pwm_generator.fit.rpt
│ │ │ │ ├── pwm_generator.fit.smsg
│ │ │ │ ├── pwm_generator.fit.summary
│ │ │ │ ├── pwm_generator.flow.rpt
│ │ │ │ ├── pwm_generator.jdi
│ │ │ │ ├── pwm_generator.map.rpt
│ │ │ │ ├── pwm_generator.map.summary
│ │ │ │ ├── pwm_generator.pin
│ │ │ │ ├── pwm_generator.sof
│ │ │ │ ├── pwm_generator.sta.rpt
│ │ │ │ └── pwm_generator.sta.summary
│ │ │ ├── pwm_generator_assignment_defaults.qdf
│ │ │ ├── pwm_generator_nativelink_simulation.rpt
│ │ │ ├── pwm_generator.qpf
│ │ │ ├── pwm_generator.qsf
│ │ │ ├── pwm_generator.qws
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── pwm_generator_run_msim_rtl_verilog.do
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── pwm_generator
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── pwm_generator_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── pwm_generator_test
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── pwm_generator_test.v
│ │ │ ├── pwm_generator_test.v.bak
│ │ │ ├── pwm_generator.v
│ │ │ └── pwm_generator.v.bak
│ │ └── testbench
│ │ └── pwm_generator_tb.v
│ ├── class24_DACtlv5618
│ │ ├── doc
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│ │ │ └── simulation
│ │ │ └── modelsim
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│ │ │ ├── TFT_CTRL.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── TFT_CTRL.tis_db_list.ddb
│ │ │ ├── TFT_CTRL.vpr.ammdb
│ │ │ ├── TFT_test_pll_altpll.v
│ │ │ ├── VGA_CTRL.(0).cnf.cdb
│ │ │ ├── VGA_CTRL.(0).cnf.hdb
│ │ │ ├── VGA_CTRL.(1).cnf.cdb
│ │ │ ├── VGA_CTRL.(1).cnf.hdb
│ │ │ ├── VGA_CTRL.(2).cnf.cdb
│ │ │ ├── VGA_CTRL.(2).cnf.hdb
│ │ │ ├── VGA_CTRL.(3).cnf.cdb
│ │ │ ├── VGA_CTRL.(3).cnf.hdb
│ │ │ ├── VGA_CTRL.(4).cnf.cdb
│ │ │ ├── VGA_CTRL.(4).cnf.hdb
│ │ │ ├── VGA_CTRL.asm_labs.ddb
│ │ │ ├── VGA_CTRL.asm.qmsg
│ │ │ ├── VGA_CTRL.asm.rdb
│ │ │ ├── VGA_CTRL.cbx.xml
│ │ │ ├── VGA_CTRL.cmp.bpm
│ │ │ ├── VGA_CTRL.cmp.cdb
│ │ │ ├── VGA_CTRL.cmp.hdb
│ │ │ ├── VGA_CTRL.cmp.idb
│ │ │ ├── VGA_CTRL.cmp.kpt
│ │ │ ├── VGA_CTRL.cmp.logdb
│ │ │ ├── VGA_CTRL.cmp_merge.kpt
│ │ │ ├── VGA_CTRL.cmp.rdb
│ │ │ ├── VGA_CTRL.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ ├── VGA_CTRL.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ ├── VGA_CTRL.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ ├── VGA_CTRL.db_info
│ │ │ ├── VGA_CTRL.eda.qmsg
│ │ │ ├── VGA_CTRL.fit.qmsg
│ │ │ ├── VGA_CTRL.hier_info
│ │ │ ├── VGA_CTRL.hif
│ │ │ ├── VGA_CTRL.ipinfo
│ │ │ ├── VGA_CTRL.lpc.html
│ │ │ ├── VGA_CTRL.lpc.rdb
│ │ │ ├── VGA_CTRL.lpc.txt
│ │ │ ├── VGA_CTRL.map.ammdb
│ │ │ ├── VGA_CTRL.map_bb.cdb
│ │ │ ├── VGA_CTRL.map_bb.hdb
│ │ │ ├── VGA_CTRL.map_bb.logdb
│ │ │ ├── VGA_CTRL.map.bpm
│ │ │ ├── VGA_CTRL.map.cdb
│ │ │ ├── VGA_CTRL.map.hdb
│ │ │ ├── VGA_CTRL.map.kpt
│ │ │ ├── VGA_CTRL.map.logdb
│ │ │ ├── VGA_CTRL.map.qmsg
│ │ │ ├── VGA_CTRL.map.rdb
│ │ │ ├── VGA_CTRL.pplq.rdb
│ │ │ ├── VGA_CTRL.pre_map.hdb
│ │ │ ├── VGA_CTRL.pti_db_list.ddb
│ │ │ ├── VGA_CTRL.root_partition.map.reg_db.cdb
│ │ │ ├── VGA_CTRL.routing.rdb
│ │ │ ├── VGA_CTRL.rtlv.hdb
│ │ │ ├── VGA_CTRL.rtlv_sg.cdb
│ │ │ ├── VGA_CTRL.rtlv_sg_swap.cdb
│ │ │ ├── VGA_CTRL.sgdiff.cdb
│ │ │ ├── VGA_CTRL.sgdiff.hdb
│ │ │ ├── VGA_CTRL.sld_design_entry_dsc.sci
│ │ │ ├── VGA_CTRL.sld_design_entry.sci
│ │ │ ├── VGA_CTRL.smart_action.txt
│ │ │ ├── VGA_CTRL.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ ├── VGA_CTRL.sta.qmsg
│ │ │ ├── VGA_CTRL.sta.rdb
│ │ │ ├── VGA_CTRL.syn_hier_info
│ │ │ ├── VGA_CTRL.tiscmp.fast_1200mv_0c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── VGA_CTRL.tis_db_list.ddb
│ │ │ ├── VGA_CTRL.tmw_info
│ │ │ ├── VGA_CTRL.vpr.ammdb
│ │ │ └── vga_test_pll_altpll.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── TFT_CTRL.db_info
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.ammdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.cdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.dfp
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.hdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.kpt
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.logdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.rcfdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.cdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.dpi
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.cdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.hb_info
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.hdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.sig
│ │ │ │ ├── TFT_CTRL.root_partition.map.hdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.kpt
│ │ │ │ ├── VGA_CTRL.db_info
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.ammdb
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.cdb
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.dfp
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.hdb
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.kpt
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.logdb
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.rcfdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.cdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.dpi
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.cdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.hb_info
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.hdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.sig
│ │ │ │ ├── VGA_CTRL.root_partition.map.hdb
│ │ │ │ └── VGA_CTRL.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── TFT_CTRL.asm.rpt
│ │ │ ├── TFT_CTRL.done
│ │ │ ├── TFT_CTRL.eda.rpt
│ │ │ ├── TFT_CTRL.fit.rpt
│ │ │ ├── TFT_CTRL.fit.smsg
│ │ │ ├── TFT_CTRL.fit.summary
│ │ │ ├── TFT_CTRL.flow.rpt
│ │ │ ├── TFT_CTRL.jdi
│ │ │ ├── TFT_CTRL.map.rpt
│ │ │ ├── TFT_CTRL.map.summary
│ │ │ ├── TFT_CTRL.pin
│ │ │ ├── TFT_CTRL.sof
│ │ │ ├── TFT_CTRL.sta.rpt
│ │ │ └── TFT_CTRL.sta.summary
│ │ ├── PLLJ_PLLSPE_INFO.txt
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── @t@f@t_@c@t@r@l
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_@c@t@r@l_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_@c@t@r@l_test
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_test_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_test_pll_altpll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ ├── TFT_CTRL_8_1200mv_0c_slow.vo
│ │ │ ├── TFT_CTRL_8_1200mv_0c_v_slow.sdo
│ │ │ ├── TFT_CTRL_8_1200mv_85c_slow.vo
│ │ │ ├── TFT_CTRL_8_1200mv_85c_v_slow.sdo
│ │ │ ├── TFT_CTRL_min_1200mv_0c_fast.vo
│ │ │ ├── TFT_CTRL_min_1200mv_0c_v_fast.sdo
│ │ │ ├── TFT_CTRL_modelsim.xrf
│ │ │ ├── TFT_CTRL_run_msim_rtl_verilog.do
│ │ │ ├── TFT_CTRL.sft
│ │ │ ├── TFT_CTRL.vo
│ │ │ ├── TFT_CTRL_v.sdo
│ │ │ ├── vish_stacktrace.vstf
│ │ │ └── vsim.wlf
│ │ ├── TFT_CTRL_nativelink_simulation.rpt
│ │ ├── TFT_CTRL.qpf
│ │ ├── TFT_CTRL.qsf
│ │ ├── TFT_CTRL.qws
│ │ ├── TFT_CTRL_tmp_archive.qarlog
│ │ ├── TFT_test_pll_bb.v
│ │ ├── TFT_test_pll.ppf
│ │ ├── TFT_test_pll.qip
│ │ └── TFT_test_pll.v
│ ├── rtl
│ │ ├── TFT_CTRL_test.v
│ │ └── TFT_CTRL.v
│ ├── testbench
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── TFT_CTRL_tb.v
│ │ ├── TFT_CTRL_tb.v.bak
│ │ └── TFT_test_pll.qip
│ └── 文件夹模版.txt
└── chapter6
├── 28_Dig_Volt
│ ├── prj
│ │ ├── db
│ │ │ ├── add_sub_kgh.tdf
│ │ │ ├── add_sub_ogh.tdf
│ │ │ ├── Dig_Volt.(0).cnf.cdb
│ │ │ ├── Dig_Volt.(0).cnf.hdb
│ │ │ ├── Dig_Volt.(10).cnf.cdb
│ │ │ ├── Dig_Volt.(10).cnf.hdb
│ │ │ ├── Dig_Volt.(11).cnf.cdb
│ │ │ ├── Dig_Volt.(11).cnf.hdb
│ │ │ ├── Dig_Volt.(12).cnf.cdb
│ │ │ ├── Dig_Volt.(12).cnf.hdb
│ │ │ ├── Dig_Volt.(13).cnf.cdb
│ │ │ ├── Dig_Volt.(13).cnf.hdb
│ │ │ ├── Dig_Volt.(14).cnf.cdb
│ │ │ ├── Dig_Volt.(14).cnf.hdb
│ │ │ ├── Dig_Volt.(15).cnf.cdb
│ │ │ ├── Dig_Volt.(15).cnf.hdb
│ │ │ ├── Dig_Volt.(16).cnf.cdb
│ │ │ ├── Dig_Volt.(16).cnf.hdb
│ │ │ ├── Dig_Volt.(17).cnf.cdb
│ │ │ ├── Dig_Volt.(17).cnf.hdb
│ │ │ ├── Dig_Volt.(18).cnf.cdb
│ │ │ ├── Dig_Volt.(18).cnf.hdb
│ │ │ ├── Dig_Volt.(19).cnf.cdb
│ │ │ ├── Dig_Volt.(19).cnf.hdb
│ │ │ ├── Dig_Volt.(1).cnf.cdb
│ │ │ ├── Dig_Volt.(1).cnf.hdb
│ │ │ ├── Dig_Volt.(2).cnf.cdb
│ │ │ ├── Dig_Volt.(2).cnf.hdb
│ │ │ ├── Dig_Volt.(3).cnf.cdb
│ │ │ ├── Dig_Volt.(3).cnf.hdb
│ │ │ ├── Dig_Volt.(4).cnf.cdb
│ │ │ ├── Dig_Volt.(4).cnf.hdb
│ │ │ ├── Dig_Volt.(5).cnf.cdb
│ │ │ ├── Dig_Volt.(5).cnf.hdb
│ │ │ ├── Dig_Volt.(6).cnf.cdb
│ │ │ ├── Dig_Volt.(6).cnf.hdb
│ │ │ ├── Dig_Volt.(7).cnf.cdb
│ │ │ ├── Dig_Volt.(7).cnf.hdb
│ │ │ ├── Dig_Volt.(8).cnf.cdb
│ │ │ ├── Dig_Volt.(8).cnf.hdb
│ │ │ ├── Dig_Volt.(9).cnf.cdb
│ │ │ ├── Dig_Volt.(9).cnf.hdb
│ │ │ ├── Dig_Volt.cbx.xml
│ │ │ ├── Dig_Volt.cmp_merge.kpt
│ │ │ ├── Dig_Volt.cmp.rdb
│ │ │ ├── Dig_Volt.db_info
│ │ │ ├── Dig_Volt.hier_info
│ │ │ ├── Dig_Volt.hif
│ │ │ ├── Dig_Volt.ipinfo
│ │ │ ├── Dig_Volt.lpc.html
│ │ │ ├── Dig_Volt.lpc.rdb
│ │ │ ├── Dig_Volt.lpc.txt
│ │ │ ├── Dig_Volt.map.ammdb
│ │ │ ├── Dig_Volt.map_bb.cdb
│ │ │ ├── Dig_Volt.map_bb.hdb
│ │ │ ├── Dig_Volt.map_bb.logdb
│ │ │ ├── Dig_Volt.map.bpm
│ │ │ ├── Dig_Volt.map.cdb
│ │ │ ├── Dig_Volt.map.hdb
│ │ │ ├── Dig_Volt.map.kpt
│ │ │ ├── Dig_Volt.map.logdb
│ │ │ ├── Dig_Volt.map.qmsg
│ │ │ ├── Dig_Volt.map.rdb
│ │ │ ├── Dig_Volt.pplq.rdb
│ │ │ ├── Dig_Volt.pre_map.hdb
│ │ │ ├── Dig_Volt.pti_db_list.ddb
│ │ │ ├── Dig_Volt.root_partition.map.reg_db.cdb
│ │ │ ├── Dig_Volt.rtlv.hdb
│ │ │ ├── Dig_Volt.rtlv_sg.cdb
│ │ │ ├── Dig_Volt.rtlv_sg_swap.cdb
│ │ │ ├── Dig_Volt.sgdiff.cdb
│ │ │ ├── Dig_Volt.sgdiff.hdb
│ │ │ ├── Dig_Volt.sld_design_entry_dsc.sci
│ │ │ ├── Dig_Volt.sld_design_entry.sci
│ │ │ ├── Dig_Volt.smart_action.txt
│ │ │ ├── Dig_Volt.smp_dump.txt
│ │ │ ├── Dig_Volt.syn_hier_info
│ │ │ ├── Dig_Volt.tis_db_list.ddb
│ │ │ ├── Dig_Volt.tmw_info
│ │ │ ├── logic_util_heursitic.dat
│ │ │ └── prev_cmp_Dig_Volt.qmsg
│ │ ├── Dig_Volt.qpf
│ │ ├── Dig_Volt.qsf
│ │ ├── Dig_Volt.qws
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── Dig_Volt.db_info
│ │ │ │ ├── Dig_Volt.root_partition.map.cdb
│ │ │ │ ├── Dig_Volt.root_partition.map.dpi
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.cdb
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.hb_info
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.hdb
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.sig
│ │ │ │ ├── Dig_Volt.root_partition.map.hdb
│ │ │ │ └── Dig_Volt.root_partition.map.kpt
│ │ │ └── README
│ │ └── output_files
│ │ ├── Dig_Volt.done
│ │ ├── Dig_Volt.flow.rpt
│ │ ├── Dig_Volt.map.rpt
│ │ └── Dig_Volt.map.summary
│ └── rtl
│ ├── adc128s022.v
│ ├── Binary_to_BCD.v
│ ├── Binary_to_BCD.v.bak
│ ├── Channel_Slect.v
│ ├── Channel_Slect.v.bak
│ ├── Dig_Volt.v
│ ├── Dig_Volt.v.bak
│ ├── HC595_Driver.v
│ ├── HEX8.v
│ ├── HEX_top.v
│ ├── HEX_top.v.bak
│ ├── Hex_to_V.v
│ ├── Hex_to_V.v.bak
│ └── key_filter.v
├── 29_DDS2
│ ├── dev
│ │ ├── db
│ │ │ ├── altsyncram_6124.tdf
│ │ │ ├── altsyncram_jc91.tdf
│ │ │ ├── cmpr_ngc.tdf
│ │ │ ├── cmpr_rgc.tdf
│ │ │ ├── cntr_23j.tdf
│ │ │ ├── cntr_ggi.tdf
│ │ │ ├── cntr_m9j.tdf
│ │ │ ├── DDS2.(0).cnf.cdb
│ │ │ ├── DDS2.(0).cnf.hdb
│ │ │ ├── DDS2.(10).cnf.cdb
│ │ │ ├── DDS2.(10).cnf.hdb
│ │ │ ├── DDS2.(11).cnf.cdb
│ │ │ ├── DDS2.(11).cnf.hdb
│ │ │ ├── DDS2.(12).cnf.cdb
│ │ │ ├── DDS2.(12).cnf.hdb
│ │ │ ├── DDS2.(13).cnf.cdb
│ │ │ ├── DDS2.(13).cnf.hdb
│ │ │ ├── DDS2.(14).cnf.cdb
│ │ │ ├── DDS2.(14).cnf.hdb
│ │ │ ├── DDS2.(15).cnf.cdb
│ │ │ ├── DDS2.(15).cnf.hdb
│ │ │ ├── DDS2.(16).cnf.cdb
│ │ │ ├── DDS2.(16).cnf.hdb
│ │ │ ├── DDS2.(17).cnf.cdb
│ │ │ ├── DDS2.(17).cnf.hdb
│ │ │ ├── DDS2.(18).cnf.cdb
│ │ │ ├── DDS2.(18).cnf.hdb
│ │ │ ├── DDS2.(19).cnf.cdb
│ │ │ ├── DDS2.(19).cnf.hdb
│ │ │ ├── DDS2.(1).cnf.cdb
│ │ │ ├── DDS2.(1).cnf.hdb
│ │ │ ├── DDS2.(20).cnf.cdb
│ │ │ ├── DDS2.(20).cnf.hdb
│ │ │ ├── DDS2.(21).cnf.cdb
│ │ │ ├── DDS2.(21).cnf.hdb
│ │ │ ├── DDS2.(22).cnf.cdb
│ │ │ ├── DDS2.(22).cnf.hdb
│ │ │ ├── DDS2.(23).cnf.cdb
│ │ │ ├── DDS2.(23).cnf.hdb
│ │ │ ├── DDS2.(24).cnf.cdb
│ │ │ ├── DDS2.(24).cnf.hdb
│ │ │ ├── DDS2.(25).cnf.cdb
│ │ │ ├── DDS2.(25).cnf.hdb
│ │ │ ├── DDS2.(26).cnf.cdb
│ │ │ ├── DDS2.(26).cnf.hdb
│ │ │ ├── DDS2.(27).cnf.cdb
│ │ │ ├── DDS2.(27).cnf.hdb
│ │ │ ├── DDS2.(28).cnf.cdb
│ │ │ ├── DDS2.(28).cnf.hdb
│ │ │ ├── DDS2.(29).cnf.cdb
│ │ │ ├── DDS2.(29).cnf.hdb
│ │ │ ├── DDS2.(2).cnf.cdb
│ │ │ ├── DDS2.(2).cnf.hdb
│ │ │ ├── DDS2.(30).cnf.cdb
│ │ │ ├── DDS2.(30).cnf.hdb
│ │ │ ├── DDS2.(31).cnf.cdb
│ │ │ ├── DDS2.(31).cnf.hdb
│ │ │ ├── DDS2.(32).cnf.cdb
│ │ │ ├── DDS2.(32).cnf.hdb
│ │ │ ├── DDS2.(33).cnf.cdb
│ │ │ ├── DDS2.(33).cnf.hdb
│ │ │ ├── DDS2.(34).cnf.cdb
│ │ │ ├── DDS2.(34).cnf.hdb
│ │ │ ├── DDS2.(35).cnf.cdb
│ │ │ ├── DDS2.(35).cnf.hdb
│ │ │ ├── DDS2.(36).cnf.cdb
│ │ │ ├── DDS2.(36).cnf.hdb
│ │ │ ├── DDS2.(37).cnf.cdb
│ │ │ ├── DDS2.(37).cnf.hdb
│ │ │ ├── DDS2.(38).cnf.cdb
│ │ │ ├── DDS2.(38).cnf.hdb
│ │ │ ├── DDS2.(39).cnf.cdb
│ │ │ ├── DDS2.(39).cnf.hdb
│ │ │ ├── DDS2.(3).cnf.cdb
│ │ │ ├── DDS2.(3).cnf.hdb
│ │ │ ├── DDS2.(40).cnf.cdb
│ │ │ ├── DDS2.(40).cnf.hdb
│ │ │ ├── DDS2.(41).cnf.cdb
│ │ │ ├── DDS2.(41).cnf.hdb
│ │ │ ├── DDS2.(42).cnf.cdb
│ │ │ ├── DDS2.(42).cnf.hdb
│ │ │ ├── DDS2.(43).cnf.cdb
│ │ │ ├── DDS2.(43).cnf.hdb
│ │ │ ├── DDS2.(44).cnf.cdb
│ │ │ ├── DDS2.(44).cnf.hdb
│ │ │ ├── DDS2.(45).cnf.cdb
│ │ │ ├── DDS2.(45).cnf.hdb
│ │ │ ├── DDS2.(46).cnf.cdb
│ │ │ ├── DDS2.(46).cnf.hdb
│ │ │ ├── DDS2.(47).cnf.cdb
│ │ │ ├── DDS2.(47).cnf.hdb
│ │ │ ├── DDS2.(48).cnf.cdb
│ │ │ ├── DDS2.(48).cnf.hdb
│ │ │ ├── DDS2.(4).cnf.cdb
│ │ │ ├── DDS2.(4).cnf.hdb
│ │ │ ├── DDS2.(5).cnf.cdb
│ │ │ ├── DDS2.(5).cnf.hdb
│ │ │ ├── DDS2.(6).cnf.cdb
│ │ │ ├── DDS2.(6).cnf.hdb
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│ │ │ ├── DDS2.(8).cnf.cdb
│ │ │ ├── DDS2.(8).cnf.hdb
│ │ │ ├── DDS2.(9).cnf.cdb
│ │ │ ├── DDS2.(9).cnf.hdb
│ │ │ ├── DDS2.archive.qmsg
│ │ │ ├── DDS2.asm_labs.ddb
│ │ │ ├── DDS2.asm.qmsg
│ │ │ ├── DDS2.asm.rdb
│ │ │ ├── DDS2.autoh_e40e1.map.reg_db.cdb
│ │ │ ├── DDS2.autos_3e921.map.reg_db.cdb
│ │ │ ├── DDS2.cbx.xml
│ │ │ ├── DDS2.cmp.bpm
│ │ │ ├── DDS2.cmp.cdb
│ │ │ ├── DDS2.cmp.hdb
│ │ │ ├── DDS2.cmp.idb
│ │ │ ├── DDS2.cmp.kpt
│ │ │ ├── DDS2.cmp.logdb
│ │ │ ├── DDS2.cmp_merge.kpt
│ │ │ ├── DDS2.cmp.rdb
│ │ │ ├── DDS2.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ ├── DDS2.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ ├── DDS2.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ ├── DDS2.db_info
│ │ │ ├── DDS2.eda.qmsg
│ │ │ ├── DDS2.fit.qmsg
│ │ │ ├── DDS2.hier_info
│ │ │ ├── DDS2.hif
│ │ │ ├── DDS2.ipinfo
│ │ │ ├── DDS2.lpc.html
│ │ │ ├── DDS2.lpc.rdb
│ │ │ ├── DDS2.lpc.txt
│ │ │ ├── DDS2.map.ammdb
│ │ │ ├── DDS2.map_bb.cdb
│ │ │ ├── DDS2.map_bb.hdb
│ │ │ ├── DDS2.map_bb.logdb
│ │ │ ├── DDS2.map.bpm
│ │ │ ├── DDS2.map.cdb
│ │ │ ├── DDS2.map.hdb
│ │ │ ├── DDS2.map.kpt
│ │ │ ├── DDS2.map.logdb
│ │ │ ├── DDS2.map.qmsg
│ │ │ ├── DDS2.map.rdb
│ │ │ ├── DDS2.pre_map.hdb
│ │ │ ├── DDS2.pti_db_list.ddb
│ │ │ ├── DDS2.root_partition.map.reg_db.cdb
│ │ │ ├── DDS2.routing.rdb
│ │ │ ├── DDS2.rtlv.hdb
│ │ │ ├── DDS2.rtlv_sg.cdb
│ │ │ ├── DDS2.rtlv_sg_swap.cdb
│ │ │ ├── DDS2.sgdiff.cdb
│ │ │ ├── DDS2.sgdiff.hdb
│ │ │ ├── DDS2.sld_design_entry_dsc.sci
│ │ │ ├── DDS2.sld_design_entry.sci
│ │ │ ├── DDS2.smart_action.txt
│ │ │ ├── DDS2.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ ├── DDS2.sta.qmsg
│ │ │ ├── DDS2.sta.rdb
│ │ │ ├── DDS2.syn_hier_info
│ │ │ ├── DDS2.tiscmp.fast_1200mv_0c.ddb
│ │ │ ├── DDS2.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── DDS2.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── DDS2.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── DDS2.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── DDS2.tis_db_list.ddb
│ │ │ ├── DDS2.vpr.ammdb
│ │ │ ├── decode_dvf.tdf
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── mux_tsc.tdf
│ │ │ └── prev_cmp_DDS2.qmsg
│ │ ├── DDS2.qpf
│ │ ├── DDS2.qsf
│ │ ├── DDS2.qws
│ │ ├── ddsrom.mif
│ │ ├── ddsrom.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── DDS2.autoh_e40e1.map.cdb
│ │ │ │ ├── DDS2.autoh_e40e1.map.dpi
│ │ │ │ ├── DDS2.autoh_e40e1.map.hdb
│ │ │ │ ├── DDS2.autoh_e40e1.map.kpt
│ │ │ │ ├── DDS2.autoh_e40e1.map.logdb
│ │ │ │ ├── DDS2.autos_3e921.map.cdb
│ │ │ │ ├── DDS2.autos_3e921.map.dpi
│ │ │ │ ├── DDS2.autos_3e921.map.hdb
│ │ │ │ ├── DDS2.autos_3e921.map.kpt
│ │ │ │ ├── DDS2.autos_3e921.map.logdb
│ │ │ │ ├── DDS2.db_info
│ │ │ │ ├── DDS2.root_partition.cmp.ammdb
│ │ │ │ ├── DDS2.root_partition.cmp.cdb
│ │ │ │ ├── DDS2.root_partition.cmp.dfp
│ │ │ │ ├── DDS2.root_partition.cmp.hdb
│ │ │ │ ├── DDS2.root_partition.cmp.kpt
│ │ │ │ ├── DDS2.root_partition.cmp.logdb
│ │ │ │ ├── DDS2.root_partition.cmp.rcfdb
│ │ │ │ ├── DDS2.root_partition.map.cdb
│ │ │ │ ├── DDS2.root_partition.map.dpi
│ │ │ │ ├── DDS2.root_partition.map.hbdb.cdb
│ │ │ │ ├── DDS2.root_partition.map.hbdb.hb_info
│ │ │ │ ├── DDS2.root_partition.map.hbdb.hdb
│ │ │ │ ├── DDS2.root_partition.map.hbdb.sig
│ │ │ │ ├── DDS2.root_partition.map.hdb
│ │ │ │ └── DDS2.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── DDS2.archive.rpt
│ │ │ ├── DDS2.asm.rpt
│ │ │ ├── DDS2.done
│ │ │ ├── DDS2.eda.rpt
│ │ │ ├── DDS2.fit.rpt
│ │ │ ├── DDS2.fit.smsg
│ │ │ ├── DDS2.fit.summary
│ │ │ ├── DDS2.flow.rpt
│ │ │ ├── DDS2.jdi
│ │ │ ├── DDS2.map.rpt
│ │ │ ├── DDS2.map.smsg
│ │ │ ├── DDS2.map.summary
│ │ │ ├── DDS2.pin
│ │ │ ├── DDS2.qarlog
│ │ │ ├── DDS2.sof
│ │ │ ├── DDS2.sta.rpt
│ │ │ └── DDS2.sta.summary
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── DDS2_8_1200mv_0c_slow.vo
│ │ │ ├── DDS2_8_1200mv_0c_v_slow.sdo
│ │ │ ├── DDS2_8_1200mv_85c_slow.vo
│ │ │ ├── DDS2_8_1200mv_85c_v_slow.sdo
│ │ │ ├── DDS2_min_1200mv_0c_fast.vo
│ │ │ ├── DDS2_min_1200mv_0c_v_fast.sdo
│ │ │ ├── DDS2_modelsim.xrf
│ │ │ ├── DDS2.sft
│ │ │ ├── DDS2.vo
│ │ │ └── DDS2_v.sdo
│ │ ├── stp1_auto_stripped.stp
│ │ └── stp1.stp
│ └── src
│ ├── CMD.v
│ ├── DAC_2CH.v
│ ├── DDS2.v
│ ├── DDS_Module.v
│ ├── tlv5618.v
│ ├── uart_byte_rx.v
│ └── uart_rx_frameend.v
├── 30_Uart2EEPROM
│ ├── core
│ │ ├── fifo_rd_bb.v
│ │ ├── fifo_rd.qip
│ │ ├── fifo_rd.v
│ │ ├── fifo_wr_bb.v
│ │ ├── fifo_wr.qip
│ │ ├── fifo_wr.v
│ │ └── greybox_tmp
│ │ └── cbx_args.txt
│ ├── dev
│ │ ├── db
│ │ │ ├── a_dpfifo_1o31.tdf
│ │ │ ├── a_dpfifo_vq31.tdf
│ │ │ ├── a_fefifo_b6f.tdf
│ │ │ ├── altsyncram_fb81.tdf
│ │ │ ├── altsyncram_m0k1.tdf
│ │ │ ├── cmpr_js8.tdf
│ │ │ ├── cntr_1ob.tdf
│ │ │ ├── cntr_ba7.tdf
│ │ │ ├── cntr_do7.tdf
│ │ │ ├── cntr_u9b.tdf
│ │ │ ├── cntr_v9b.tdf
│ │ │ ├── dpram_2711.tdf
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── prev_cmp_Uart2EEPROM.qmsg
│ │ │ ├── scfifo_ok31.tdf
│ │ │ ├── scfifo_qh31.tdf
│ │ │ ├── Uart2EEPROM.(0).cnf.cdb
│ │ │ ├── Uart2EEPROM.(0).cnf.hdb
│ │ │ ├── Uart2EEPROM.(10).cnf.cdb
│ │ │ ├── Uart2EEPROM.(10).cnf.hdb
│ │ │ ├── Uart2EEPROM.(11).cnf.cdb
│ │ │ ├── Uart2EEPROM.(11).cnf.hdb
│ │ │ ├── Uart2EEPROM.(12).cnf.cdb
│ │ │ ├── Uart2EEPROM.(12).cnf.hdb
│ │ │ ├── Uart2EEPROM.(13).cnf.cdb
│ │ │ ├── Uart2EEPROM.(13).cnf.hdb
│ │ │ ├── Uart2EEPROM.(14).cnf.cdb
│ │ │ ├── Uart2EEPROM.(14).cnf.hdb
│ │ │ ├── Uart2EEPROM.(15).cnf.cdb
│ │ │ ├── Uart2EEPROM.(15).cnf.hdb
│ │ │ ├── Uart2EEPROM.(16).cnf.cdb
│ │ │ ├── Uart2EEPROM.(16).cnf.hdb
│ │ │ ├── Uart2EEPROM.(17).cnf.cdb
│ │ │ ├── Uart2EEPROM.(17).cnf.hdb
│ │ │ ├── Uart2EEPROM.(18).cnf.cdb
│ │ │ ├── Uart2EEPROM.(18).cnf.hdb
│ │ │ ├── Uart2EEPROM.(19).cnf.cdb
│ │ │ ├── Uart2EEPROM.(19).cnf.hdb
│ │ │ ├── Uart2EEPROM.(1).cnf.cdb
│ │ │ ├── Uart2EEPROM.(1).cnf.hdb
│ │ │ ├── Uart2EEPROM.(20).cnf.cdb
│ │ │ ├── Uart2EEPROM.(20).cnf.hdb
│ │ │ ├── Uart2EEPROM.(21).cnf.cdb
│ │ │ ├── Uart2EEPROM.(21).cnf.hdb
│ │ │ ├── Uart2EEPROM.(22).cnf.cdb
│ │ │ ├── Uart2EEPROM.(22).cnf.hdb
│ │ │ ├── Uart2EEPROM.(23).cnf.cdb
│ │ │ ├── Uart2EEPROM.(23).cnf.hdb
│ │ │ ├── Uart2EEPROM.(2).cnf.cdb
│ │ │ ├── Uart2EEPROM.(2).cnf.hdb
│ │ │ ├── Uart2EEPROM.(3).cnf.cdb
│ │ │ ├── Uart2EEPROM.(3).cnf.hdb
│ │ │ ├── Uart2EEPROM.(4).cnf.cdb
│ │ │ ├── Uart2EEPROM.(4).cnf.hdb
│ │ │ ├── Uart2EEPROM.(5).cnf.cdb
│ │ │ ├── Uart2EEPROM.(5).cnf.hdb
│ │ │ ├── Uart2EEPROM.(6).cnf.cdb
│ │ │ ├── Uart2EEPROM.(6).cnf.hdb
│ │ │ ├── Uart2EEPROM.(7).cnf.cdb
│ │ │ ├── Uart2EEPROM.(7).cnf.hdb
│ │ │ ├── Uart2EEPROM.(8).cnf.cdb
│ │ │ ├── Uart2EEPROM.(8).cnf.hdb
│ │ │ ├── Uart2EEPROM.(9).cnf.cdb
│ │ │ ├── Uart2EEPROM.(9).cnf.hdb
│ │ │ ├── Uart2EEPROM.cbx.xml
│ │ │ ├── Uart2EEPROM.cmp_merge.kpt
│ │ │ ├── Uart2EEPROM.cmp.rdb
│ │ │ ├── Uart2EEPROM.db_info
│ │ │ ├── Uart2EEPROM.hier_info
│ │ │ ├── Uart2EEPROM.hif
│ │ │ ├── Uart2EEPROM.ipinfo
│ │ │ ├── Uart2EEPROM.lpc.html
│ │ │ ├── Uart2EEPROM.lpc.rdb
│ │ │ ├── Uart2EEPROM.lpc.txt
│ │ │ ├── Uart2EEPROM.map.ammdb
│ │ │ ├── Uart2EEPROM.map_bb.cdb
│ │ │ ├── Uart2EEPROM.map_bb.hdb
│ │ │ ├── Uart2EEPROM.map_bb.logdb
│ │ │ ├── Uart2EEPROM.map.bpm
│ │ │ ├── Uart2EEPROM.map.cdb
│ │ │ ├── Uart2EEPROM.map.hdb
│ │ │ ├── Uart2EEPROM.map.kpt
│ │ │ ├── Uart2EEPROM.map.logdb
│ │ │ ├── Uart2EEPROM.map.qmsg
│ │ │ ├── Uart2EEPROM.map.rdb
│ │ │ ├── Uart2EEPROM.pre_map.hdb
│ │ │ ├── Uart2EEPROM.pti_db_list.ddb
│ │ │ ├── Uart2EEPROM.root_partition.map.reg_db.cdb
│ │ │ ├── Uart2EEPROM.rtlv.hdb
│ │ │ ├── Uart2EEPROM.rtlv_sg.cdb
│ │ │ ├── Uart2EEPROM.rtlv_sg_swap.cdb
│ │ │ ├── Uart2EEPROM.sgdiff.cdb
│ │ │ ├── Uart2EEPROM.sgdiff.hdb
│ │ │ ├── Uart2EEPROM.sld_design_entry_dsc.sci
│ │ │ ├── Uart2EEPROM.sld_design_entry.sci
│ │ │ ├── Uart2EEPROM.smart_action.txt
│ │ │ ├── Uart2EEPROM.smp_dump.txt
│ │ │ ├── Uart2EEPROM.syn_hier_info
│ │ │ ├── Uart2EEPROM.tis_db_list.ddb
│ │ │ └── Uart2EEPROM.tmw_info
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── Uart2EEPROM.db_info
│ │ │ │ ├── Uart2EEPROM.root_partition.map.cdb
│ │ │ │ ├── Uart2EEPROM.root_partition.map.dpi
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.cdb
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.hb_info
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.hdb
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.sig
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hdb
│ │ │ │ └── Uart2EEPROM.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── Uart2EEPROM.done
│ │ │ ├── Uart2EEPROM.flow.rpt
│ │ │ ├── Uart2EEPROM.map.rpt
│ │ │ ├── Uart2EEPROM.map.smsg
│ │ │ └── Uart2EEPROM.map.summary
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── cmd_analysis
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fifo_rd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fifo_wr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @i2@c
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @m24@l@c04@b
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @m24@l@c64
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_byte_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_byte_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_eeprom
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_eeprom_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak1
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak2
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak3
│ │ │ ├── verilog_libs
│ │ │ │ ├── altera_lnsim_ver
│ │ │ │ │ ├── altera_arriavgz_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_arriav_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_cyclonev_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_generic_pll_functions
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_lnsim_functions
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_mult_add
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_mult_add_rtl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_pll_reconfig_tasks
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_stratixv_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_accumulator_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_adder_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_coef_reg_ext_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_data_split_reg_ext_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_dynamic_signed_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_multiplier_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_preadder_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_register_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_register_with_ext_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_scanchain
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_signed_extension_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_systolic_adder_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_mlab_cell_core
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_mlab_cell_pulse_generator
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_mlab_latch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_ram_block
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_ram_pulse_generator
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_ram_register
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_porta_latches
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_porta_registers
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dprio_init
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dps_extra_kick
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_28nm_hp_mlab_cell_impl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_28nm_lc_mlab_cell_impl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_cdr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_device_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_m10k
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_m20k
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_mux
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── pll_dps_lcell_comb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ └── _vmake
│ │ │ │ ├── altera_mf_ver
│ │ │ │ │ ├── a_graycounter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt3pram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altaccumulate
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_aeq_s4
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_av
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_c3gxb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_mm
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_sv
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altclklock
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altddio_bidir
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altddio_in
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altddio_out
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_dfe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altdpram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_std_synchronizer
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_std_synchronizer_bundle
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_eyemon
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altfp_mult
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altlvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altlvds_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altmult_accum
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altmult_add
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altparallel_flash_loader
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altpll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altserial_flash_loader
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altshift_taps
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsource_probe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsqrt
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsquare
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altstratixii_oct
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsyncram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── arm_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── arm_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── arm_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cda_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cda_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cda_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneiiigl_post_divider
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_async
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_dffpipe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_fefifo
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_low_latency
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_mixed_widths
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_sync
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffp
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dummy_hub
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── flexible_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── flexible_lvds_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── jtag_tap_controller
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lcell
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_pll_reg
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_stratixii_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_stratix_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── parallel_add
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── pll_iobuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── scfifo
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── signal_gen
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── sld_signaltap
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── sld_virtual_jtag
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── sld_virtual_jtag_basic
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixiii_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixii_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixii_tx_outclk
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratix_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratix_tx_outclk
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixv_local_clk_divider
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stx_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stx_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stx_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ttn_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ttn_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ttn_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ └── _vmake
│ │ │ │ ├── altera_ver
│ │ │ │ │ ├── alt_bidir_buf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_bidir_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_inbuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_inbuf_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_iobuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_iobuf_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf_tri
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf_tri_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── carry
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── carry_sum
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cascade
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── clklock
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffea
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffeas
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dlatch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── exp
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── global
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── jkff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── jkffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── latch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lut_input
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lut_output
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── opndrn
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── prim_gdff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @p@r@i@m_@g@d@f@f_@l@o@w
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── prim_gjkff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── prim_gsrff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── prim_gtff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── row_global
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── soft
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── srff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── srffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── tff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── tffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @t@r@i
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ └── _vmake
│ │ │ │ ├── cycloneive_ver
│ │ │ │ │ ├── cycloneive_and1
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_and16
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_apfcontroller
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_b17mux21
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_b5mux21
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_bmux21
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_clkctrl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_crcblock
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ddio_oe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ddio_out
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_dffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ena_reg
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_io_ibuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_io_obuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_io_pad
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_jtag
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_latch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_lcell_comb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mac_data_reg
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mac_mult
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mac_mult_internal
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mac_out
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mac_sign_reg
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mux21
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_mux41
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_nmux21
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_oscillator
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_pll_reg
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_pseudo_diff_out
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ram_block
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ram_pulse_generator
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_ram_register
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_routing_wire
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_rublock
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_termination
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_termination_ctrl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneive_termination_rupdn
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
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│ │ │ │ ├── lpm_ver
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── lpm_abs
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lpm_add_sub
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│ │ │ │ │ ├── lpm_and
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lpm_bipad
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
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│ │ │ │ │ ├── lpm_clshift
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lpm_compare
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── _primary.vhd
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│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lpm_counter
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── _primary.vhd
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│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
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│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lpm_inpad
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── lpm_xor
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ └── sgate_ver
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│ │ │ │ ├── io_buf_opdrn
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── oper_latch
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ └── _vmake
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│ │ ├── cmd_analysis.PNG
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│ │ ├── I2C_24LC64_3.PNG
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│ │ ├── uart_eeprom2.PNG
│ │ └── uart_eeprom3.PNG
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│ ├── cmd_analysis.v
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│ │ └── uart_scope.restore.rpt
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│ │ │ ├── Sdram_Control.sld_design_entry.sci
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│ │ │ │ ├── Sdram_Control.db_info
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│ │ │ │ └── Sdram_Control.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── Sdram_Control.done
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│ │ │ ├── Sdram_Control.fit.smsg
│ │ │ ├── Sdram_Control.fit.summary
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│ │ │ ├── Sdram_Control.map.smsg
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│ │ ├── Sdram_Control_nativelink_simulation.rpt
│ │ ├── Sdram_Control.qpf
│ │ ├── Sdram_Control.qsf
│ │ └── Sdram_Control.qws
│ ├── img
│ │ ├── sdram_control_top1.PNG
│ │ ├── sdram_control_top2.PNG
│ │ └── sdram_control_top3.PNG
│ ├── RemoveTemp.bat
│ ├── sim
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│ │ ├── sdram_init_tb.v
│ │ ├── sdr_parameters.h
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│ ├── sdram_control_top.v
│ ├── sdram_control_top.vPreview
│ ├── sdram_control.v
│ ├── sdram_init.v
│ └── Sdram_Params.h
└── 33_Uart2Sdram2TFT
├── core
│ ├── fifo_rd_bb.v
│ ├── fifo_rd.qip
│ ├── fifo_rd.v
│ ├── fifo_wr_bb.v
│ ├── fifo_wr.qip
│ ├── fifo_wr.v
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── pll_bb.v
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│ ├── pll.qip
│ └── pll.v
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│ │ ├── Uart2Sdram2TFT.(19).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(1).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(1).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(20).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(20).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(21).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(21).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(22).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(22).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(23).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(23).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(24).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(24).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(25).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(25).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(26).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(26).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(27).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(27).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(28).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(28).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(29).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(29).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(2).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(2).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(30).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(30).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(31).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(31).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(32).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(32).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(33).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(33).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(34).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(34).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(35).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(35).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(36).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(36).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(3).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(3).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(4).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(4).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(5).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(5).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(6).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(6).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(7).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(7).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(8).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(8).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(9).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(9).cnf.hdb
│ │ ├── Uart2Sdram2TFT.cbx.xml
│ │ ├── Uart2Sdram2TFT.cmp_merge.kpt
│ │ ├── Uart2Sdram2TFT.cmp.rdb
│ │ ├── Uart2Sdram2TFT.db_info
│ │ ├── Uart2Sdram2TFT.hier_info
│ │ ├── Uart2Sdram2TFT.hif
│ │ ├── Uart2Sdram2TFT.ipinfo
│ │ ├── Uart2Sdram2TFT.lpc.html
│ │ ├── Uart2Sdram2TFT.lpc.rdb
│ │ ├── Uart2Sdram2TFT.lpc.txt
│ │ ├── Uart2Sdram2TFT.map.ammdb
│ │ ├── Uart2Sdram2TFT.map_bb.cdb
│ │ ├── Uart2Sdram2TFT.map_bb.hdb
│ │ ├── Uart2Sdram2TFT.map_bb.logdb
│ │ ├── Uart2Sdram2TFT.map.bpm
│ │ ├── Uart2Sdram2TFT.map.cdb
│ │ ├── Uart2Sdram2TFT.map.hdb
│ │ ├── Uart2Sdram2TFT.map.kpt
│ │ ├── Uart2Sdram2TFT.map.logdb
│ │ ├── Uart2Sdram2TFT.map.qmsg
│ │ ├── Uart2Sdram2TFT.map.rdb
│ │ ├── Uart2Sdram2TFT.pre_map.hdb
│ │ ├── Uart2Sdram2TFT.pti_db_list.ddb
│ │ ├── Uart2Sdram2TFT.root_partition.map.reg_db.cdb
│ │ ├── Uart2Sdram2TFT.rtlv.hdb
│ │ ├── Uart2Sdram2TFT.rtlv_sg.cdb
│ │ ├── Uart2Sdram2TFT.rtlv_sg_swap.cdb
│ │ ├── Uart2Sdram2TFT.sgdiff.cdb
│ │ ├── Uart2Sdram2TFT.sgdiff.hdb
│ │ ├── Uart2Sdram2TFT.sld_design_entry_dsc.sci
│ │ ├── Uart2Sdram2TFT.sld_design_entry.sci
│ │ ├── Uart2Sdram2TFT.smart_action.txt
│ │ ├── Uart2Sdram2TFT.smp_dump.txt
│ │ ├── Uart2Sdram2TFT.syn_hier_info
│ │ ├── Uart2Sdram2TFT.tis_db_list.ddb
│ │ └── Uart2Sdram2TFT.tmw_info
│ ├── fifo_rd.qip
│ ├── fifo_wr.qip
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── Uart2Sdram2TFT.db_info
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.cdb
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.dpi
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.cdb
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.hb_info
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.hdb
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.sig
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hdb
│ │ │ └── Uart2Sdram2TFT.root_partition.map.kpt
│ │ └── README
│ ├── output_files
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── pll.qip
│ │ ├── Uart2Sdram2TFT.done
│ │ ├── Uart2Sdram2TFT.fit.smsg
│ │ ├── Uart2Sdram2TFT.fit.summary
│ │ ├── Uart2Sdram2TFT.flow.rpt
│ │ ├── Uart2Sdram2TFT.jdi
│ │ ├── uart2sdram2tft.jic
│ │ ├── uart2sdram2tft.map
│ │ ├── Uart2Sdram2TFT.map.rpt
│ │ ├── Uart2Sdram2TFT.map.smsg
│ │ ├── Uart2Sdram2TFT.map.summary
│ │ ├── Uart2Sdram2TFT.pin
│ │ ├── Uart2Sdram2TFT.sof
│ │ └── Uart2Sdram2TFT.sta.summary
│ ├── PLLJ_PLLSPE_INFO.txt
│ ├── pll.qip
│ ├── Uart2Sdram2TFT_nativelink_simulation.rpt
│ ├── Uart2Sdram2TFT.qpf
│ ├── Uart2Sdram2TFT.qsf
│ └── Uart2Sdram2TFT.qws
├── img
│ ├── uart2sdram2tft1.PNG
│ ├── uart2sdram2tft2.PNG
│ └── uart2sdram2tft3.PNG
├── RemoveTemp.bat
├── sim
│ ├── sdram_control_top_tb.v
│ ├── sdr_parameters.h
│ ├── sdr.v
│ └── uart2sdram2tft_tb.v
├── src
│ ├── sdram_control_top.v
│ ├── sdram_control_top.vPreview
│ ├── sdram_control.v
│ ├── sdram_init.v
│ ├── Sdram_Params.h
│ ├── tft_ctrl.v
│ ├── uart2sdram2tft.v
│ ├── uart_byte_rx.v
│ └── uart_byte_tx.v
└── 工具
├── Picture2Hex
│ └── Release
│ ├── Picture2Hex.exe
│ ├── Picture2Hex.pdb
│ └── 使用说明.txt
└── 串口传图
├── img
│ └── 0001.bmp
├── logo1.c
├── logo.c
├── 串口传图.exe
├── 串口传图.pdb
└── 波特率1562500.txt
714 directories, 4576 files
小梅哥自学笔记的书本源码，写的很细，很好，很适合verilog初学者的学习
【实例截图】
【核心代码】
f206959c-01e5-455b-8e35-7120470ea12c
├── chapter3
│ ├── class10_BCD_Counter
│ │ ├── prj
│ │ │ ├── BCD_Counter_nativelink_simulation.rpt
│ │ │ ├── BCD_Counter.qpf
│ │ │ ├── BCD_Counter.qsf
│ │ │ ├── BCD_Counter.qws
│ │ │ ├── db
│ │ │ │ ├── BCD_Counter.(0).cnf.cdb
│ │ │ │ ├── BCD_Counter.(0).cnf.hdb
│ │ │ │ ├── BCD_Counter.asm_labs.ddb
│ │ │ │ ├── BCD_Counter.asm.qmsg
│ │ │ │ ├── BCD_Counter.asm.rdb
│ │ │ │ ├── BCD_Counter.cbx.xml
│ │ │ │ ├── BCD_Counter.cmp.bpm
│ │ │ │ ├── BCD_Counter.cmp.cdb
│ │ │ │ ├── BCD_Counter.cmp.hdb
│ │ │ │ ├── BCD_Counter.cmp.idb
│ │ │ │ ├── BCD_Counter.cmp.kpt
│ │ │ │ ├── BCD_Counter.cmp.logdb
│ │ │ │ ├── BCD_Counter.cmp_merge.kpt
│ │ │ │ ├── BCD_Counter.cmp.rdb
│ │ │ │ ├── BCD_Counter.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ ├── BCD_Counter.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ │ ├── BCD_Counter.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ │ ├── BCD_Counter.db_info
│ │ │ │ ├── BCD_Counter.eda.qmsg
│ │ │ │ ├── BCD_Counter.fit.qmsg
│ │ │ │ ├── BCD_Counter.hier_info
│ │ │ │ ├── BCD_Counter.hif
│ │ │ │ ├── BCD_Counter.ipinfo
│ │ │ │ ├── BCD_Counter.lpc.html
│ │ │ │ ├── BCD_Counter.lpc.rdb
│ │ │ │ ├── BCD_Counter.lpc.txt
│ │ │ │ ├── BCD_Counter.map.ammdb
│ │ │ │ ├── BCD_Counter.map_bb.cdb
│ │ │ │ ├── BCD_Counter.map_bb.hdb
│ │ │ │ ├── BCD_Counter.map_bb.logdb
│ │ │ │ ├── BCD_Counter.map.bpm
│ │ │ │ ├── BCD_Counter.map.cdb
│ │ │ │ ├── BCD_Counter.map.hdb
│ │ │ │ ├── BCD_Counter.map.kpt
│ │ │ │ ├── BCD_Counter.map.logdb
│ │ │ │ ├── BCD_Counter.map.qmsg
│ │ │ │ ├── BCD_Counter.map.rdb
│ │ │ │ ├── BCD_Counter.pre_map.hdb
│ │ │ │ ├── BCD_Counter.pti_db_list.ddb
│ │ │ │ ├── BCD_Counter.root_partition.map.reg_db.cdb
│ │ │ │ ├── BCD_Counter.routing.rdb
│ │ │ │ ├── BCD_Counter.rtlv.hdb
│ │ │ │ ├── BCD_Counter.rtlv_sg.cdb
│ │ │ │ ├── BCD_Counter.rtlv_sg_swap.cdb
│ │ │ │ ├── BCD_Counter.sgdiff.cdb
│ │ │ │ ├── BCD_Counter.sgdiff.hdb
│ │ │ │ ├── BCD_Counter.sld_design_entry_dsc.sci
│ │ │ │ ├── BCD_Counter.sld_design_entry.sci
│ │ │ │ ├── BCD_Counter.smart_action.txt
│ │ │ │ ├── BCD_Counter.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ │ ├── BCD_Counter.sta.qmsg
│ │ │ │ ├── BCD_Counter.sta.rdb
│ │ │ │ ├── BCD_Counter.syn_hier_info
│ │ │ │ ├── BCD_Counter.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ ├── BCD_Counter.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ ├── BCD_Counter.tis_db_list.ddb
│ │ │ │ ├── BCD_Counter.tmw_info
│ │ │ │ ├── BCD_Counter.vpr.ammdb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── BCD_Counter.db_info
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.ammdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.cdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.dfp
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.hdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.kpt
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.logdb
│ │ │ │ │ ├── BCD_Counter.root_partition.cmp.rcfdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.cdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.dpi
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hbdb.sig
│ │ │ │ │ ├── BCD_Counter.root_partition.map.hdb
│ │ │ │ │ └── BCD_Counter.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── BCD_Counter.asm.rpt
│ │ │ │ ├── BCD_Counter.done
│ │ │ │ ├── BCD_Counter.eda.rpt
│ │ │ │ ├── BCD_Counter.fit.rpt
│ │ │ │ ├── BCD_Counter.fit.smsg
│ │ │ │ ├── BCD_Counter.fit.summary
│ │ │ │ ├── BCD_Counter.flow.rpt
│ │ │ │ ├── BCD_Counter.jdi
│ │ │ │ ├── BCD_Counter.map.rpt
│ │ │ │ ├── BCD_Counter.map.summary
│ │ │ │ ├── BCD_Counter.pin
│ │ │ │ ├── BCD_Counter.sof
│ │ │ │ ├── BCD_Counter.sta.rpt
│ │ │ │ └── BCD_Counter.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── BCD_Counter_8_1200mv_0c_slow.vo
│ │ │ ├── BCD_Counter_8_1200mv_0c_v_slow.sdo
│ │ │ ├── BCD_Counter_8_1200mv_85c_slow.vo
│ │ │ ├── BCD_Counter_8_1200mv_85c_v_slow.sdo
│ │ │ ├── BCD_Counter_min_1200mv_0c_fast.vo
│ │ │ ├── BCD_Counter_min_1200mv_0c_v_fast.sdo
│ │ │ ├── BCD_Counter_modelsim.xrf
│ │ │ ├── BCD_Counter_run_msim_rtl_verilog.do
│ │ │ ├── BCD_Counter.sft
│ │ │ ├── BCD_Counter.vo
│ │ │ ├── BCD_Counter_v.sdo
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @b@c@d_@counter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @b@c@d_@counter_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── BCD_Counter_top.v
│ │ │ ├── BCD_Counter.v
│ │ │ └── BCD_Counter.v.bak
│ │ └── testbench
│ │ ├── BCD_Counter_tb.v
│ │ └── BCD_Counter_top_tb.v
│ ├── class11_block_nonblock
│ │ ├── prj
│ │ │ ├── block_nonblock_nativelink_simulation.rpt
│ │ │ ├── block_nonblock.qpf
│ │ │ ├── block_nonblock.qsf
│ │ │ ├── block_nonblock.qws
│ │ │ ├── db
│ │ │ │ ├── block_nonblock.(0).cnf.cdb
│ │ │ │ ├── block_nonblock.(0).cnf.hdb
│ │ │ │ ├── block_nonblock.asm_labs.ddb
│ │ │ │ ├── block_nonblock.asm.qmsg
│ │ │ │ ├── block_nonblock.asm.rdb
│ │ │ │ ├── block_nonblock.cbx.xml
│ │ │ │ ├── block_nonblock.cmp.bpm
│ │ │ │ ├── block_nonblock.cmp.cdb
│ │ │ │ ├── block_nonblock.cmp.hdb
│ │ │ │ ├── block_nonblock.cmp.idb
│ │ │ │ ├── block_nonblock.cmp.kpt
│ │ │ │ ├── block_nonblock.cmp.logdb
│ │ │ │ ├── block_nonblock.cmp_merge.kpt
│ │ │ │ ├── block_nonblock.cmp.rdb
│ │ │ │ ├── block_nonblock.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ ├── block_nonblock.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ │ ├── block_nonblock.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ │ ├── block_nonblock.db_info
│ │ │ │ ├── block_nonblock.eda.qmsg
│ │ │ │ ├── block_nonblock.fit.qmsg
│ │ │ │ ├── block_nonblock.hier_info
│ │ │ │ ├── block_nonblock.hif
│ │ │ │ ├── block_nonblock.ipinfo
│ │ │ │ ├── block_nonblock.lpc.html
│ │ │ │ ├── block_nonblock.lpc.rdb
│ │ │ │ ├── block_nonblock.lpc.txt
│ │ │ │ ├── block_nonblock.map.ammdb
│ │ │ │ ├── block_nonblock.map_bb.cdb
│ │ │ │ ├── block_nonblock.map_bb.hdb
│ │ │ │ ├── block_nonblock.map_bb.logdb
│ │ │ │ ├── block_nonblock.map.bpm
│ │ │ │ ├── block_nonblock.map.cdb
│ │ │ │ ├── block_nonblock.map.hdb
│ │ │ │ ├── block_nonblock.map.kpt
│ │ │ │ ├── block_nonblock.map.logdb
│ │ │ │ ├── block_nonblock.map.qmsg
│ │ │ │ ├── block_nonblock.map.rdb
│ │ │ │ ├── block_nonblock.pre_map.hdb
│ │ │ │ ├── block_nonblock.pti_db_list.ddb
│ │ │ │ ├── block_nonblock.root_partition.map.reg_db.cdb
│ │ │ │ ├── block_nonblock.routing.rdb
│ │ │ │ ├── block_nonblock.rtlv.hdb
│ │ │ │ ├── block_nonblock.rtlv_sg.cdb
│ │ │ │ ├── block_nonblock.rtlv_sg_swap.cdb
│ │ │ │ ├── block_nonblock.sgdiff.cdb
│ │ │ │ ├── block_nonblock.sgdiff.hdb
│ │ │ │ ├── block_nonblock.sld_design_entry_dsc.sci
│ │ │ │ ├── block_nonblock.sld_design_entry.sci
│ │ │ │ ├── block_nonblock.smart_action.txt
│ │ │ │ ├── block_nonblock.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ │ ├── block_nonblock.sta.qmsg
│ │ │ │ ├── block_nonblock.sta.rdb
│ │ │ │ ├── block_nonblock.syn_hier_info
│ │ │ │ ├── block_nonblock.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ ├── block_nonblock.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ ├── block_nonblock.tis_db_list.ddb
│ │ │ │ ├── block_nonblock.vpr.ammdb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── block_nonblock.db_info
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.ammdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.cdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.dfp
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.hdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.kpt
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.logdb
│ │ │ │ │ ├── block_nonblock.root_partition.cmp.rcfdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.cdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.dpi
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── block_nonblock.root_partition.map.hbdb.sig
│ │ │ │ │ ├── block_nonblock.root_partition.map.hdb
│ │ │ │ │ └── block_nonblock.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── block_nonblock.asm.rpt
│ │ │ │ ├── block_nonblock.done
│ │ │ │ ├── block_nonblock.eda.rpt
│ │ │ │ ├── block_nonblock.fit.rpt
│ │ │ │ ├── block_nonblock.fit.smsg
│ │ │ │ ├── block_nonblock.fit.summary
│ │ │ │ ├── block_nonblock.flow.rpt
│ │ │ │ ├── block_nonblock.jdi
│ │ │ │ ├── block_nonblock.map.rpt
│ │ │ │ ├── block_nonblock.map.summary
│ │ │ │ ├── block_nonblock.pin
│ │ │ │ ├── block_nonblock.sof
│ │ │ │ ├── block_nonblock.sta.rpt
│ │ │ │ └── block_nonblock.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── block_nonblock_8_1200mv_0c_slow.vo
│ │ │ ├── block_nonblock_8_1200mv_0c_v_slow.sdo
│ │ │ ├── block_nonblock_8_1200mv_85c_slow.vo
│ │ │ ├── block_nonblock_8_1200mv_85c_v_slow.sdo
│ │ │ ├── block_nonblock_min_1200mv_0c_fast.vo
│ │ │ ├── block_nonblock_min_1200mv_0c_v_fast.sdo
│ │ │ ├── block_nonblock_modelsim.xrf
│ │ │ ├── block_nonblock_run_msim_rtl_verilog.do
│ │ │ ├── block_nonblock.sft
│ │ │ ├── block_nonblock.vo
│ │ │ ├── block_nonblock_v.sdo
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── block_nonblock
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── block_nonblock_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── block_nonblock.v
│ │ │ └── block_nonblock.v.bak
│ │ └── testbench
│ │ └── block_nonblock_tb.v
│ ├── class12_FSM_hello
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── Hello.(0).cnf.cdb
│ │ │ │ ├── Hello.(0).cnf.hdb
│ │ │ │ ├── Hello.cbx.xml
│ │ │ │ ├── Hello.cmp_merge.kpt
│ │ │ │ ├── Hello.cmp.rdb
│ │ │ │ ├── Hello.db_info
│ │ │ │ ├── Hello.hier_info
│ │ │ │ ├── Hello.hif
│ │ │ │ ├── Hello.ipinfo
│ │ │ │ ├── Hello.lpc.html
│ │ │ │ ├── Hello.lpc.rdb
│ │ │ │ ├── Hello.lpc.txt
│ │ │ │ ├── Hello.map.ammdb
│ │ │ │ ├── Hello.map_bb.cdb
│ │ │ │ ├── Hello.map_bb.hdb
│ │ │ │ ├── Hello.map_bb.logdb
│ │ │ │ ├── Hello.map.bpm
│ │ │ │ ├── Hello.map.cdb
│ │ │ │ ├── Hello.map.hdb
│ │ │ │ ├── Hello.map.kpt
│ │ │ │ ├── Hello.map.logdb
│ │ │ │ ├── Hello.map.qmsg
│ │ │ │ ├── Hello.map.rdb
│ │ │ │ ├── Hello.pre_map.hdb
│ │ │ │ ├── Hello.pti_db_list.ddb
│ │ │ │ ├── Hello.root_partition.map.reg_db.cdb
│ │ │ │ ├── Hello.rpp.qmsg
│ │ │ │ ├── Hello.rtlv.hdb
│ │ │ │ ├── Hello.rtlv_sg.cdb
│ │ │ │ ├── Hello.rtlv_sg_swap.cdb
│ │ │ │ ├── Hello.sgate.rvd
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│ │ │ │ ├── Hello.sld_design_entry.sci
│ │ │ │ ├── Hello.smart_action.txt
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│ │ │ │ ├── Hello.syn_hier_info
│ │ │ │ ├── Hello.tis_db_list.ddb
│ │ │ │ └── logic_util_heursitic.dat
│ │ │ ├── Hello_nativelink_simulation.rpt
│ │ │ ├── Hello.qpf
│ │ │ ├── Hello.qsf
│ │ │ ├── Hello.qws
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── Hello.db_info
│ │ │ │ │ ├── Hello.root_partition.map.cdb
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│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── Hello.done
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│ ├── class13_key_filter
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│ │ │ │ ├── key_filter.fit.smsg
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│ │ │ │ ├── _info
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│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ └── key_filter.v
│ │ └── testbench
│ │ ├── key_filter_tb.v
│ │ ├── key_filter_tb.v.bak
│ │ ├── key_model.v
│ │ └── key_model.v.bak
│ ├── class14_key_led_top
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── key_led_top.(0).cnf.cdb
│ │ │ │ ├── key_led_top.(0).cnf.hdb
│ │ │ │ ├── key_led_top.(1).cnf.cdb
│ │ │ │ ├── key_led_top.(1).cnf.hdb
│ │ │ │ ├── key_led_top.(2).cnf.cdb
│ │ │ │ ├── key_led_top.(2).cnf.hdb
│ │ │ │ ├── key_led_top.cbx.xml
│ │ │ │ ├── key_led_top.cmp_merge.kpt
│ │ │ │ ├── key_led_top.cmp.rdb
│ │ │ │ ├── key_led_top.db_info
│ │ │ │ ├── key_led_top.hier_info
│ │ │ │ ├── key_led_top.hif
│ │ │ │ ├── key_led_top.ipinfo
│ │ │ │ ├── key_led_top.lpc.html
│ │ │ │ ├── key_led_top.lpc.rdb
│ │ │ │ ├── key_led_top.lpc.txt
│ │ │ │ ├── key_led_top.map.ammdb
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│ │ │ │ ├── key_led_top.map.hdb
│ │ │ │ ├── key_led_top.map.kpt
│ │ │ │ ├── key_led_top.map.logdb
│ │ │ │ ├── key_led_top.map.qmsg
│ │ │ │ ├── key_led_top.map.rdb
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│ │ │ │ ├── key_led_top.pti_db_list.ddb
│ │ │ │ ├── key_led_top.root_partition.map.reg_db.cdb
│ │ │ │ ├── key_led_top.rtlv.hdb
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│ │ │ │ ├── key_led_top.sgdiff.hdb
│ │ │ │ ├── key_led_top.sld_design_entry_dsc.sci
│ │ │ │ ├── key_led_top.sld_design_entry.sci
│ │ │ │ ├── key_led_top.smart_action.txt
│ │ │ │ ├── key_led_top.smp_dump.txt
│ │ │ │ ├── key_led_top.syn_hier_info
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│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ └── prev_cmp_key_led_top.qmsg
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── key_led_top.db_info
│ │ │ │ │ ├── key_led_top.root_partition.map.cdb
│ │ │ │ │ ├── key_led_top.root_partition.map.dpi
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│ │ │ │ │ ├── key_led_top.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── key_led_top.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── key_led_top.root_partition.map.hbdb.sig
│ │ │ │ │ ├── key_led_top.root_partition.map.hdb
│ │ │ │ │ └── key_led_top.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── key_led_top_nativelink_simulation.rpt
│ │ │ ├── key_led_top.qpf
│ │ │ ├── key_led_top.qsf
│ │ │ ├── key_led_top.qws
│ │ │ ├── output_files
│ │ │ │ ├── key_led_top.done
│ │ │ │ ├── key_led_top.flow.rpt
│ │ │ │ ├── key_led_top.map.rpt
│ │ │ │ └── key_led_top.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── key_led_top_run_msim_rtl_verilog.do
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── key_filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── key_led_top
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── key_led_top_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── key_model
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── led_ctrl
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── key_filter.v
│ │ │ ├── key_filter.v.bak
│ │ │ ├── key_led_top.v
│ │ │ ├── key_led_top.v.bak
│ │ │ ├── led_ctrl.v
│ │ │ └── led_ctrl.v.bak
│ │ └── testbench
│ │ ├── key_filter_tb.v
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│ ├── class15_HEX8
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── HEX_top.(0).cnf.cdb
│ │ │ │ ├── HEX_top.(0).cnf.hdb
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│ │ │ │ ├── HEX_top.asm_labs.ddb
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│ │ │ │ ├── HEX_top.autoh_e40e1.map.reg_db.cdb
│ │ │ │ ├── HEX_top.cbx.xml
│ │ │ │ ├── HEX_top.cmp.bpm
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│ │ │ │ ├── HEX_top.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ │ ├── HEX_top.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ │ ├── HEX_top.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ │ ├── HEX_top.db_info
│ │ │ │ ├── HEX_top.eda.qmsg
│ │ │ │ ├── HEX_top.fit.qmsg
│ │ │ │ ├── HEX_top.hier_info
│ │ │ │ ├── HEX_top.hif
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│ │ │ │ ├── HEX_top.lpc.html
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│ │ │ │ ├── HEX_top.map.ammdb
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│ │ │ │ ├── HEX_top.sld_design_entry_dsc.sci
│ │ │ │ ├── HEX_top.sld_design_entry.sci
│ │ │ │ ├── HEX_top.smart_action.txt
│ │ │ │ ├── HEX_top.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ │ ├── HEX_top.sta.qmsg
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│ │ │ │ ├── HEX_top.syn_hier_info
│ │ │ │ ├── HEX_top.tiscmp.fast_1200mv_0c.ddb
│ │ │ │ ├── HEX_top.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ │ ├── HEX_top.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ │ ├── HEX_top.tiscmp.slow_1200mv_0c.ddb
│ │ │ │ ├── HEX_top.tiscmp.slow_1200mv_85c.ddb
│ │ │ │ ├── HEX_top.tis_db_list.ddb
│ │ │ │ ├── HEX_top.vpr.ammdb
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ └── prev_cmp_HEX_top.qmsg
│ │ │ ├── HEX_top.qpf
│ │ │ ├── HEX_top.qsf
│ │ │ ├── HEX_top.qws
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── HEX_top.autoh_e40e1.map.cdb
│ │ │ │ │ ├── HEX_top.autoh_e40e1.map.dpi
│ │ │ │ │ ├── HEX_top.autoh_e40e1.map.hdb
│ │ │ │ │ ├── HEX_top.autoh_e40e1.map.kpt
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│ │ │ │ │ ├── HEX_top.db_info
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│ │ │ │ │ ├── HEX_top.root_partition.cmp.cdb
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│ │ │ │ │ ├── HEX_top.root_partition.map.dpi
│ │ │ │ │ ├── HEX_top.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── HEX_top.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── HEX_top.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── HEX_top.root_partition.map.hbdb.sig
│ │ │ │ │ ├── HEX_top.root_partition.map.hdb
│ │ │ │ │ └── HEX_top.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── ISSP_bb.v
│ │ │ │ ├── ISSP.qip
│ │ │ │ └── ISSP.v
│ │ │ └── output_files
│ │ │ ├── HEX_top.asm.rpt
│ │ │ ├── HEX_top.done
│ │ │ ├── HEX_top.eda.rpt
│ │ │ ├── HEX_top.fit.rpt
│ │ │ ├── HEX_top.fit.smsg
│ │ │ ├── HEX_top.fit.summary
│ │ │ ├── HEX_top.flow.rpt
│ │ │ ├── HEX_top.jdi
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│ │ │ ├── HEX_top.map.summary
│ │ │ ├── HEX_top.pin
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│ │ │ ├── HEX_top.sta.rpt
│ │ │ └── HEX_top.sta.summary
│ │ ├── rtl
│ │ │ ├── HC595_Driver.v
│ │ │ ├── HC595_Driver.v.bak
│ │ │ ├── HEX8.v
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│ │ └── testbench
│ │ ├── HC595_Driver_tb.v
│ │ ├── HEX_tb.v
│ │ ├── HEX_tb.v.bak
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│ ├── class16_uart_tx
│ │ └── 13.0
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── prev_cmp_uart_tx_top.qmsg
│ │ │ │ ├── uart_tx_top.(0).cnf.cdb
│ │ │ │ ├── uart_tx_top.(0).cnf.hdb
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│ │ │ │ ├── uart_tx_top.(10).cnf.hdb
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│ │ │ │ ├── uart_tx_top.(11).cnf.hdb
│ │ │ │ ├── uart_tx_top.(12).cnf.cdb
│ │ │ │ ├── uart_tx_top.(12).cnf.hdb
│ │ │ │ ├── uart_tx_top.(13).cnf.cdb
│ │ │ │ ├── uart_tx_top.(13).cnf.hdb
│ │ │ │ ├── uart_tx_top.(1).cnf.cdb
│ │ │ │ ├── uart_tx_top.(1).cnf.hdb
│ │ │ │ ├── uart_tx_top.(2).cnf.cdb
│ │ │ │ ├── uart_tx_top.(2).cnf.hdb
│ │ │ │ ├── uart_tx_top.(3).cnf.cdb
│ │ │ │ ├── uart_tx_top.(3).cnf.hdb
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│ │ │ │ ├── uart_tx_top.(4).cnf.hdb
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│ │ │ │ ├── uart_tx_top.(5).cnf.hdb
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│ │ │ │ ├── uart_tx_top.(6).cnf.hdb
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│ │ │ │ ├── uart_tx_top.(7).cnf.hdb
│ │ │ │ ├── uart_tx_top.(8).cnf.cdb
│ │ │ │ ├── uart_tx_top.(8).cnf.hdb
│ │ │ │ ├── uart_tx_top.(9).cnf.cdb
│ │ │ │ ├── uart_tx_top.(9).cnf.hdb
│ │ │ │ ├── uart_tx_top.autoh_e40e1.map.reg_db.cdb
│ │ │ │ ├── uart_tx_top.cbx.xml
│ │ │ │ ├── uart_tx_top.cmp_merge.kpt
│ │ │ │ ├── uart_tx_top.cmp.rdb
│ │ │ │ ├── uart_tx_top.db_info
│ │ │ │ ├── uart_tx_top.hier_info
│ │ │ │ ├── uart_tx_top.hif
│ │ │ │ ├── uart_tx_top.ipinfo
│ │ │ │ ├── uart_tx_top.lpc.html
│ │ │ │ ├── uart_tx_top.lpc.rdb
│ │ │ │ ├── uart_tx_top.lpc.txt
│ │ │ │ ├── uart_tx_top.map.ammdb
│ │ │ │ ├── uart_tx_top.map_bb.cdb
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│ │ │ │ ├── uart_tx_top.map.hdb
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│ │ │ │ ├── uart_tx_top.rtlv.hdb
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│ │ │ │ ├── uart_tx_top.sgdiff.hdb
│ │ │ │ ├── uart_tx_top.sld_design_entry_dsc.sci
│ │ │ │ ├── uart_tx_top.sld_design_entry.sci
│ │ │ │ ├── uart_tx_top.smart_action.txt
│ │ │ │ ├── uart_tx_top.smp_dump.txt
│ │ │ │ ├── uart_tx_top.syn_hier_info
│ │ │ │ └── uart_tx_top.tis_db_list.ddb
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── uart_tx_top.autoh_e40e1.map.cdb
│ │ │ │ │ ├── uart_tx_top.autoh_e40e1.map.dpi
│ │ │ │ │ ├── uart_tx_top.autoh_e40e1.map.hdb
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│ │ │ │ │ ├── uart_tx_top.root_partition.map.dpi
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│ │ │ │ │ ├── uart_tx_top.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── uart_tx_top.root_partition.map.hbdb.sig
│ │ │ │ │ ├── uart_tx_top.root_partition.map.hdb
│ │ │ │ │ └── uart_tx_top.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── ISSP_bb.v
│ │ │ │ ├── ISSP_inst.v
│ │ │ │ ├── ISSP.qip
│ │ │ │ └── ISSP.v
│ │ │ ├── output_files
│ │ │ │ ├── uart_tx_top.done
│ │ │ │ ├── uart_tx_top.flow.rpt
│ │ │ │ ├── uart_tx_top.map.rpt
│ │ │ │ └── uart_tx_top.map.summary
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── @i@s@s@p
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── key_filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_byte_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_byte_tx_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_tx_top
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ ├── uart_tx_top_run_msim_rtl_verilog.do
│ │ │ │ └── vsim.wlf
│ │ │ ├── uart_tx_top_nativelink_simulation.rpt
│ │ │ ├── uart_tx_top.qpf
│ │ │ ├── uart_tx_top.qsf
│ │ │ └── uart_tx_top.qws
│ │ ├── rtl
│ │ │ ├── key_filter.v
│ │ │ ├── key_filter.v.bak
│ │ │ ├── uart_byte_tx.v
│ │ │ ├── uart_byte_tx.v.bak
│ │ │ ├── uart_tx_top.v
│ │ │ └── uart_tx_top.v.bak
│ │ └── testbench
│ │ ├── uart_byte_tx_tb.v
│ │ └── uart_byte_tx_tb.v.bak
│ ├── class17_uart_rx
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── prev_cmp_uart_rx_top.qmsg
│ │ │ │ ├── uart_rx_top.(0).cnf.cdb
│ │ │ │ ├── uart_rx_top.(0).cnf.hdb
│ │ │ │ ├── uart_rx_top.(10).cnf.cdb
│ │ │ │ ├── uart_rx_top.(10).cnf.hdb
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│ │ │ │ ├── uart_rx_top.(11).cnf.hdb
│ │ │ │ ├── uart_rx_top.(12).cnf.cdb
│ │ │ │ ├── uart_rx_top.(12).cnf.hdb
│ │ │ │ ├── uart_rx_top.(1).cnf.cdb
│ │ │ │ ├── uart_rx_top.(1).cnf.hdb
│ │ │ │ ├── uart_rx_top.(2).cnf.cdb
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│ │ │ │ ├── uart_rx_top.(3).cnf.cdb
│ │ │ │ ├── uart_rx_top.(3).cnf.hdb
│ │ │ │ ├── uart_rx_top.(4).cnf.cdb
│ │ │ │ ├── uart_rx_top.(4).cnf.hdb
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│ │ │ │ ├── uart_rx_top.(5).cnf.hdb
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│ │ │ │ ├── uart_rx_top.(6).cnf.hdb
│ │ │ │ ├── uart_rx_top.(7).cnf.cdb
│ │ │ │ ├── uart_rx_top.(7).cnf.hdb
│ │ │ │ ├── uart_rx_top.(8).cnf.cdb
│ │ │ │ ├── uart_rx_top.(8).cnf.hdb
│ │ │ │ ├── uart_rx_top.(9).cnf.cdb
│ │ │ │ ├── uart_rx_top.(9).cnf.hdb
│ │ │ │ ├── uart_rx_top.autoh_e40e1.map.reg_db.cdb
│ │ │ │ ├── uart_rx_top.cbx.xml
│ │ │ │ ├── uart_rx_top.cmp_merge.kpt
│ │ │ │ ├── uart_rx_top.cmp.rdb
│ │ │ │ ├── uart_rx_top.db_info
│ │ │ │ ├── uart_rx_top.hier_info
│ │ │ │ ├── uart_rx_top.hif
│ │ │ │ ├── uart_rx_top.ipinfo
│ │ │ │ ├── uart_rx_top.lpc.html
│ │ │ │ ├── uart_rx_top.lpc.rdb
│ │ │ │ ├── uart_rx_top.lpc.txt
│ │ │ │ ├── uart_rx_top.map.ammdb
│ │ │ │ ├── uart_rx_top.map_bb.cdb
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│ │ │ │ └── README
│ │ │ ├── ip
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│ │ │ │ ├── uart_rx_top.done
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│ │ │ │ │ ├── @i@s@s@p
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│ │ │ │ └── README
│ │ │ ├── output_files
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│ │ │ ├── msim_transcript
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── _info
│ │ │ │ └── _vmake
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│ │ ├── rtl
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│ │ └── testbench
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│ ├── class8_bin_counter
│ │ ├── prj
│ │ │ ├── counter_nativelink_simulation.rpt
│ │ │ ├── counter.qpf
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│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── counter.done
│ │ │ │ ├── counter.flow.rpt
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│ │ │ └── modelsim
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│ │ │ │ ├── counter_tb
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│ │ │ ├── counter.v
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│ └── class9_counter_ip
│ ├── prj
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│ │ │ ├── cmpr_qgc.tdf
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│ │ │ ├── counter_ip.smart_action.txt
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│ │ │ └── logic_util_heursitic.dat
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
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│ │ │ └── README
│ │ ├── ip
│ │ │ ├── counter_bb.v
│ │ │ ├── counter.qip
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│ │ │ └── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── output_files
│ │ │ ├── counter_ip.done
│ │ │ ├── counter_ip.flow.rpt
│ │ │ ├── counter_ip.map.rpt
│ │ │ └── counter_ip.map.summary
│ │ └── simulation
│ │ └── modelsim
│ │ ├── counter_ip_run_msim_rtl_verilog.do
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── counter
│ │ │ │ ├── _primary.dat
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│ │ │ ├── counter_tb
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│ │ │ ├── counter_top
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
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│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ └── _vmake
│ │ └── vsim.wlf
│ ├── rtl
│ │ ├── counter_top.v
│ │ └── counter_top.v.bak
│ └── testbench
│ ├── counter_tb.v
│ └── counter_top_tb.v
├── chapter4
│ ├── class18_dpram
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│ │ │ │ ├── altsyncram_ufn1.tdf
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│ │ │ │ ├── dpram.cbx.xml
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│ │ │ │ ├── dpram.cmp.rdb
│ │ │ │ ├── dpram.db_info
│ │ │ │ ├── dpram.hier_info
│ │ │ │ ├── dpram.hif
│ │ │ │ ├── dpram.ipinfo
│ │ │ │ ├── dpram.lpc.html
│ │ │ │ ├── dpram.lpc.rdb
│ │ │ │ ├── dpram.lpc.txt
│ │ │ │ ├── dpram.map.ammdb
│ │ │ │ ├── dpram.map_bb.cdb
│ │ │ │ ├── dpram.map_bb.hdb
│ │ │ │ ├── dpram.map_bb.logdb
│ │ │ │ ├── dpram.map.bpm
│ │ │ │ ├── dpram.map.cdb
│ │ │ │ ├── dpram.map.hdb
│ │ │ │ ├── dpram.map.kpt
│ │ │ │ ├── dpram.map.logdb
│ │ │ │ ├── dpram.map.qmsg
│ │ │ │ ├── dpram.map.rdb
│ │ │ │ ├── dpram.pre_map.hdb
│ │ │ │ ├── dpram.pti_db_list.ddb
│ │ │ │ ├── dpram.root_partition.map.reg_db.cdb
│ │ │ │ ├── dpram.rtlv.hdb
│ │ │ │ ├── dpram.rtlv_sg.cdb
│ │ │ │ ├── dpram.rtlv_sg_swap.cdb
│ │ │ │ ├── dpram.sgdiff.cdb
│ │ │ │ ├── dpram.sgdiff.hdb
│ │ │ │ ├── dpram.sld_design_entry_dsc.sci
│ │ │ │ ├── dpram.sld_design_entry.sci
│ │ │ │ ├── dpram.smart_action.txt
│ │ │ │ ├── dpram.syn_hier_info
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│ │ │ ├── dpram_nativelink_simulation.rpt
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│ │ │ ├── dpram.qsf
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│ │ │ │ └── README
│ │ │ ├── ip
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│ │ │ │ ├── dpram_inst.v
│ │ │ │ ├── dpram.qip
│ │ │ │ ├── dpram.v
│ │ │ │ └── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── output_files
│ │ │ │ ├── dpram.done
│ │ │ │ ├── dpram.flow.rpt
│ │ │ │ ├── dpram.map.rpt
│ │ │ │ └── dpram.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── dpram_run_msim_rtl_verilog.do
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── dpram
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── dpram_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── testbench
│ │ └── dpram_tb.v
│ ├── class19_UART_DPRAM
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── altsyncram_ufn1.tdf
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── prev_cmp_UART_DPRAM.qmsg
│ │ │ │ ├── UART_DPRAM.(0).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(0).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(1).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(1).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(2).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(2).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(3).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(3).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(4).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(4).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(5).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(5).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(6).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(6).cnf.hdb
│ │ │ │ ├── UART_DPRAM.(7).cnf.cdb
│ │ │ │ ├── UART_DPRAM.(7).cnf.hdb
│ │ │ │ ├── UART_DPRAM.cbx.xml
│ │ │ │ ├── UART_DPRAM.cmp_merge.kpt
│ │ │ │ ├── UART_DPRAM.cmp.rdb
│ │ │ │ ├── UART_DPRAM.db_info
│ │ │ │ ├── UART_DPRAM.hier_info
│ │ │ │ ├── UART_DPRAM.hif
│ │ │ │ ├── UART_DPRAM.ipinfo
│ │ │ │ ├── UART_DPRAM.lpc.html
│ │ │ │ ├── UART_DPRAM.lpc.rdb
│ │ │ │ ├── UART_DPRAM.lpc.txt
│ │ │ │ ├── UART_DPRAM.map.ammdb
│ │ │ │ ├── UART_DPRAM.map_bb.cdb
│ │ │ │ ├── UART_DPRAM.map_bb.hdb
│ │ │ │ ├── UART_DPRAM.map_bb.logdb
│ │ │ │ ├── UART_DPRAM.map.bpm
│ │ │ │ ├── UART_DPRAM.map.cdb
│ │ │ │ ├── UART_DPRAM.map.hdb
│ │ │ │ ├── UART_DPRAM.map.kpt
│ │ │ │ ├── UART_DPRAM.map.logdb
│ │ │ │ ├── UART_DPRAM.map.qmsg
│ │ │ │ ├── UART_DPRAM.map.rdb
│ │ │ │ ├── UART_DPRAM.pplq.rdb
│ │ │ │ ├── UART_DPRAM.pre_map.hdb
│ │ │ │ ├── UART_DPRAM.pti_db_list.ddb
│ │ │ │ ├── UART_DPRAM.root_partition.map.reg_db.cdb
│ │ │ │ ├── UART_DPRAM.rtlv.hdb
│ │ │ │ ├── UART_DPRAM.rtlv_sg.cdb
│ │ │ │ ├── UART_DPRAM.rtlv_sg_swap.cdb
│ │ │ │ ├── UART_DPRAM.sgdiff.cdb
│ │ │ │ ├── UART_DPRAM.sgdiff.hdb
│ │ │ │ ├── UART_DPRAM.sld_design_entry_dsc.sci
│ │ │ │ ├── UART_DPRAM.sld_design_entry.sci
│ │ │ │ ├── UART_DPRAM.smart_action.txt
│ │ │ │ ├── UART_DPRAM.smp_dump.txt
│ │ │ │ ├── UART_DPRAM.syn_hier_info
│ │ │ │ └── UART_DPRAM.tis_db_list.ddb
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── UART_DPRAM.db_info
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.cdb
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.dpi
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hbdb.sig
│ │ │ │ │ ├── UART_DPRAM.root_partition.map.hdb
│ │ │ │ │ └── UART_DPRAM.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── dpram_bb.v
│ │ │ │ ├── dpram_inst.v
│ │ │ │ ├── dpram.qip
│ │ │ │ ├── dpram.v
│ │ │ │ └── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── output_files
│ │ │ │ ├── UART_DPRAM.done
│ │ │ │ ├── UART_DPRAM.flow.rpt
│ │ │ │ ├── UART_DPRAM.map.rpt
│ │ │ │ ├── UART_DPRAM.map.smsg
│ │ │ │ └── UART_DPRAM.map.summary
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── @c@t@r@l
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── dpram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── key_filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── key_model
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_byte_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── uart_byte_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @u@a@r@t_@d@p@r@a@m
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @u@a@r@t_@d@p@r@a@m_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ ├── UART_DPRAM_run_msim_rtl_verilog.do
│ │ │ │ └── vsim.wlf
│ │ │ ├── UART_DPRAM_nativelink_simulation.rpt
│ │ │ ├── UART_DPRAM.qpf
│ │ │ ├── UART_DPRAM.qsf
│ │ │ └── UART_DPRAM.qws
│ │ ├── rtl
│ │ │ ├── CTRL.v
│ │ │ ├── CTRL.v.bak
│ │ │ ├── key_filter.v
│ │ │ ├── key_filter.v.bak
│ │ │ ├── uart_byte_rx.v
│ │ │ ├── uart_byte_rx.v.bak
│ │ │ ├── uart_byte_tx.v
│ │ │ ├── uart_byte_tx.v.bak
│ │ │ ├── UART_DPRAM.v
│ │ │ └── UART_DPRAM.v.bak
│ │ └── testbench
│ │ ├── dpram_tb.v
│ │ ├── dpram_tb.v.bak
│ │ ├── key_model.v
│ │ └── UART_DPRAM_tb.v
│ ├── class20_rom
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── altsyncram_fgc2.tdf
│ │ │ │ ├── altsyncram_h0b1.tdf
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── rom.(0).cnf.cdb
│ │ │ │ ├── rom.(0).cnf.hdb
│ │ │ │ ├── rom.(10).cnf.cdb
│ │ │ │ ├── rom.(10).cnf.hdb
│ │ │ │ ├── rom.(11).cnf.cdb
│ │ │ │ ├── rom.(11).cnf.hdb
│ │ │ │ ├── rom.(1).cnf.cdb
│ │ │ │ ├── rom.(1).cnf.hdb
│ │ │ │ ├── rom.(2).cnf.cdb
│ │ │ │ ├── rom.(2).cnf.hdb
│ │ │ │ ├── rom.(3).cnf.cdb
│ │ │ │ ├── rom.(3).cnf.hdb
│ │ │ │ ├── rom.(4).cnf.cdb
│ │ │ │ ├── rom.(4).cnf.hdb
│ │ │ │ ├── rom.(5).cnf.cdb
│ │ │ │ ├── rom.(5).cnf.hdb
│ │ │ │ ├── rom.(6).cnf.cdb
│ │ │ │ ├── rom.(6).cnf.hdb
│ │ │ │ ├── rom.(7).cnf.cdb
│ │ │ │ ├── rom.(7).cnf.hdb
│ │ │ │ ├── rom.(8).cnf.cdb
│ │ │ │ ├── rom.(8).cnf.hdb
│ │ │ │ ├── rom.(9).cnf.cdb
│ │ │ │ ├── rom.(9).cnf.hdb
│ │ │ │ ├── rom.autoh_e40e1.map.reg_db.cdb
│ │ │ │ ├── rom.cbx.xml
│ │ │ │ ├── rom.cmp_merge.kpt
│ │ │ │ ├── rom.cmp.rdb
│ │ │ │ ├── rom.db_info
│ │ │ │ ├── rom.hier_info
│ │ │ │ ├── rom.hif
│ │ │ │ ├── rom.ipinfo
│ │ │ │ ├── rom.lpc.html
│ │ │ │ ├── rom.lpc.rdb
│ │ │ │ ├── rom.lpc.txt
│ │ │ │ ├── rom.map.ammdb
│ │ │ │ ├── rom.map_bb.cdb
│ │ │ │ ├── rom.map_bb.hdb
│ │ │ │ ├── rom.map_bb.logdb
│ │ │ │ ├── rom.map.bpm
│ │ │ │ ├── rom.map.cdb
│ │ │ │ ├── rom.map.hdb
│ │ │ │ ├── rom.map.kpt
│ │ │ │ ├── rom.map.logdb
│ │ │ │ ├── rom.map.qmsg
│ │ │ │ ├── rom.map.rdb
│ │ │ │ ├── rom.pre_map.hdb
│ │ │ │ ├── rom.pti_db_list.ddb
│ │ │ │ ├── rom.root_partition.map.reg_db.cdb
│ │ │ │ ├── rom.rtlv.hdb
│ │ │ │ ├── rom.rtlv_sg.cdb
│ │ │ │ ├── rom.rtlv_sg_swap.cdb
│ │ │ │ ├── rom.sgdiff.cdb
│ │ │ │ ├── rom.sgdiff.hdb
│ │ │ │ ├── rom.sld_design_entry_dsc.sci
│ │ │ │ ├── rom.sld_design_entry.sci
│ │ │ │ ├── rom.smart_action.txt
│ │ │ │ ├── rom.syn_hier_info
│ │ │ │ └── rom.tis_db_list.ddb
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── rom.autoh_e40e1.map.cdb
│ │ │ │ │ ├── rom.autoh_e40e1.map.dpi
│ │ │ │ │ ├── rom.autoh_e40e1.map.hdb
│ │ │ │ │ ├── rom.autoh_e40e1.map.kpt
│ │ │ │ │ ├── rom.autoh_e40e1.map.logdb
│ │ │ │ │ ├── rom.db_info
│ │ │ │ │ ├── rom.root_partition.map.cdb
│ │ │ │ │ ├── rom.root_partition.map.dpi
│ │ │ │ │ ├── rom.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── rom.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── rom.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── rom.root_partition.map.hbdb.sig
│ │ │ │ │ ├── rom.root_partition.map.hdb
│ │ │ │ │ └── rom.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── rom_bb.v
│ │ │ │ ├── rom_inst.v
│ │ │ │ ├── rom.qip
│ │ │ │ └── rom.v
│ │ │ ├── output_files
│ │ │ │ ├── rom.done
│ │ │ │ ├── rom.flow.rpt
│ │ │ │ ├── rom.map.rpt
│ │ │ │ └── rom.map.summary
│ │ │ ├── ROM.mif
│ │ │ ├── rom_nativelink_simulation.rpt
│ │ │ ├── rom.qip
│ │ │ ├── rom.qpf
│ │ │ ├── rom.qsf
│ │ │ ├── rom.qws
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── ROM.mif
│ │ │ │ ├── rom_run_msim_rtl_verilog.do
│ │ │ │ ├── rom_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── ROM.ver
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── rom
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── rom_tb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vsim.wlf
│ │ │ └── sine.mif
│ │ ├── rtl
│ │ │ └── ROM_top.v
│ │ └── testbench
│ │ └── rom_tb.v
│ ├── class21_fifo
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── a_dpfifo_3u31.tdf
│ │ │ │ ├── a_fefifo_08f.tdf
│ │ │ │ ├── a_gray2bin_ugb.tdf
│ │ │ │ ├── a_graycounter_n5c.tdf
│ │ │ │ ├── a_graycounter_qn6.tdf
│ │ │ │ ├── alt_synch_pipe_36d.tdf
│ │ │ │ ├── alt_synch_pipe_46d.tdf
│ │ │ │ ├── altsyncram_q3k1.tdf
│ │ │ │ ├── altsyncram_qu01.tdf
│ │ │ │ ├── cmpr_f66.tdf
│ │ │ │ ├── cntr_3ob.tdf
│ │ │ │ ├── cntr_fo7.tdf
│ │ │ │ ├── cntr_old.tdf
│ │ │ │ ├── dcfifo_t0i1.tdf
│ │ │ │ ├── dffpipe_1v8.tdf
│ │ │ │ ├── dffpipe_2v8.tdf
│ │ │ │ ├── dffpipe_3v8.tdf
│ │ │ │ ├── dffpipe_909.tdf
│ │ │ │ ├── dpram_j811.tdf
│ │ │ │ ├── fifo.(0).cnf.cdb
│ │ │ │ ├── fifo.(0).cnf.hdb
│ │ │ │ ├── fifo.(10).cnf.cdb
│ │ │ │ ├── fifo.(10).cnf.hdb
│ │ │ │ ├── fifo.(11).cnf.cdb
│ │ │ │ ├── fifo.(11).cnf.hdb
│ │ │ │ ├── fifo.(12).cnf.cdb
│ │ │ │ ├── fifo.(12).cnf.hdb
│ │ │ │ ├── fifo.(13).cnf.cdb
│ │ │ │ ├── fifo.(13).cnf.hdb
│ │ │ │ ├── fifo.(14).cnf.cdb
│ │ │ │ ├── fifo.(14).cnf.hdb
│ │ │ │ ├── fifo.(15).cnf.cdb
│ │ │ │ ├── fifo.(15).cnf.hdb
│ │ │ │ ├── fifo.(16).cnf.cdb
│ │ │ │ ├── fifo.(16).cnf.hdb
│ │ │ │ ├── fifo.(17).cnf.cdb
│ │ │ │ ├── fifo.(17).cnf.hdb
│ │ │ │ ├── fifo.(18).cnf.cdb
│ │ │ │ ├── fifo.(18).cnf.hdb
│ │ │ │ ├── fifo.(19).cnf.cdb
│ │ │ │ ├── fifo.(19).cnf.hdb
│ │ │ │ ├── fifo.(1).cnf.cdb
│ │ │ │ ├── fifo.(1).cnf.hdb
│ │ │ │ ├── fifo.(20).cnf.cdb
│ │ │ │ ├── fifo.(20).cnf.hdb
│ │ │ │ ├── fifo.(21).cnf.cdb
│ │ │ │ ├── fifo.(21).cnf.hdb
│ │ │ │ ├── fifo.(22).cnf.cdb
│ │ │ │ ├── fifo.(22).cnf.hdb
│ │ │ │ ├── fifo.(2).cnf.cdb
│ │ │ │ ├── fifo.(2).cnf.hdb
│ │ │ │ ├── fifo.(3).cnf.cdb
│ │ │ │ ├── fifo.(3).cnf.hdb
│ │ │ │ ├── fifo.(4).cnf.cdb
│ │ │ │ ├── fifo.(4).cnf.hdb
│ │ │ │ ├── fifo.(5).cnf.cdb
│ │ │ │ ├── fifo.(5).cnf.hdb
│ │ │ │ ├── fifo.(6).cnf.cdb
│ │ │ │ ├── fifo.(6).cnf.hdb
│ │ │ │ ├── fifo.(7).cnf.cdb
│ │ │ │ ├── fifo.(7).cnf.hdb
│ │ │ │ ├── fifo.(8).cnf.cdb
│ │ │ │ ├── fifo.(8).cnf.hdb
│ │ │ │ ├── fifo.(9).cnf.cdb
│ │ │ │ ├── fifo.(9).cnf.hdb
│ │ │ │ ├── fifo.cbx.xml
│ │ │ │ ├── fifo.cmp_merge.kpt
│ │ │ │ ├── fifo.cmp.rdb
│ │ │ │ ├── fifo.db_info
│ │ │ │ ├── fifo.hier_info
│ │ │ │ ├── fifo.hif
│ │ │ │ ├── fifo.ipinfo
│ │ │ │ ├── fifo.lpc.html
│ │ │ │ ├── fifo.lpc.rdb
│ │ │ │ ├── fifo.lpc.txt
│ │ │ │ ├── fifo.map.ammdb
│ │ │ │ ├── fifo.map_bb.cdb
│ │ │ │ ├── fifo.map_bb.hdb
│ │ │ │ ├── fifo.map_bb.logdb
│ │ │ │ ├── fifo.map.bpm
│ │ │ │ ├── fifo.map.cdb
│ │ │ │ ├── fifo.map.hdb
│ │ │ │ ├── fifo.map.kpt
│ │ │ │ ├── fifo.map.logdb
│ │ │ │ ├── fifo.map.qmsg
│ │ │ │ ├── fifo.map.rdb
│ │ │ │ ├── fifo.pre_map.hdb
│ │ │ │ ├── fifo.pti_db_list.ddb
│ │ │ │ ├── fifo.root_partition.map.reg_db.cdb
│ │ │ │ ├── fifo.rtlv.hdb
│ │ │ │ ├── fifo.rtlv_sg.cdb
│ │ │ │ ├── fifo.rtlv_sg_swap.cdb
│ │ │ │ ├── fifo.sgdiff.cdb
│ │ │ │ ├── fifo.sgdiff.hdb
│ │ │ │ ├── fifo.sld_design_entry_dsc.sci
│ │ │ │ ├── fifo.sld_design_entry.sci
│ │ │ │ ├── fifo.smart_action.txt
│ │ │ │ ├── fifo.syn_hier_info
│ │ │ │ ├── fifo.tis_db_list.ddb
│ │ │ │ ├── fifo.tmw_info
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ ├── prev_cmp_fifo.qmsg
│ │ │ │ └── scfifo_foa1.tdf
│ │ │ ├── fifo_nativelink_simulation.rpt
│ │ │ ├── fifo.qpf
│ │ │ ├── fifo.qsf
│ │ │ ├── fifo.qws
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── fifo.db_info
│ │ │ │ │ ├── fifo.root_partition.map.cdb
│ │ │ │ │ ├── fifo.root_partition.map.dpi
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── fifo.root_partition.map.hbdb.sig
│ │ │ │ │ ├── fifo.root_partition.map.hdb
│ │ │ │ │ └── fifo.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── mydcfifo_bb.v
│ │ │ │ ├── mydcfifo.qip
│ │ │ │ ├── mydcfifo.v
│ │ │ │ ├── myscfifo_bb.v
│ │ │ │ ├── myscfifo.qip
│ │ │ │ ├── myscfifo.v
│ │ │ │ └── scfifo.qip
│ │ │ ├── output_files
│ │ │ │ ├── fifo.done
│ │ │ │ ├── fifo.flow.rpt
│ │ │ │ ├── fifo.map.rpt
│ │ │ │ └── fifo.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── fifo_run_msim_rtl_verilog.do
│ │ │ ├── fifo_run_msim_rtl_verilog.do.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── myscfifo
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── myscfifo_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── testbench
│ │ ├── fifo_tb.v.bak
│ │ ├── mydcfifo_tb.v
│ │ ├── mydcfifo_tb.v.bak
│ │ ├── myscfifo_tb.v
│ │ └── myscfifo_tb.v.bak
│ └── class22_pll
│ ├── prj
│ │ ├── db
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── pll.(0).cnf.cdb
│ │ │ ├── pll.(0).cnf.hdb
│ │ │ ├── pll.(1).cnf.cdb
│ │ │ ├── pll.(1).cnf.hdb
│ │ │ ├── pll.(2).cnf.cdb
│ │ │ ├── pll.(2).cnf.hdb
│ │ │ ├── pll.(3).cnf.cdb
│ │ │ ├── pll.(3).cnf.hdb
│ │ │ ├── pll.(4).cnf.cdb
│ │ │ ├── pll.(4).cnf.hdb
│ │ │ ├── pll_altpll.v
│ │ │ ├── pll.cbx.xml
│ │ │ ├── pll.cmp_merge.kpt
│ │ │ ├── pll.cmp.rdb
│ │ │ ├── pll.db_info
│ │ │ ├── pll.hier_info
│ │ │ ├── pll.hif
│ │ │ ├── pll.ipinfo
│ │ │ ├── pll.lpc.html
│ │ │ ├── pll.lpc.rdb
│ │ │ ├── pll.lpc.txt
│ │ │ ├── pll.map.ammdb
│ │ │ ├── pll.map_bb.cdb
│ │ │ ├── pll.map_bb.hdb
│ │ │ ├── pll.map_bb.logdb
│ │ │ ├── pll.map.bpm
│ │ │ ├── pll.map.cdb
│ │ │ ├── pll.map.hdb
│ │ │ ├── pll.map.kpt
│ │ │ ├── pll.map.logdb
│ │ │ ├── pll.map.qmsg
│ │ │ ├── pll.map.rdb
│ │ │ ├── pll.pplq.rdb
│ │ │ ├── pll.pre_map.hdb
│ │ │ ├── pll.pti_db_list.ddb
│ │ │ ├── pll.root_partition.map.reg_db.cdb
│ │ │ ├── pll.rtlv.hdb
│ │ │ ├── pll.rtlv_sg.cdb
│ │ │ ├── pll.rtlv_sg_swap.cdb
│ │ │ ├── pll.sgdiff.cdb
│ │ │ ├── pll.sgdiff.hdb
│ │ │ ├── pll.sld_design_entry_dsc.sci
│ │ │ ├── pll.sld_design_entry.sci
│ │ │ ├── pll.smart_action.txt
│ │ │ ├── pll.syn_hier_info
│ │ │ ├── pll.tis_db_list.ddb
│ │ │ └── prev_cmp_pll.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── pll.db_info
│ │ │ │ ├── pll.root_partition.map.cdb
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│ │ │ │ └── pll.root_partition.map.kpt
│ │ │ └── README
│ │ ├── ip
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│ │ │ │ └── cbx_args.txt
│ │ │ ├── pll_bb.v
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│ │ ├── pll_nativelink_simulation.rpt
│ │ ├── pll.qpf
│ │ ├── pll.qsf
│ │ ├── pll.qws
│ │ └── simulation
│ │ └── modelsim
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── pll_run_msim_rtl_verilog.do
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│ │ │ ├── counter
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.psm
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│ │ │ ├── pll
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├── chapter5
│ ├── class23_pwm_generator
│ │ ├── doc
│ │ │ ├── 无源蜂鸣器驱动设计.docx
│ │ │ └── 无源蜂鸣器驱动设计.pdf
│ │ ├── prj
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│ │ │ │ ├── logic_util_heursitic.dat
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│ │ │ │ └── README
│ │ │ ├── output_files
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│ │ │ └── modelsim
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│ ├── class24_DACtlv5618
│ │ ├── doc
│ │ │ └── tlv5618aid-S5HJzDMB-zZr4dN4po.pdf
│ │ ├── prj
│ │ │ ├── db
│ │ │ │ ├── logic_util_heursitic.dat
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│ ├── class25_ADCadc128s022
│ │ ├── doc
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│ │ ├── prj
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│ │ │ │ ├── adc128s022.smart_action.txt
│ │ │ │ ├── adc128s022.syn_hier_info
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│ │ │ │ ├── adc128s022.done
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│ │ │ │ └── adc128s022.map.summary
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│ │ ├── prj
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│ │ │ │ ├── ir_decode.map.hdb
│ │ │ │ ├── ir_decode.map.kpt
│ │ │ │ ├── ir_decode.map.logdb
│ │ │ │ ├── ir_decode.map.qmsg
│ │ │ │ ├── ir_decode.map.rdb
│ │ │ │ ├── ir_decode.pplq.rdb
│ │ │ │ ├── ir_decode.pre_map.hdb
│ │ │ │ ├── ir_decode.pti_db_list.ddb
│ │ │ │ ├── ir_decode.root_partition.map.reg_db.cdb
│ │ │ │ ├── ir_decode.rtlv.hdb
│ │ │ │ ├── ir_decode.rtlv_sg.cdb
│ │ │ │ ├── ir_decode.rtlv_sg_swap.cdb
│ │ │ │ ├── ir_decode.sgdiff.cdb
│ │ │ │ ├── ir_decode.sgdiff.hdb
│ │ │ │ ├── ir_decode.sld_design_entry_dsc.sci
│ │ │ │ ├── ir_decode.sld_design_entry.sci
│ │ │ │ ├── ir_decode.smart_action.txt
│ │ │ │ ├── ir_decode.smp_dump.txt
│ │ │ │ ├── ir_decode.syn_hier_info
│ │ │ │ ├── ir_decode.tis_db_list.ddb
│ │ │ │ ├── logic_util_heursitic.dat
│ │ │ │ └── prev_cmp_ir_decode.qmsg
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── ir_decode.autoh_e40e1.map.cdb
│ │ │ │ │ ├── ir_decode.autoh_e40e1.map.dpi
│ │ │ │ │ ├── ir_decode.autoh_e40e1.map.hdb
│ │ │ │ │ ├── ir_decode.autoh_e40e1.map.kpt
│ │ │ │ │ ├── ir_decode.autoh_e40e1.map.logdb
│ │ │ │ │ ├── ir_decode.db_info
│ │ │ │ │ ├── ir_decode.root_partition.map.cdb
│ │ │ │ │ ├── ir_decode.root_partition.map.dpi
│ │ │ │ │ ├── ir_decode.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── ir_decode.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── ir_decode.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── ir_decode.root_partition.map.hbdb.sig
│ │ │ │ │ ├── ir_decode.root_partition.map.hdb
│ │ │ │ │ └── ir_decode.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── ip
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── ISSP_bb.v
│ │ │ │ ├── ISSP_inst.v
│ │ │ │ ├── ISSP.qip
│ │ │ │ └── ISSP.v
│ │ │ ├── ir_decode_nativelink_simulation.rpt
│ │ │ ├── ir_decode.qpf
│ │ │ ├── ir_decode.qsf
│ │ │ ├── ir_decode.qws
│ │ │ ├── ISSP.qip
│ │ │ ├── output_files
│ │ │ │ ├── ir_decode.done
│ │ │ │ ├── ir_decode.flow.rpt
│ │ │ │ ├── ir_decode.map.rpt
│ │ │ │ └── ir_decode.map.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── ir_decode_run_msim_rtl_verilog.do
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── ir_decode
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── ir_decode_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── ir_decode_test
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @i@s@s@p
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── rtl
│ │ │ ├── ir_decode_test.v
│ │ │ ├── ir_decode_test.v.bak
│ │ │ ├── ir_decode.v
│ │ │ └── ir_decode.v.bak
│ │ └── testbench
│ │ └── ir_decode_tb.v
│ └── class27_TFT_CTRL
│ ├── prj
│ │ ├── db
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── prev_cmp_TFT_CTRL.qmsg
│ │ │ ├── prev_cmp_VGA_CTRL.qmsg
│ │ │ ├── TFT_CTRL.(0).cnf.cdb
│ │ │ ├── TFT_CTRL.(0).cnf.hdb
│ │ │ ├── TFT_CTRL.(1).cnf.cdb
│ │ │ ├── TFT_CTRL.(1).cnf.hdb
│ │ │ ├── TFT_CTRL.(2).cnf.cdb
│ │ │ ├── TFT_CTRL.(2).cnf.hdb
│ │ │ ├── TFT_CTRL.(3).cnf.cdb
│ │ │ ├── TFT_CTRL.(3).cnf.hdb
│ │ │ ├── TFT_CTRL.(4).cnf.cdb
│ │ │ ├── TFT_CTRL.(4).cnf.hdb
│ │ │ ├── TFT_CTRL.(5).cnf.cdb
│ │ │ ├── TFT_CTRL.(5).cnf.hdb
│ │ │ ├── TFT_CTRL.asm_labs.ddb
│ │ │ ├── TFT_CTRL.asm.qmsg
│ │ │ ├── TFT_CTRL.asm.rdb
│ │ │ ├── TFT_CTRL.cbx.xml
│ │ │ ├── TFT_CTRL.cmp.bpm
│ │ │ ├── TFT_CTRL.cmp.cdb
│ │ │ ├── TFT_CTRL.cmp.hdb
│ │ │ ├── TFT_CTRL.cmp.idb
│ │ │ ├── TFT_CTRL.cmp.kpt
│ │ │ ├── TFT_CTRL.cmp.logdb
│ │ │ ├── TFT_CTRL.cmp_merge.kpt
│ │ │ ├── TFT_CTRL.cmp.rdb
│ │ │ ├── TFT_CTRL.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ ├── TFT_CTRL.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ ├── TFT_CTRL.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ ├── TFT_CTRL.db_info
│ │ │ ├── TFT_CTRL.eda.qmsg
│ │ │ ├── TFT_CTRL.fit.qmsg
│ │ │ ├── TFT_CTRL.hier_info
│ │ │ ├── TFT_CTRL.hif
│ │ │ ├── TFT_CTRL.ipinfo
│ │ │ ├── TFT_CTRL.lpc.html
│ │ │ ├── TFT_CTRL.lpc.rdb
│ │ │ ├── TFT_CTRL.lpc.txt
│ │ │ ├── TFT_CTRL.map.ammdb
│ │ │ ├── TFT_CTRL.map_bb.cdb
│ │ │ ├── TFT_CTRL.map_bb.hdb
│ │ │ ├── TFT_CTRL.map_bb.logdb
│ │ │ ├── TFT_CTRL.map.bpm
│ │ │ ├── TFT_CTRL.map.cdb
│ │ │ ├── TFT_CTRL.map.hdb
│ │ │ ├── TFT_CTRL.map.kpt
│ │ │ ├── TFT_CTRL.map.logdb
│ │ │ ├── TFT_CTRL.map.qmsg
│ │ │ ├── TFT_CTRL.map.rdb
│ │ │ ├── TFT_CTRL.pplq.rdb
│ │ │ ├── TFT_CTRL.pre_map.hdb
│ │ │ ├── TFT_CTRL.pti_db_list.ddb
│ │ │ ├── TFT_CTRL.root_partition.map.reg_db.cdb
│ │ │ ├── TFT_CTRL.routing.rdb
│ │ │ ├── TFT_CTRL.rtlv.hdb
│ │ │ ├── TFT_CTRL.rtlv_sg.cdb
│ │ │ ├── TFT_CTRL.rtlv_sg_swap.cdb
│ │ │ ├── TFT_CTRL.sgdiff.cdb
│ │ │ ├── TFT_CTRL.sgdiff.hdb
│ │ │ ├── TFT_CTRL.sld_design_entry_dsc.sci
│ │ │ ├── TFT_CTRL.sld_design_entry.sci
│ │ │ ├── TFT_CTRL.smart_action.txt
│ │ │ ├── TFT_CTRL.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ ├── TFT_CTRL.sta.qmsg
│ │ │ ├── TFT_CTRL.sta.rdb
│ │ │ ├── TFT_CTRL.syn_hier_info
│ │ │ ├── TFT_CTRL.tiscmp.fast_1200mv_0c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── TFT_CTRL.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── TFT_CTRL.tis_db_list.ddb
│ │ │ ├── TFT_CTRL.vpr.ammdb
│ │ │ ├── TFT_test_pll_altpll.v
│ │ │ ├── VGA_CTRL.(0).cnf.cdb
│ │ │ ├── VGA_CTRL.(0).cnf.hdb
│ │ │ ├── VGA_CTRL.(1).cnf.cdb
│ │ │ ├── VGA_CTRL.(1).cnf.hdb
│ │ │ ├── VGA_CTRL.(2).cnf.cdb
│ │ │ ├── VGA_CTRL.(2).cnf.hdb
│ │ │ ├── VGA_CTRL.(3).cnf.cdb
│ │ │ ├── VGA_CTRL.(3).cnf.hdb
│ │ │ ├── VGA_CTRL.(4).cnf.cdb
│ │ │ ├── VGA_CTRL.(4).cnf.hdb
│ │ │ ├── VGA_CTRL.asm_labs.ddb
│ │ │ ├── VGA_CTRL.asm.qmsg
│ │ │ ├── VGA_CTRL.asm.rdb
│ │ │ ├── VGA_CTRL.cbx.xml
│ │ │ ├── VGA_CTRL.cmp.bpm
│ │ │ ├── VGA_CTRL.cmp.cdb
│ │ │ ├── VGA_CTRL.cmp.hdb
│ │ │ ├── VGA_CTRL.cmp.idb
│ │ │ ├── VGA_CTRL.cmp.kpt
│ │ │ ├── VGA_CTRL.cmp.logdb
│ │ │ ├── VGA_CTRL.cmp_merge.kpt
│ │ │ ├── VGA_CTRL.cmp.rdb
│ │ │ ├── VGA_CTRL.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ ├── VGA_CTRL.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ ├── VGA_CTRL.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ ├── VGA_CTRL.db_info
│ │ │ ├── VGA_CTRL.eda.qmsg
│ │ │ ├── VGA_CTRL.fit.qmsg
│ │ │ ├── VGA_CTRL.hier_info
│ │ │ ├── VGA_CTRL.hif
│ │ │ ├── VGA_CTRL.ipinfo
│ │ │ ├── VGA_CTRL.lpc.html
│ │ │ ├── VGA_CTRL.lpc.rdb
│ │ │ ├── VGA_CTRL.lpc.txt
│ │ │ ├── VGA_CTRL.map.ammdb
│ │ │ ├── VGA_CTRL.map_bb.cdb
│ │ │ ├── VGA_CTRL.map_bb.hdb
│ │ │ ├── VGA_CTRL.map_bb.logdb
│ │ │ ├── VGA_CTRL.map.bpm
│ │ │ ├── VGA_CTRL.map.cdb
│ │ │ ├── VGA_CTRL.map.hdb
│ │ │ ├── VGA_CTRL.map.kpt
│ │ │ ├── VGA_CTRL.map.logdb
│ │ │ ├── VGA_CTRL.map.qmsg
│ │ │ ├── VGA_CTRL.map.rdb
│ │ │ ├── VGA_CTRL.pplq.rdb
│ │ │ ├── VGA_CTRL.pre_map.hdb
│ │ │ ├── VGA_CTRL.pti_db_list.ddb
│ │ │ ├── VGA_CTRL.root_partition.map.reg_db.cdb
│ │ │ ├── VGA_CTRL.routing.rdb
│ │ │ ├── VGA_CTRL.rtlv.hdb
│ │ │ ├── VGA_CTRL.rtlv_sg.cdb
│ │ │ ├── VGA_CTRL.rtlv_sg_swap.cdb
│ │ │ ├── VGA_CTRL.sgdiff.cdb
│ │ │ ├── VGA_CTRL.sgdiff.hdb
│ │ │ ├── VGA_CTRL.sld_design_entry_dsc.sci
│ │ │ ├── VGA_CTRL.sld_design_entry.sci
│ │ │ ├── VGA_CTRL.smart_action.txt
│ │ │ ├── VGA_CTRL.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ ├── VGA_CTRL.sta.qmsg
│ │ │ ├── VGA_CTRL.sta.rdb
│ │ │ ├── VGA_CTRL.syn_hier_info
│ │ │ ├── VGA_CTRL.tiscmp.fast_1200mv_0c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── VGA_CTRL.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── VGA_CTRL.tis_db_list.ddb
│ │ │ ├── VGA_CTRL.tmw_info
│ │ │ ├── VGA_CTRL.vpr.ammdb
│ │ │ └── vga_test_pll_altpll.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── TFT_CTRL.db_info
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.ammdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.cdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.dfp
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.hdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.kpt
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.logdb
│ │ │ │ ├── TFT_CTRL.root_partition.cmp.rcfdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.cdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.dpi
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.cdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.hb_info
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.hdb
│ │ │ │ ├── TFT_CTRL.root_partition.map.hbdb.sig
│ │ │ │ ├── TFT_CTRL.root_partition.map.hdb
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│ │ │ │ ├── VGA_CTRL.db_info
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.ammdb
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│ │ │ │ ├── VGA_CTRL.root_partition.cmp.logdb
│ │ │ │ ├── VGA_CTRL.root_partition.cmp.rcfdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.cdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.dpi
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.cdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.hb_info
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.hdb
│ │ │ │ ├── VGA_CTRL.root_partition.map.hbdb.sig
│ │ │ │ ├── VGA_CTRL.root_partition.map.hdb
│ │ │ │ └── VGA_CTRL.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── TFT_CTRL.asm.rpt
│ │ │ ├── TFT_CTRL.done
│ │ │ ├── TFT_CTRL.eda.rpt
│ │ │ ├── TFT_CTRL.fit.rpt
│ │ │ ├── TFT_CTRL.fit.smsg
│ │ │ ├── TFT_CTRL.fit.summary
│ │ │ ├── TFT_CTRL.flow.rpt
│ │ │ ├── TFT_CTRL.jdi
│ │ │ ├── TFT_CTRL.map.rpt
│ │ │ ├── TFT_CTRL.map.summary
│ │ │ ├── TFT_CTRL.pin
│ │ │ ├── TFT_CTRL.sof
│ │ │ ├── TFT_CTRL.sta.rpt
│ │ │ └── TFT_CTRL.sta.summary
│ │ ├── PLLJ_PLLSPE_INFO.txt
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── @t@f@t_@c@t@r@l
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_@c@t@r@l_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_@c@t@r@l_test
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_test_pll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @t@f@t_test_pll_altpll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ ├── TFT_CTRL_8_1200mv_0c_slow.vo
│ │ │ ├── TFT_CTRL_8_1200mv_0c_v_slow.sdo
│ │ │ ├── TFT_CTRL_8_1200mv_85c_slow.vo
│ │ │ ├── TFT_CTRL_8_1200mv_85c_v_slow.sdo
│ │ │ ├── TFT_CTRL_min_1200mv_0c_fast.vo
│ │ │ ├── TFT_CTRL_min_1200mv_0c_v_fast.sdo
│ │ │ ├── TFT_CTRL_modelsim.xrf
│ │ │ ├── TFT_CTRL_run_msim_rtl_verilog.do
│ │ │ ├── TFT_CTRL.sft
│ │ │ ├── TFT_CTRL.vo
│ │ │ ├── TFT_CTRL_v.sdo
│ │ │ ├── vish_stacktrace.vstf
│ │ │ └── vsim.wlf
│ │ ├── TFT_CTRL_nativelink_simulation.rpt
│ │ ├── TFT_CTRL.qpf
│ │ ├── TFT_CTRL.qsf
│ │ ├── TFT_CTRL.qws
│ │ ├── TFT_CTRL_tmp_archive.qarlog
│ │ ├── TFT_test_pll_bb.v
│ │ ├── TFT_test_pll.ppf
│ │ ├── TFT_test_pll.qip
│ │ └── TFT_test_pll.v
│ ├── rtl
│ │ ├── TFT_CTRL_test.v
│ │ └── TFT_CTRL.v
│ ├── testbench
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── TFT_CTRL_tb.v
│ │ ├── TFT_CTRL_tb.v.bak
│ │ └── TFT_test_pll.qip
│ └── 文件夹模版.txt
└── chapter6
├── 28_Dig_Volt
│ ├── prj
│ │ ├── db
│ │ │ ├── add_sub_kgh.tdf
│ │ │ ├── add_sub_ogh.tdf
│ │ │ ├── Dig_Volt.(0).cnf.cdb
│ │ │ ├── Dig_Volt.(0).cnf.hdb
│ │ │ ├── Dig_Volt.(10).cnf.cdb
│ │ │ ├── Dig_Volt.(10).cnf.hdb
│ │ │ ├── Dig_Volt.(11).cnf.cdb
│ │ │ ├── Dig_Volt.(11).cnf.hdb
│ │ │ ├── Dig_Volt.(12).cnf.cdb
│ │ │ ├── Dig_Volt.(12).cnf.hdb
│ │ │ ├── Dig_Volt.(13).cnf.cdb
│ │ │ ├── Dig_Volt.(13).cnf.hdb
│ │ │ ├── Dig_Volt.(14).cnf.cdb
│ │ │ ├── Dig_Volt.(14).cnf.hdb
│ │ │ ├── Dig_Volt.(15).cnf.cdb
│ │ │ ├── Dig_Volt.(15).cnf.hdb
│ │ │ ├── Dig_Volt.(16).cnf.cdb
│ │ │ ├── Dig_Volt.(16).cnf.hdb
│ │ │ ├── Dig_Volt.(17).cnf.cdb
│ │ │ ├── Dig_Volt.(17).cnf.hdb
│ │ │ ├── Dig_Volt.(18).cnf.cdb
│ │ │ ├── Dig_Volt.(18).cnf.hdb
│ │ │ ├── Dig_Volt.(19).cnf.cdb
│ │ │ ├── Dig_Volt.(19).cnf.hdb
│ │ │ ├── Dig_Volt.(1).cnf.cdb
│ │ │ ├── Dig_Volt.(1).cnf.hdb
│ │ │ ├── Dig_Volt.(2).cnf.cdb
│ │ │ ├── Dig_Volt.(2).cnf.hdb
│ │ │ ├── Dig_Volt.(3).cnf.cdb
│ │ │ ├── Dig_Volt.(3).cnf.hdb
│ │ │ ├── Dig_Volt.(4).cnf.cdb
│ │ │ ├── Dig_Volt.(4).cnf.hdb
│ │ │ ├── Dig_Volt.(5).cnf.cdb
│ │ │ ├── Dig_Volt.(5).cnf.hdb
│ │ │ ├── Dig_Volt.(6).cnf.cdb
│ │ │ ├── Dig_Volt.(6).cnf.hdb
│ │ │ ├── Dig_Volt.(7).cnf.cdb
│ │ │ ├── Dig_Volt.(7).cnf.hdb
│ │ │ ├── Dig_Volt.(8).cnf.cdb
│ │ │ ├── Dig_Volt.(8).cnf.hdb
│ │ │ ├── Dig_Volt.(9).cnf.cdb
│ │ │ ├── Dig_Volt.(9).cnf.hdb
│ │ │ ├── Dig_Volt.cbx.xml
│ │ │ ├── Dig_Volt.cmp_merge.kpt
│ │ │ ├── Dig_Volt.cmp.rdb
│ │ │ ├── Dig_Volt.db_info
│ │ │ ├── Dig_Volt.hier_info
│ │ │ ├── Dig_Volt.hif
│ │ │ ├── Dig_Volt.ipinfo
│ │ │ ├── Dig_Volt.lpc.html
│ │ │ ├── Dig_Volt.lpc.rdb
│ │ │ ├── Dig_Volt.lpc.txt
│ │ │ ├── Dig_Volt.map.ammdb
│ │ │ ├── Dig_Volt.map_bb.cdb
│ │ │ ├── Dig_Volt.map_bb.hdb
│ │ │ ├── Dig_Volt.map_bb.logdb
│ │ │ ├── Dig_Volt.map.bpm
│ │ │ ├── Dig_Volt.map.cdb
│ │ │ ├── Dig_Volt.map.hdb
│ │ │ ├── Dig_Volt.map.kpt
│ │ │ ├── Dig_Volt.map.logdb
│ │ │ ├── Dig_Volt.map.qmsg
│ │ │ ├── Dig_Volt.map.rdb
│ │ │ ├── Dig_Volt.pplq.rdb
│ │ │ ├── Dig_Volt.pre_map.hdb
│ │ │ ├── Dig_Volt.pti_db_list.ddb
│ │ │ ├── Dig_Volt.root_partition.map.reg_db.cdb
│ │ │ ├── Dig_Volt.rtlv.hdb
│ │ │ ├── Dig_Volt.rtlv_sg.cdb
│ │ │ ├── Dig_Volt.rtlv_sg_swap.cdb
│ │ │ ├── Dig_Volt.sgdiff.cdb
│ │ │ ├── Dig_Volt.sgdiff.hdb
│ │ │ ├── Dig_Volt.sld_design_entry_dsc.sci
│ │ │ ├── Dig_Volt.sld_design_entry.sci
│ │ │ ├── Dig_Volt.smart_action.txt
│ │ │ ├── Dig_Volt.smp_dump.txt
│ │ │ ├── Dig_Volt.syn_hier_info
│ │ │ ├── Dig_Volt.tis_db_list.ddb
│ │ │ ├── Dig_Volt.tmw_info
│ │ │ ├── logic_util_heursitic.dat
│ │ │ └── prev_cmp_Dig_Volt.qmsg
│ │ ├── Dig_Volt.qpf
│ │ ├── Dig_Volt.qsf
│ │ ├── Dig_Volt.qws
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── Dig_Volt.db_info
│ │ │ │ ├── Dig_Volt.root_partition.map.cdb
│ │ │ │ ├── Dig_Volt.root_partition.map.dpi
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.cdb
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.hb_info
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.hdb
│ │ │ │ ├── Dig_Volt.root_partition.map.hbdb.sig
│ │ │ │ ├── Dig_Volt.root_partition.map.hdb
│ │ │ │ └── Dig_Volt.root_partition.map.kpt
│ │ │ └── README
│ │ └── output_files
│ │ ├── Dig_Volt.done
│ │ ├── Dig_Volt.flow.rpt
│ │ ├── Dig_Volt.map.rpt
│ │ └── Dig_Volt.map.summary
│ └── rtl
│ ├── adc128s022.v
│ ├── Binary_to_BCD.v
│ ├── Binary_to_BCD.v.bak
│ ├── Channel_Slect.v
│ ├── Channel_Slect.v.bak
│ ├── Dig_Volt.v
│ ├── Dig_Volt.v.bak
│ ├── HC595_Driver.v
│ ├── HEX8.v
│ ├── HEX_top.v
│ ├── HEX_top.v.bak
│ ├── Hex_to_V.v
│ ├── Hex_to_V.v.bak
│ └── key_filter.v
├── 29_DDS2
│ ├── dev
│ │ ├── db
│ │ │ ├── altsyncram_6124.tdf
│ │ │ ├── altsyncram_jc91.tdf
│ │ │ ├── cmpr_ngc.tdf
│ │ │ ├── cmpr_rgc.tdf
│ │ │ ├── cntr_23j.tdf
│ │ │ ├── cntr_ggi.tdf
│ │ │ ├── cntr_m9j.tdf
│ │ │ ├── DDS2.(0).cnf.cdb
│ │ │ ├── DDS2.(0).cnf.hdb
│ │ │ ├── DDS2.(10).cnf.cdb
│ │ │ ├── DDS2.(10).cnf.hdb
│ │ │ ├── DDS2.(11).cnf.cdb
│ │ │ ├── DDS2.(11).cnf.hdb
│ │ │ ├── DDS2.(12).cnf.cdb
│ │ │ ├── DDS2.(12).cnf.hdb
│ │ │ ├── DDS2.(13).cnf.cdb
│ │ │ ├── DDS2.(13).cnf.hdb
│ │ │ ├── DDS2.(14).cnf.cdb
│ │ │ ├── DDS2.(14).cnf.hdb
│ │ │ ├── DDS2.(15).cnf.cdb
│ │ │ ├── DDS2.(15).cnf.hdb
│ │ │ ├── DDS2.(16).cnf.cdb
│ │ │ ├── DDS2.(16).cnf.hdb
│ │ │ ├── DDS2.(17).cnf.cdb
│ │ │ ├── DDS2.(17).cnf.hdb
│ │ │ ├── DDS2.(18).cnf.cdb
│ │ │ ├── DDS2.(18).cnf.hdb
│ │ │ ├── DDS2.(19).cnf.cdb
│ │ │ ├── DDS2.(19).cnf.hdb
│ │ │ ├── DDS2.(1).cnf.cdb
│ │ │ ├── DDS2.(1).cnf.hdb
│ │ │ ├── DDS2.(20).cnf.cdb
│ │ │ ├── DDS2.(20).cnf.hdb
│ │ │ ├── DDS2.(21).cnf.cdb
│ │ │ ├── DDS2.(21).cnf.hdb
│ │ │ ├── DDS2.(22).cnf.cdb
│ │ │ ├── DDS2.(22).cnf.hdb
│ │ │ ├── DDS2.(23).cnf.cdb
│ │ │ ├── DDS2.(23).cnf.hdb
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│ │ │ ├── DDS2.(24).cnf.hdb
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│ │ │ ├── DDS2.(25).cnf.hdb
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│ │ │ ├── DDS2.(26).cnf.hdb
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│ │ │ ├── DDS2.(27).cnf.hdb
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│ │ │ ├── DDS2.(28).cnf.hdb
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│ │ │ ├── DDS2.(29).cnf.hdb
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│ │ │ ├── DDS2.(2).cnf.hdb
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│ │ │ ├── DDS2.(30).cnf.hdb
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│ │ │ ├── DDS2.(33).cnf.hdb
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│ │ │ ├── DDS2.(34).cnf.hdb
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│ │ │ ├── DDS2.(37).cnf.hdb
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│ │ │ ├── DDS2.(40).cnf.hdb
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│ │ │ ├── DDS2.(42).cnf.hdb
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│ │ │ ├── DDS2.(43).cnf.hdb
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│ │ │ ├── DDS2.(44).cnf.hdb
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│ │ │ ├── DDS2.(45).cnf.hdb
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│ │ │ ├── DDS2.(46).cnf.hdb
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│ │ │ ├── DDS2.(47).cnf.hdb
│ │ │ ├── DDS2.(48).cnf.cdb
│ │ │ ├── DDS2.(48).cnf.hdb
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│ │ │ ├── DDS2.(4).cnf.hdb
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│ │ │ ├── DDS2.(5).cnf.hdb
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│ │ │ ├── DDS2.(6).cnf.hdb
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│ │ │ ├── DDS2.(7).cnf.hdb
│ │ │ ├── DDS2.(8).cnf.cdb
│ │ │ ├── DDS2.(8).cnf.hdb
│ │ │ ├── DDS2.(9).cnf.cdb
│ │ │ ├── DDS2.(9).cnf.hdb
│ │ │ ├── DDS2.archive.qmsg
│ │ │ ├── DDS2.asm_labs.ddb
│ │ │ ├── DDS2.asm.qmsg
│ │ │ ├── DDS2.asm.rdb
│ │ │ ├── DDS2.autoh_e40e1.map.reg_db.cdb
│ │ │ ├── DDS2.autos_3e921.map.reg_db.cdb
│ │ │ ├── DDS2.cbx.xml
│ │ │ ├── DDS2.cmp.bpm
│ │ │ ├── DDS2.cmp.cdb
│ │ │ ├── DDS2.cmp.hdb
│ │ │ ├── DDS2.cmp.idb
│ │ │ ├── DDS2.cmp.kpt
│ │ │ ├── DDS2.cmp.logdb
│ │ │ ├── DDS2.cmp_merge.kpt
│ │ │ ├── DDS2.cmp.rdb
│ │ │ ├── DDS2.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ ├── DDS2.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ │ │ ├── DDS2.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ ├── DDS2.db_info
│ │ │ ├── DDS2.eda.qmsg
│ │ │ ├── DDS2.fit.qmsg
│ │ │ ├── DDS2.hier_info
│ │ │ ├── DDS2.hif
│ │ │ ├── DDS2.ipinfo
│ │ │ ├── DDS2.lpc.html
│ │ │ ├── DDS2.lpc.rdb
│ │ │ ├── DDS2.lpc.txt
│ │ │ ├── DDS2.map.ammdb
│ │ │ ├── DDS2.map_bb.cdb
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│ │ │ ├── DDS2.map.bpm
│ │ │ ├── DDS2.map.cdb
│ │ │ ├── DDS2.map.hdb
│ │ │ ├── DDS2.map.kpt
│ │ │ ├── DDS2.map.logdb
│ │ │ ├── DDS2.map.qmsg
│ │ │ ├── DDS2.map.rdb
│ │ │ ├── DDS2.pre_map.hdb
│ │ │ ├── DDS2.pti_db_list.ddb
│ │ │ ├── DDS2.root_partition.map.reg_db.cdb
│ │ │ ├── DDS2.routing.rdb
│ │ │ ├── DDS2.rtlv.hdb
│ │ │ ├── DDS2.rtlv_sg.cdb
│ │ │ ├── DDS2.rtlv_sg_swap.cdb
│ │ │ ├── DDS2.sgdiff.cdb
│ │ │ ├── DDS2.sgdiff.hdb
│ │ │ ├── DDS2.sld_design_entry_dsc.sci
│ │ │ ├── DDS2.sld_design_entry.sci
│ │ │ ├── DDS2.smart_action.txt
│ │ │ ├── DDS2.sta_cmp.8_slow_1200mv_85c.tdb
│ │ │ ├── DDS2.sta.qmsg
│ │ │ ├── DDS2.sta.rdb
│ │ │ ├── DDS2.syn_hier_info
│ │ │ ├── DDS2.tiscmp.fast_1200mv_0c.ddb
│ │ │ ├── DDS2.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── DDS2.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── DDS2.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── DDS2.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── DDS2.tis_db_list.ddb
│ │ │ ├── DDS2.vpr.ammdb
│ │ │ ├── decode_dvf.tdf
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── mux_tsc.tdf
│ │ │ └── prev_cmp_DDS2.qmsg
│ │ ├── DDS2.qpf
│ │ ├── DDS2.qsf
│ │ ├── DDS2.qws
│ │ ├── ddsrom.mif
│ │ ├── ddsrom.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── DDS2.autoh_e40e1.map.cdb
│ │ │ │ ├── DDS2.autoh_e40e1.map.dpi
│ │ │ │ ├── DDS2.autoh_e40e1.map.hdb
│ │ │ │ ├── DDS2.autoh_e40e1.map.kpt
│ │ │ │ ├── DDS2.autoh_e40e1.map.logdb
│ │ │ │ ├── DDS2.autos_3e921.map.cdb
│ │ │ │ ├── DDS2.autos_3e921.map.dpi
│ │ │ │ ├── DDS2.autos_3e921.map.hdb
│ │ │ │ ├── DDS2.autos_3e921.map.kpt
│ │ │ │ ├── DDS2.autos_3e921.map.logdb
│ │ │ │ ├── DDS2.db_info
│ │ │ │ ├── DDS2.root_partition.cmp.ammdb
│ │ │ │ ├── DDS2.root_partition.cmp.cdb
│ │ │ │ ├── DDS2.root_partition.cmp.dfp
│ │ │ │ ├── DDS2.root_partition.cmp.hdb
│ │ │ │ ├── DDS2.root_partition.cmp.kpt
│ │ │ │ ├── DDS2.root_partition.cmp.logdb
│ │ │ │ ├── DDS2.root_partition.cmp.rcfdb
│ │ │ │ ├── DDS2.root_partition.map.cdb
│ │ │ │ ├── DDS2.root_partition.map.dpi
│ │ │ │ ├── DDS2.root_partition.map.hbdb.cdb
│ │ │ │ ├── DDS2.root_partition.map.hbdb.hb_info
│ │ │ │ ├── DDS2.root_partition.map.hbdb.hdb
│ │ │ │ ├── DDS2.root_partition.map.hbdb.sig
│ │ │ │ ├── DDS2.root_partition.map.hdb
│ │ │ │ └── DDS2.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── DDS2.archive.rpt
│ │ │ ├── DDS2.asm.rpt
│ │ │ ├── DDS2.done
│ │ │ ├── DDS2.eda.rpt
│ │ │ ├── DDS2.fit.rpt
│ │ │ ├── DDS2.fit.smsg
│ │ │ ├── DDS2.fit.summary
│ │ │ ├── DDS2.flow.rpt
│ │ │ ├── DDS2.jdi
│ │ │ ├── DDS2.map.rpt
│ │ │ ├── DDS2.map.smsg
│ │ │ ├── DDS2.map.summary
│ │ │ ├── DDS2.pin
│ │ │ ├── DDS2.qarlog
│ │ │ ├── DDS2.sof
│ │ │ ├── DDS2.sta.rpt
│ │ │ └── DDS2.sta.summary
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── DDS2_8_1200mv_0c_slow.vo
│ │ │ ├── DDS2_8_1200mv_0c_v_slow.sdo
│ │ │ ├── DDS2_8_1200mv_85c_slow.vo
│ │ │ ├── DDS2_8_1200mv_85c_v_slow.sdo
│ │ │ ├── DDS2_min_1200mv_0c_fast.vo
│ │ │ ├── DDS2_min_1200mv_0c_v_fast.sdo
│ │ │ ├── DDS2_modelsim.xrf
│ │ │ ├── DDS2.sft
│ │ │ ├── DDS2.vo
│ │ │ └── DDS2_v.sdo
│ │ ├── stp1_auto_stripped.stp
│ │ └── stp1.stp
│ └── src
│ ├── CMD.v
│ ├── DAC_2CH.v
│ ├── DDS2.v
│ ├── DDS_Module.v
│ ├── tlv5618.v
│ ├── uart_byte_rx.v
│ └── uart_rx_frameend.v
├── 30_Uart2EEPROM
│ ├── core
│ │ ├── fifo_rd_bb.v
│ │ ├── fifo_rd.qip
│ │ ├── fifo_rd.v
│ │ ├── fifo_wr_bb.v
│ │ ├── fifo_wr.qip
│ │ ├── fifo_wr.v
│ │ └── greybox_tmp
│ │ └── cbx_args.txt
│ ├── dev
│ │ ├── db
│ │ │ ├── a_dpfifo_1o31.tdf
│ │ │ ├── a_dpfifo_vq31.tdf
│ │ │ ├── a_fefifo_b6f.tdf
│ │ │ ├── altsyncram_fb81.tdf
│ │ │ ├── altsyncram_m0k1.tdf
│ │ │ ├── cmpr_js8.tdf
│ │ │ ├── cntr_1ob.tdf
│ │ │ ├── cntr_ba7.tdf
│ │ │ ├── cntr_do7.tdf
│ │ │ ├── cntr_u9b.tdf
│ │ │ ├── cntr_v9b.tdf
│ │ │ ├── dpram_2711.tdf
│ │ │ ├── logic_util_heursitic.dat
│ │ │ ├── prev_cmp_Uart2EEPROM.qmsg
│ │ │ ├── scfifo_ok31.tdf
│ │ │ ├── scfifo_qh31.tdf
│ │ │ ├── Uart2EEPROM.(0).cnf.cdb
│ │ │ ├── Uart2EEPROM.(0).cnf.hdb
│ │ │ ├── Uart2EEPROM.(10).cnf.cdb
│ │ │ ├── Uart2EEPROM.(10).cnf.hdb
│ │ │ ├── Uart2EEPROM.(11).cnf.cdb
│ │ │ ├── Uart2EEPROM.(11).cnf.hdb
│ │ │ ├── Uart2EEPROM.(12).cnf.cdb
│ │ │ ├── Uart2EEPROM.(12).cnf.hdb
│ │ │ ├── Uart2EEPROM.(13).cnf.cdb
│ │ │ ├── Uart2EEPROM.(13).cnf.hdb
│ │ │ ├── Uart2EEPROM.(14).cnf.cdb
│ │ │ ├── Uart2EEPROM.(14).cnf.hdb
│ │ │ ├── Uart2EEPROM.(15).cnf.cdb
│ │ │ ├── Uart2EEPROM.(15).cnf.hdb
│ │ │ ├── Uart2EEPROM.(16).cnf.cdb
│ │ │ ├── Uart2EEPROM.(16).cnf.hdb
│ │ │ ├── Uart2EEPROM.(17).cnf.cdb
│ │ │ ├── Uart2EEPROM.(17).cnf.hdb
│ │ │ ├── Uart2EEPROM.(18).cnf.cdb
│ │ │ ├── Uart2EEPROM.(18).cnf.hdb
│ │ │ ├── Uart2EEPROM.(19).cnf.cdb
│ │ │ ├── Uart2EEPROM.(19).cnf.hdb
│ │ │ ├── Uart2EEPROM.(1).cnf.cdb
│ │ │ ├── Uart2EEPROM.(1).cnf.hdb
│ │ │ ├── Uart2EEPROM.(20).cnf.cdb
│ │ │ ├── Uart2EEPROM.(20).cnf.hdb
│ │ │ ├── Uart2EEPROM.(21).cnf.cdb
│ │ │ ├── Uart2EEPROM.(21).cnf.hdb
│ │ │ ├── Uart2EEPROM.(22).cnf.cdb
│ │ │ ├── Uart2EEPROM.(22).cnf.hdb
│ │ │ ├── Uart2EEPROM.(23).cnf.cdb
│ │ │ ├── Uart2EEPROM.(23).cnf.hdb
│ │ │ ├── Uart2EEPROM.(2).cnf.cdb
│ │ │ ├── Uart2EEPROM.(2).cnf.hdb
│ │ │ ├── Uart2EEPROM.(3).cnf.cdb
│ │ │ ├── Uart2EEPROM.(3).cnf.hdb
│ │ │ ├── Uart2EEPROM.(4).cnf.cdb
│ │ │ ├── Uart2EEPROM.(4).cnf.hdb
│ │ │ ├── Uart2EEPROM.(5).cnf.cdb
│ │ │ ├── Uart2EEPROM.(5).cnf.hdb
│ │ │ ├── Uart2EEPROM.(6).cnf.cdb
│ │ │ ├── Uart2EEPROM.(6).cnf.hdb
│ │ │ ├── Uart2EEPROM.(7).cnf.cdb
│ │ │ ├── Uart2EEPROM.(7).cnf.hdb
│ │ │ ├── Uart2EEPROM.(8).cnf.cdb
│ │ │ ├── Uart2EEPROM.(8).cnf.hdb
│ │ │ ├── Uart2EEPROM.(9).cnf.cdb
│ │ │ ├── Uart2EEPROM.(9).cnf.hdb
│ │ │ ├── Uart2EEPROM.cbx.xml
│ │ │ ├── Uart2EEPROM.cmp_merge.kpt
│ │ │ ├── Uart2EEPROM.cmp.rdb
│ │ │ ├── Uart2EEPROM.db_info
│ │ │ ├── Uart2EEPROM.hier_info
│ │ │ ├── Uart2EEPROM.hif
│ │ │ ├── Uart2EEPROM.ipinfo
│ │ │ ├── Uart2EEPROM.lpc.html
│ │ │ ├── Uart2EEPROM.lpc.rdb
│ │ │ ├── Uart2EEPROM.lpc.txt
│ │ │ ├── Uart2EEPROM.map.ammdb
│ │ │ ├── Uart2EEPROM.map_bb.cdb
│ │ │ ├── Uart2EEPROM.map_bb.hdb
│ │ │ ├── Uart2EEPROM.map_bb.logdb
│ │ │ ├── Uart2EEPROM.map.bpm
│ │ │ ├── Uart2EEPROM.map.cdb
│ │ │ ├── Uart2EEPROM.map.hdb
│ │ │ ├── Uart2EEPROM.map.kpt
│ │ │ ├── Uart2EEPROM.map.logdb
│ │ │ ├── Uart2EEPROM.map.qmsg
│ │ │ ├── Uart2EEPROM.map.rdb
│ │ │ ├── Uart2EEPROM.pre_map.hdb
│ │ │ ├── Uart2EEPROM.pti_db_list.ddb
│ │ │ ├── Uart2EEPROM.root_partition.map.reg_db.cdb
│ │ │ ├── Uart2EEPROM.rtlv.hdb
│ │ │ ├── Uart2EEPROM.rtlv_sg.cdb
│ │ │ ├── Uart2EEPROM.rtlv_sg_swap.cdb
│ │ │ ├── Uart2EEPROM.sgdiff.cdb
│ │ │ ├── Uart2EEPROM.sgdiff.hdb
│ │ │ ├── Uart2EEPROM.sld_design_entry_dsc.sci
│ │ │ ├── Uart2EEPROM.sld_design_entry.sci
│ │ │ ├── Uart2EEPROM.smart_action.txt
│ │ │ ├── Uart2EEPROM.smp_dump.txt
│ │ │ ├── Uart2EEPROM.syn_hier_info
│ │ │ ├── Uart2EEPROM.tis_db_list.ddb
│ │ │ └── Uart2EEPROM.tmw_info
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── Uart2EEPROM.db_info
│ │ │ │ ├── Uart2EEPROM.root_partition.map.cdb
│ │ │ │ ├── Uart2EEPROM.root_partition.map.dpi
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.cdb
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.hb_info
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.hdb
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hbdb.sig
│ │ │ │ ├── Uart2EEPROM.root_partition.map.hdb
│ │ │ │ └── Uart2EEPROM.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── Uart2EEPROM.done
│ │ │ ├── Uart2EEPROM.flow.rpt
│ │ │ ├── Uart2EEPROM.map.rpt
│ │ │ ├── Uart2EEPROM.map.smsg
│ │ │ └── Uart2EEPROM.map.summary
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── cmd_analysis
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fifo_rd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fifo_wr
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @i2@c
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @m24@l@c04@b
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @m24@l@c64
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_byte_rx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_byte_tx
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_eeprom
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── uart_eeprom_tb
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak1
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak2
│ │ │ ├── Uart2EEPROM_run_msim_rtl_verilog.do.bak3
│ │ │ ├── verilog_libs
│ │ │ │ ├── altera_lnsim_ver
│ │ │ │ │ ├── altera_arriavgz_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_arriav_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_cyclonev_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_generic_pll_functions
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_lnsim_functions
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_mult_add
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_mult_add_rtl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_pll_reconfig_tasks
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_stratixv_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_accumulator_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_adder_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_coef_reg_ext_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_data_split_reg_ext_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_dynamic_signed_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_multiplier_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_preadder_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_register_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_register_with_ext_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_scanchain
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_signed_extension_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ama_systolic_adder_function
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_mlab_cell_core
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_mlab_cell_pulse_generator
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_mlab_latch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_ram_block
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_ram_pulse_generator
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_28nm_ram_register
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_porta_latches
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── common_porta_registers
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dprio_init
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dps_extra_kick
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_28nm_hp_mlab_cell_impl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_28nm_lc_mlab_cell_impl
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_cdr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_device_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_m10k
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_m20k
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_mux
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── generic_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── pll_dps_lcell_comb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ └── _vmake
│ │ │ │ ├── altera_mf_ver
│ │ │ │ │ ├── a_graycounter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt3pram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altaccumulate
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_aeq_s4
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_av
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_c3gxb
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_mm
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_cal_sv
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altclklock
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altddio_bidir
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altddio_in
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altddio_out
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_dfe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altdpram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_std_synchronizer
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altera_std_synchronizer_bundle
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_eyemon
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altfp_mult
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altlvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altlvds_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altmult_accum
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altmult_add
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altparallel_flash_loader
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altpll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altserial_flash_loader
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altshift_taps
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsource_probe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsqrt
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsquare
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altstratixii_oct
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── altsyncram
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── arm_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── arm_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── arm_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cda_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cda_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cda_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cycloneiiigl_post_divider
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_async
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_dffpipe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_fefifo
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_low_latency
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_mixed_widths
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dcfifo_sync
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffp
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dummy_hub
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── flexible_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── flexible_lvds_tx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── jtag_tap_controller
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lcell
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiiigl_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_pll_reg
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_stratixii_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @m@f_stratix_pll
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── parallel_add
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── pll_iobuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── scfifo
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── signal_gen
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── sld_signaltap
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── sld_virtual_jtag
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── sld_virtual_jtag_basic
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixiii_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixii_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixii_tx_outclk
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratix_lvds_rx
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratix_tx_outclk
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stratixv_local_clk_divider
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stx_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stx_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── stx_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ttn_m_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ttn_n_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── ttn_scale_cntr
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ └── _vmake
│ │ │ │ ├── altera_ver
│ │ │ │ │ ├── alt_bidir_buf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_bidir_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_inbuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_inbuf_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_iobuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_iobuf_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf_tri
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── alt_outbuf_tri_diff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── carry
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── carry_sum
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── cascade
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── clklock
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffea
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dffeas
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── dlatch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── exp
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── global
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── jkff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── jkffe
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── latch
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lut_input
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── lut_output
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── opndrn
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── prim_gdff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── @p@r@i@m_@g@d@f@f_@l@o@w
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
│ │ │ │ │ ├── prim_gjkff
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ └── _primary.vhd
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.dbs
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│ │ ├── header.v
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│ │ └── modelsim
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│ ├── testbench
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│ │ │ ├── Uart_RX_Model.v
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│ │ │ ├── Sdram_Control.(5).cnf.hdb
│ │ │ ├── Sdram_Control.(6).cnf.cdb
│ │ │ ├── Sdram_Control.(6).cnf.hdb
│ │ │ ├── Sdram_Control.(7).cnf.cdb
│ │ │ ├── Sdram_Control.(7).cnf.hdb
│ │ │ ├── Sdram_Control.(8).cnf.cdb
│ │ │ ├── Sdram_Control.(8).cnf.hdb
│ │ │ ├── Sdram_Control.(9).cnf.cdb
│ │ │ ├── Sdram_Control.(9).cnf.hdb
│ │ │ ├── Sdram_Control.cbx.xml
│ │ │ ├── Sdram_Control.cmp.bpm
│ │ │ ├── Sdram_Control.cmp.cdb
│ │ │ ├── Sdram_Control.cmp.hdb
│ │ │ ├── Sdram_Control.cmp.idb
│ │ │ ├── Sdram_Control.cmp.kpt
│ │ │ ├── Sdram_Control.cmp.logdb
│ │ │ ├── Sdram_Control.cmp_merge.kpt
│ │ │ ├── Sdram_Control.cmp.rdb
│ │ │ ├── Sdram_Control.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ │ ├── Sdram_Control.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ │ ├── Sdram_Control.db_info
│ │ │ ├── Sdram_Control.fit.qmsg
│ │ │ ├── Sdram_Control.hier_info
│ │ │ ├── Sdram_Control.hif
│ │ │ ├── Sdram_Control.ipinfo
│ │ │ ├── Sdram_Control.lpc.html
│ │ │ ├── Sdram_Control.lpc.rdb
│ │ │ ├── Sdram_Control.lpc.txt
│ │ │ ├── Sdram_Control.map.ammdb
│ │ │ ├── Sdram_Control.map_bb.cdb
│ │ │ ├── Sdram_Control.map_bb.hdb
│ │ │ ├── Sdram_Control.map_bb.logdb
│ │ │ ├── Sdram_Control.map.bpm
│ │ │ ├── Sdram_Control.map.cdb
│ │ │ ├── Sdram_Control.map.hdb
│ │ │ ├── Sdram_Control.map.kpt
│ │ │ ├── Sdram_Control.map.logdb
│ │ │ ├── Sdram_Control.map.qmsg
│ │ │ ├── Sdram_Control.map.rdb
│ │ │ ├── Sdram_Control.pplq.rdb
│ │ │ ├── Sdram_Control.pre_map.hdb
│ │ │ ├── Sdram_Control.pti_db_list.ddb
│ │ │ ├── Sdram_Control.root_partition.map.reg_db.cdb
│ │ │ ├── Sdram_Control.rtlv.hdb
│ │ │ ├── Sdram_Control.rtlv_sg.cdb
│ │ │ ├── Sdram_Control.rtlv_sg_swap.cdb
│ │ │ ├── Sdram_Control.sgdiff.cdb
│ │ │ ├── Sdram_Control.sgdiff.hdb
│ │ │ ├── Sdram_Control.sld_design_entry_dsc.sci
│ │ │ ├── Sdram_Control.sld_design_entry.sci
│ │ │ ├── Sdram_Control.smart_action.txt
│ │ │ ├── Sdram_Control.smp_dump.txt
│ │ │ ├── Sdram_Control.syn_hier_info
│ │ │ ├── Sdram_Control.tis_db_list.ddb
│ │ │ └── Sdram_Control.vpr.ammdb
│ │ ├── fifo_rd.qip
│ │ ├── fifo_wr.qip
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── Sdram_Control.db_info
│ │ │ │ ├── Sdram_Control.root_partition.map.cdb
│ │ │ │ ├── Sdram_Control.root_partition.map.dpi
│ │ │ │ ├── Sdram_Control.root_partition.map.hbdb.cdb
│ │ │ │ ├── Sdram_Control.root_partition.map.hbdb.hb_info
│ │ │ │ ├── Sdram_Control.root_partition.map.hbdb.hdb
│ │ │ │ ├── Sdram_Control.root_partition.map.hbdb.sig
│ │ │ │ ├── Sdram_Control.root_partition.map.hdb
│ │ │ │ └── Sdram_Control.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── Sdram_Control.done
│ │ │ ├── Sdram_Control.fit.rpt
│ │ │ ├── Sdram_Control.fit.smsg
│ │ │ ├── Sdram_Control.fit.summary
│ │ │ ├── Sdram_Control.flow.rpt
│ │ │ ├── Sdram_Control.map.rpt
│ │ │ ├── Sdram_Control.map.smsg
│ │ │ └── Sdram_Control.map.summary
│ │ ├── Sdram_Control_nativelink_simulation.rpt
│ │ ├── Sdram_Control.qpf
│ │ ├── Sdram_Control.qsf
│ │ └── Sdram_Control.qws
│ ├── img
│ │ ├── sdram_control_top1.PNG
│ │ ├── sdram_control_top2.PNG
│ │ └── sdram_control_top3.PNG
│ ├── RemoveTemp.bat
│ ├── sim
│ │ ├── sdram_control_tb.v
│ │ ├── sdram_control_top_tb.v
│ │ ├── sdram_init_tb.v
│ │ ├── sdr_parameters.h
│ │ └── sdr.v
│ └── src
│ ├── sdram_control_top.v
│ ├── sdram_control_top.vPreview
│ ├── sdram_control.v
│ ├── sdram_init.v
│ └── Sdram_Params.h
└── 33_Uart2Sdram2TFT
├── core
│ ├── fifo_rd_bb.v
│ ├── fifo_rd.qip
│ ├── fifo_rd.v
│ ├── fifo_wr_bb.v
│ ├── fifo_wr.qip
│ ├── fifo_wr.v
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── pll_bb.v
│ ├── pll.ppf
│ ├── pll.qip
│ └── pll.v
├── dev
│ ├── db
│ │ ├── a_gray2bin_tgb.tdf
│ │ ├── a_gray2bin_ugb.tdf
│ │ ├── a_graycounter_njc.tdf
│ │ ├── a_graycounter_pjc.tdf
│ │ ├── a_graycounter_s57.tdf
│ │ ├── a_graycounter_t57.tdf
│ │ ├── alt_synch_pipe_hkd.tdf
│ │ ├── alt_synch_pipe_ikd.tdf
│ │ ├── alt_synch_pipe_jkd.tdf
│ │ ├── alt_synch_pipe_kkd.tdf
│ │ ├── altsyncram_3b11.tdf
│ │ ├── altsyncram_jc11.tdf
│ │ ├── cmpr_e66.tdf
│ │ ├── cmpr_f66.tdf
│ │ ├── cntr_54e.tdf
│ │ ├── dcfifo_0gl1.tdf
│ │ ├── dcfifo_ghl1.tdf
│ │ ├── dffpipe_3dc.tdf
│ │ ├── dffpipe_fd9.tdf
│ │ ├── dffpipe_gd9.tdf
│ │ ├── dffpipe_hd9.tdf
│ │ ├── dffpipe_id9.tdf
│ │ ├── dffpipe_jd9.tdf
│ │ ├── dffpipe_kd9.tdf
│ │ ├── logic_util_heursitic.dat
│ │ ├── pll_altpll.v
│ │ ├── Uart2Sdram2TFT.(0).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(0).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(10).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(10).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(11).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(11).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(12).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(12).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(13).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(13).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(14).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(14).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(15).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(15).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(16).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(16).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(17).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(17).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(18).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(18).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(19).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(19).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(1).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(1).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(20).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(20).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(21).cnf.cdb
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│ │ ├── Uart2Sdram2TFT.(22).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(22).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(23).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(23).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(24).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(24).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(25).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(25).cnf.hdb
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│ │ ├── Uart2Sdram2TFT.(28).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(29).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(29).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(2).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(2).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(30).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(30).cnf.hdb
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│ │ ├── Uart2Sdram2TFT.(36).cnf.hdb
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│ │ ├── Uart2Sdram2TFT.(3).cnf.hdb
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│ │ ├── Uart2Sdram2TFT.(5).cnf.hdb
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│ │ ├── Uart2Sdram2TFT.(6).cnf.hdb
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│ │ ├── Uart2Sdram2TFT.(8).cnf.hdb
│ │ ├── Uart2Sdram2TFT.(9).cnf.cdb
│ │ ├── Uart2Sdram2TFT.(9).cnf.hdb
│ │ ├── Uart2Sdram2TFT.cbx.xml
│ │ ├── Uart2Sdram2TFT.cmp_merge.kpt
│ │ ├── Uart2Sdram2TFT.cmp.rdb
│ │ ├── Uart2Sdram2TFT.db_info
│ │ ├── Uart2Sdram2TFT.hier_info
│ │ ├── Uart2Sdram2TFT.hif
│ │ ├── Uart2Sdram2TFT.ipinfo
│ │ ├── Uart2Sdram2TFT.lpc.html
│ │ ├── Uart2Sdram2TFT.lpc.rdb
│ │ ├── Uart2Sdram2TFT.lpc.txt
│ │ ├── Uart2Sdram2TFT.map.ammdb
│ │ ├── Uart2Sdram2TFT.map_bb.cdb
│ │ ├── Uart2Sdram2TFT.map_bb.hdb
│ │ ├── Uart2Sdram2TFT.map_bb.logdb
│ │ ├── Uart2Sdram2TFT.map.bpm
│ │ ├── Uart2Sdram2TFT.map.cdb
│ │ ├── Uart2Sdram2TFT.map.hdb
│ │ ├── Uart2Sdram2TFT.map.kpt
│ │ ├── Uart2Sdram2TFT.map.logdb
│ │ ├── Uart2Sdram2TFT.map.qmsg
│ │ ├── Uart2Sdram2TFT.map.rdb
│ │ ├── Uart2Sdram2TFT.pre_map.hdb
│ │ ├── Uart2Sdram2TFT.pti_db_list.ddb
│ │ ├── Uart2Sdram2TFT.root_partition.map.reg_db.cdb
│ │ ├── Uart2Sdram2TFT.rtlv.hdb
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│ │ ├── Uart2Sdram2TFT.rtlv_sg_swap.cdb
│ │ ├── Uart2Sdram2TFT.sgdiff.cdb
│ │ ├── Uart2Sdram2TFT.sgdiff.hdb
│ │ ├── Uart2Sdram2TFT.sld_design_entry_dsc.sci
│ │ ├── Uart2Sdram2TFT.sld_design_entry.sci
│ │ ├── Uart2Sdram2TFT.smart_action.txt
│ │ ├── Uart2Sdram2TFT.smp_dump.txt
│ │ ├── Uart2Sdram2TFT.syn_hier_info
│ │ ├── Uart2Sdram2TFT.tis_db_list.ddb
│ │ └── Uart2Sdram2TFT.tmw_info
│ ├── fifo_rd.qip
│ ├── fifo_wr.qip
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── Uart2Sdram2TFT.db_info
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.cdb
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.dpi
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.cdb
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│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.hdb
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hbdb.sig
│ │ │ ├── Uart2Sdram2TFT.root_partition.map.hdb
│ │ │ └── Uart2Sdram2TFT.root_partition.map.kpt
│ │ └── README
│ ├── output_files
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── pll.qip
│ │ ├── Uart2Sdram2TFT.done
│ │ ├── Uart2Sdram2TFT.fit.smsg
│ │ ├── Uart2Sdram2TFT.fit.summary
│ │ ├── Uart2Sdram2TFT.flow.rpt
│ │ ├── Uart2Sdram2TFT.jdi
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│ │ ├── uart2sdram2tft.map
│ │ ├── Uart2Sdram2TFT.map.rpt
│ │ ├── Uart2Sdram2TFT.map.smsg
│ │ ├── Uart2Sdram2TFT.map.summary
│ │ ├── Uart2Sdram2TFT.pin
│ │ ├── Uart2Sdram2TFT.sof
│ │ └── Uart2Sdram2TFT.sta.summary
│ ├── PLLJ_PLLSPE_INFO.txt
│ ├── pll.qip
│ ├── Uart2Sdram2TFT_nativelink_simulation.rpt
│ ├── Uart2Sdram2TFT.qpf
│ ├── Uart2Sdram2TFT.qsf
│ └── Uart2Sdram2TFT.qws
├── img
│ ├── uart2sdram2tft1.PNG
│ ├── uart2sdram2tft2.PNG
│ └── uart2sdram2tft3.PNG
├── RemoveTemp.bat
├── sim
│ ├── sdram_control_top_tb.v
│ ├── sdr_parameters.h
│ ├── sdr.v
│ └── uart2sdram2tft_tb.v
├── src
│ ├── sdram_control_top.v
│ ├── sdram_control_top.vPreview
│ ├── sdram_control.v
│ ├── sdram_init.v
│ ├── Sdram_Params.h
│ ├── tft_ctrl.v
│ ├── uart2sdram2tft.v
│ ├── uart_byte_rx.v
│ └── uart_byte_tx.v
└── 工具
├── Picture2Hex
│ └── Release
│ ├── Picture2Hex.exe
│ ├── Picture2Hex.pdb
│ └── 使用说明.txt
└── 串口传图
├── img
│ └── 0001.bmp
├── logo1.c
├── logo.c
├── 串口传图.exe
├── 串口传图.pdb
└── 波特率1562500.txt
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