任意分频的verilog 语言实现(占空比50%)

【实例简介】
任意分频的verilog 语言实现(占空比50%) 1. 偶数倍（2N）分频 2. 奇数倍（2N+1）分频 3. N-0.5 倍分频 4. 任意整数带小数分频
两个 ,一个用米计数,一个用米置数。另外,这个样子好像也可以,在时钟的上升沿和下降沿都计薮, 但是不被综合器综合,会提示敏感信号太复杂 奇数倍分频 奇数倍分频有两种实现方法,其中之一完全可以通过计数器来实现,如进行三分频,就可通过待分频时钟上升沿触 发计数器来进行模三计数,当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到时,输出时钟进行 翻转,计数到时再次进行翻转。这样,就在计数值邻近的和进行了两次翻转。如此便实现了三分频,其占 空比为或/。 占空比/的分频设计的主要代码如下: 如果要实现占空比为%的三分频时钟,则可通过待分频时钟下降沿触发计数,并以和上升沿同样的方法计数进 行三分频,然后对「降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。即可得到占空比为%的三分频 时钟这是奇数分频的第三种方法。这种方法可以实现仟意的奇数分频。如将其归类为一般的方法:对于实现占空比 为%的倍奇数分频,首先要进行上升沿触发以进行模计数,计数选定到杲·个值再进行输出时钟翻转,然 后过 用次进行翻转,就可得到一个占空比非%的奇数分频时钟。冉同时进行下降沿触发的模计数, 当其到达与上升沿触发输岀时钟翻转选定值相冋时,再诖行输岀时钟翻转,同样,经过时,输出时钟再 次翻转以生成占空比非%的奇数分频时钟。将这两个占空比非%的分频时钟相或运算,就可以得到占空 比为%的奇数分频时钟。图所示是占空比为:的分频电路原理图。图为其仿真波形。 半整数分频器设计 进行 分频一般需要对输入时钟先进行操作。其基本设计思想是:首先进行模的计数,在计数到时,将 输出时钟赋为,而当回到计数时,又赋为,这样,当计数值为时,输出时钟才为,因此,只要保持计 数值为半个输入时钟周期,即可实现分频时钟。因此,保持为半个时钟周期即是该设计的关键。从 中可以发现,因为计数器是通过时钟上升沿计数,故可在计数为时对计数触发时钟进行翻转,那么,时钟的下 降沿就变成了上沿。即在计数值为期间的吋钟下降沿变成了上∫沿,也就是说,计数值只保持了半个时 钟周期。由于时钟翻转下降沿变成上升沿,因此,计数值变为。所以,每产生一个 分频时钟的周期,触 发时钟都要翻转一次。图给出了通用的半整数分频器的电路原理图 图所示是一个分频系数为的分频器电路,该电路是用来设计半整数分频器的。它由模计数器、异 或门和触发器组成。图是其仿真波形图 任意整数带小数分频 任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不冋分频比的整数分频器,然后通 过控制单位时冋内两种分频比出现的不同次数来获得所需要的小数分频值。若设计一个分频系数为的分频器, 即可以将分频器设计成次分频和次分频,这样,总的分频值为: 从这种实现方法的特点可以看出,由于分频器的分频值不断改变,分频后得到的信号抖动般较大。当分频系数为 为整数时,可控制扣除脉冲的时间,以使输出成为一个稳定的脉冲频率,而不是一次分频,一次 分频。一般而言,这种分频由于分频输出的时钟脉冲抖动很大,故在设计中的使用已经非常少。但是,这也是可以 实现的 总结:由分频可以推得任意奇数分频。对于任意奇数()的%占空比分频,则计数器的模值为 假设信号为上升沿触发,在三时跳变,则信号为下降沿触发,在时跳变。这样就保持信号和信 号间间隔( 的周期,在( 的周期内 为两个周期,实现了()的%占空比分频 比如要分频,则计数器的模值为,信号在 时跳变即可。 实现的 源码: 【实例截图】
【核心代码】