Vivado约束指导手册

【实例简介】
Vivado约束指导手册
输入端口到输出端口路径 在从输入端口直接到输出端口的路径上,数据: 不需要在器件内部锁存(atch),直接从输入端口到输出端口。他们通常被称为ln-to-out数据路 径 端口时钟可以是虚拟时钟也可以是设计时钟 路径举例 图3-1描述了上面所有的路径,在此例图中,设计时钟CLKo可被用作端口时钟,这样既可以约束 D|N延时也可以约束DOUT延时 FPGA DEVICE Board Device Internal Delay REGA Data Path Delay REGB Internal Delay Board DIN i DOUT Device ○A4 Inp Output Delay BUFG Port Clock CLKO Port clock In-2-out Data Path Figure 3-1: Path Example 时钟路径部分 每一个时钟路径由三个部分组成: 源时钟路径 数据路径 目标时钟路径 源时钟路径 源时钟路径是由源时钟从它的源点(典型的是输入端口)到发送时序单元的时钟引脚之间的路径。 对于从输入端口起始的时序路径来说,就不存在源时钟路径 数据路径 对内部电路,数据路径是发送时序单元和捕捉时序单元之间的路径 发送时序单元的有效时钟管脚称为路径起始点 捕捉时序单元的数据输入管脚称为路径结束点 对于输入端口路径,数据路径起始于输入端口。输入端口是路径的起始点 对于输出端口路径,数据路径结朿语输岀端口。输岀端口是路径的结束点。 目标时钟路径 目标时钟路径是由目标时钟从其源点(典型的是输入端口)到捕捉时序单元的时钟管脚之间的路 径。 对于结束于输出端口的时序路径,就没有目标时钟路径 图3-2显示了3段典型的时序路径 REGA Data Path REGB Endpoint Source Clock Path Startpoint Destination Clock Path Figure 3-2: Typical Timing Path Setup和Hold分析 vⅳ ado ide分析时序并且在时序路径终点时候报告时序裕量。时序裕量是指在时序路径终点数据 要求时间和抵达时间的差异。如果裕量为正,从时序的角度考虑此路径是有效的。 Setup检查 为了计算数据所需的 setup时间,时序引擎: 1.决定源时钟和目的时钟之间的普通周期。如果没有被发现,为分析考虑多达1000个时钟 周期。 2.检查覆盖普通周期上的起始点和终点所有上升和下降沿。 3.在任何两个有效 active沿之间的最小正差值dela。这个deta被称为 setup分析的时序路 径要求 Setup路径要求示例 假象2个寄存器之间的一条路径,这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿 只有上升沿。时钟定义如下: .clko周期6ns ck1周期4ns Common period clko launch edges Setup(1) Setup(2) clk1 capture edges Ons 2ns 4ns s 8n5 10ns 12ns Figure 3-3: Setup Path Requirement Example 图33显示有2个单独的源和目的时钟沿有资格受到 setup分析: setup(1和 setup(2): 源时钟发送沿时间:0ns+1*T(ck0)=6ns 目的时钟抓取沿时间:0ns+2*(ck1)=8ns Setup Path Requirement=抓取沿时间-发送沿时间=2ns 在计算路径要求时候,需要考虑2个重要的点: 1.时钟沿是理想的,那就是说,时钟树插入延迟不在考虑之内 2.默认时钟在0时间点是 phase-aligned,除非他们的波形定义引进了 phase-shit。异步时钟 相位关系未知。时序引擎在分析其间路径时候会考虑默认值。关于异步时钟的更多内容看 下部分 Setup分析数据要求时间 Setup分析数据要求时间是指为了让目的单元能安全的采样数据,数据必须在这个时间点之前稳 定。这个值基于: 目的时钟采样沿时间 .目地时钟延时 源时钟和目的时钟的不确定性 目的单元 setup时间 Setup分析的数据抵达时间 Setup分析的数据抵达时间,是指由源时钟发送的数据在路径终点的稳定时候所需要的时间。它 的值基于: 源时钟发送沿时间 源时钟延时 数据路径延时 数据路径延时包括所有从起点到终点的单元(cel)和线(ne延时。 在时序报告中, Vivado将 setup时序考虑为数据路径的一部分。相应的,数据到达和要求时间的 公式为: Data Required Time (setup)= destination clock capture edge time +destination clock path delay clock uncertainty Data Arrival Time(setup)= source clock launch edge time source clock path delay + datapath delay setup time Setup裕量是指要求时间和实际抵达时间的差值: Slack (setup)= Data Required Time -Data Arrival Time 在输入数据引脚寄存器上 Setup裕量为负值,说明寄存器有可能锁存到未知的值跳转到错误状 态 Hod检查 Hod裕量的计算与 setup裕量计算直接相关。当 setup分析证明了在最悲观的情况下数据可以被 安全捕捉,hold分析确保了: 同样的数据不可能被前面目地时钟沿错误的抓取 下一个源时钟沿发送的数据不能被用来分析 setup的目的数据沿抓取 因此,为了找到hold分析的时序路径,时序引擎考虑了所有为 setup分析的源和目的时钟沿结合 的可能。 对每一种可能的组合,时序引擎: 检查发送沿和减去一个目的时钟周期的抓取沿之间的差值 .检查了加上一个源时钟周期的发送沿和抓取沿之间的差值 .只保留时间差值最大的发送沿和抓取沿 hold路径要求示例 采用page33中 setup路径要求示例中的时钟。对于 setup分析那仅有2个可能的时钟沿组合: Setup Path Requirement (S1)=1*T(clk1)-0*T(clk0)= 4ns Setup Path Requirement (S2)=2*T(clk1)-1*T(clk0)=2ns 那么相应的hod要求如下: For setup s1: Hold path Requirement (Hla)-(1*T(clk1)-1*T(clk1))-0*T(clko)=ons Hold Path Requirement (Hlb)=1*T(clkl)-(0*T(clk0)+I*T(clko))=-2ns For setup $2: Hold Path Requirement (H2a)=(2*T(clk1)-1*T(clk1))-1*T(clko) 2ns Hold path Requirement(H2b)=2*T(clk1)-(1*T(clk0)+1*T(clk0))=-4ns 从上面可以看出最大的要求时间是Ons,这正好与源时钟和目的时钟第一次上升沿相吻合。 Hold路径要求示例,page36显示了 setup检查沿和他们相关的hold检查。 cIko launch edges Hla \S1 H1b/H2a52 2b clk1 capture edges Ons 2ns 4ns 6ns 8ns 10ns 12ns Figure 3-4: Hold Path Requirement Example 此例中,最终的hod要求时间不是来源于最紧的 setup要求。这是因为所有可能的 setup沿都会 被考虑在内,是为了找到最又挑战性的hod要求。 正如在 setup分析中,数据要求时间和数据抵达时间是基于以下条件计算的: 源时钟发送沿时间 .目的时钟抓取沿时间 源和目的时钟延时 时钟不确定性 数据延时 .目的寄存器hod时间 Data Required Time (hold)= destination clock capture edge time destination clock path delay clock uncertainty Data Arrival Time (hold)= source clock launch edge time source clock path delay datapath delay hold time Hod裕量是要求时间和抵达时间的差值 Slack (hold)= Data Arrival Time Data Required Time 正的时序裕量意味着即使在最悲观的情况下数据也不会被错误的时钟沿抓取。而负的hold裕量说 明抓取的数据错误,而且寄存器可能进入不稳定状态。 矫正( recovery和移除( removal分析 矫正和移除时序检查与 setup和hold检查相似,区别就是它们应用于异步数据管脚例如set或者 clear o 对于异步复位的寄存器 .矫正时间是异步 reset信号为了锁定新数据已经切换到它的无效状态之后,到下一个有效时钟沿 之间的最小时间。 移除时间是在异步复位信号安全切换到其无效状态之前,到第一个有效时钟沿之后的最小时间。 下面的等式描述了这两种分析的sack是如何计算的 Recovery check 下面的等式描述了下面如何计算: Data Required Time (recovery ) =destination clock edge start time + destination clock path delay clock uncertainty Data Arrival Time (recovery )= source clock edge start time source clock path delay datapath delay recovery time Slack (recovery)= Data Required Time Data Arrival Time Removal check Data Required Time (removal)= destination clock edge start time destination clock path delay clock uncertainty Data Arrival Time (removal)= source clock edge start time source clock path delay + datapath delay removal time Slack (removal)= Data Arrival Time -Data Required Time 正如 setup和hold检査,一个负的 recovery裕量和 remova裕量说明寄存器可能进入亚稳态,并 且将未知的电子层带入设计中。 定义时钟 时钟 数字设计中,时钟提供了从寄存器到寄存器之间可靠的传输数据的时间参考。 Vivado ide时序引 擎用时钟特征来: 计算时钟路径要求 以裕量计算的方式报告设计时序裕量 更多信息,参考时序分析这章 为了得到最精确的最大的时序路径覆盖,时钟必须合理的定义。可以用下面的特征定义时钟: 源时钟是指定义在时钟驱动引脚或者时钟树跟端口的时钟 时钟沿可以由周期和波形特性的组合描述 周期是ns级的,与描述的波形的时间周期相匹配 .时钟波形是在时钟周期里,在数ns内时钟上升沿和下降沿绝对时间的列表 列表必须包含偶数个值。第一个值一般与第一个上升沿吻合,除非另外指定,默认的时钟占空比 是50%相位是ns。 如图4-1所示,ck0周期10ns,占空比50%,相位0ns。Ck1周期8ns,占空比75%,相位2ns。 CIkO: period 10, waveform =10 5] CIk1: period =8, waveform=28 50% 50% Cla Ons 5 ns 10ns 15ns 25% 75% clkb Ons 2ns 8ns 10ns 16ns Figure 4-1: Clock Waveforms Example 传播【 propagated clock)时钟 周期和波形特征体现了时钟的理想特征。当时钟进入FPGA器件并且经过时钟树传播时候,时钟 沿会有延时而且会随着噪声和硬件特性而改变。这些特点被称为时钟网络延时( latency)和时钟不 确定{ uncertainty) 时钟不确定性包含下面内容: clock jitter phase error 任何额外指定的不确定 Vivado会默认的将时钟作为传播时钟,这意味着,这是非理想的时钟。这么做是为了提供包含时 钟树插入延时和不确定性的裕量的值。 特定硬件资源 【实例截图】
【核心代码】