轻松成为设计高手-Verilog HDL实用精解的代码

【实例简介】
轻松成为设计高手-Verilog HDL实用精解的代码
【实例截图】
【核心代码】
2670bd1a-20b4-4e2b-88eb-a38ab832dfc3
└── CD
├── Example-2-1
│   └── HelloVlog
│   ├── HelloVlog.cmd_log
│   ├── HelloVlog_envsettings.html
│   ├── HelloVlog.gise
│   ├── HelloVlog.lso
│   ├── HelloVlog.ngc
│   ├── HelloVlog.ngr
│   ├── HelloVlog.prj
│   ├── HelloVlog.stx
│   ├── HelloVlog_summary.html
│   ├── HelloVlog.syr
│   ├── HelloVlog.v
│   ├── HelloVlog.xise
│   ├── HelloVlog.xst
│   ├── HelloVlog_xst.xrpt
│   ├── iseconfig
│   │   ├── HelloVlog.projectmgr
│   │   └── HelloVlog.xreport
│   ├── webtalk_pn.xml
│   ├── _xmsgs
│   │   ├── pn_parser.xmsgs
│   │   └── xst.xmsgs
│   └── xst
│   └── work
│   ├── hdllib.ref
│   └── vlg4C
│   └── _hello_vlog.bin
├── Example-3-1
│   ├── FullAdd.v
│   └── transcript
├── Example-3-2
│   └── FullAdd.v
├── Example-3-3
│   └── CRC10.v
├── Example-4-1
│   ├── cnt.prd
│   ├── cnt.prj
│   ├── rev_1
│   │   ├── cnt1.edf
│   │   ├── cnt1.fse
│   │   ├── cnt1.srm
│   │   ├── cnt1.srr
│   │   ├── cnt1.srs
│   │   ├── cnt1.tlg
│   │   ├── cnt2.edf
│   │   ├── cnt2.fse
│   │   ├── cnt2.srm
│   │   ├── cnt2.srr
│   │   ├── cnt2.srs
│   │   ├── cnt2.tlg
│   │   ├── cnt3.edf
│   │   ├── cnt3.fse
│   │   ├── cnt3.srm
│   │   ├── cnt3.srr
│   │   ├── cnt3.srs
│   │   ├── cnt3.tlg
│   │   └── syntmp
│   │   ├── cnt1.plg
│   │   ├── cnt2.msg
│   │   ├── cnt2.plg
│   │   ├── cnt3.msg
│   │   └── cnt3.plg
│   ├── source
│   │   ├── cnt1.v
│   │   ├── cnt2.v
│   │   ├── cnt3.v
│   │   └── syntmp.msg
│   └── 示例说明.doc
├── Example-4-10
│   ├── bibus
│   │   ├── bibus.prd
│   │   ├── bibus.prj
│   │   ├── bibus.v
│   │   ├── decode.v
│   │   ├── rev_1
│   │   │   ├── bibus_cons.tcl
│   │   │   ├── bibus.fse
│   │   │   ├── bibus_rm.tcl
│   │   │   ├── bibus.srd
│   │   │   ├── bibus.srm
│   │   │   ├── bibus.srr
│   │   │   ├── bibus.srs
│   │   │   ├── bibus.sxr
│   │   │   ├── bibus.tcl
│   │   │   ├── bibus.tlg
│   │   │   ├── bibus.vqm
│   │   │   ├── bibus.xrf
│   │   │   ├── rpt_bibus.areasrr
│   │   │   ├── rpt_bibus_areasrr.htm
│   │   │   ├── syntmp
│   │   │   │   ├── bibus_cons_ui.tcl
│   │   │   │   ├── bibus.msg
│   │   │   │   └── bibus.plg
│   │   │   └── verif
│   │   │   └── bibus.vif
│   │   └── syntmp.msg
│   ├── complex_bibus
│   │   ├── complex_bibus2.v
│   │   ├── complex_bibus.prd
│   │   ├── complex_bibus.prj
│   │   ├── complex_bibus.v
│   │   ├── counter.v
│   │   ├── decode.v
│   │   ├── rev_1
│   │   │   ├── AutoConstraint_complex_bibus.sdc
│   │   │   ├── complex_bibus2_cons.tcl
│   │   │   ├── complex_bibus2.fse
│   │   │   ├── complex_bibus2_rm.tcl
│   │   │   ├── complex_bibus2.srd
│   │   │   ├── complex_bibus2.srm
│   │   │   ├── complex_bibus2.srr
│   │   │   ├── complex_bibus2.srs
│   │   │   ├── complex_bibus2.sxr
│   │   │   ├── complex_bibus2.tcl
│   │   │   ├── complex_bibus2.tlg
│   │   │   ├── complex_bibus2.vqm
│   │   │   ├── complex_bibus2.xrf
│   │   │   ├── complex_bibus_cons.tcl
│   │   │   ├── complex_bibus.fse
│   │   │   ├── complex_bibus_rm.tcl
│   │   │   ├── complex_bibus.srd
│   │   │   ├── complex_bibus.srm
│   │   │   ├── complex_bibus.srr
│   │   │   ├── complex_bibus.srs
│   │   │   ├── complex_bibus.sxr
│   │   │   ├── complex_bibus.tcl
│   │   │   ├── complex_bibus.tlg
│   │   │   ├── complex_bibus.vqm
│   │   │   ├── complex_bibus.xrf
│   │   │   ├── decode.srr
│   │   │   ├── rpt_complex_bibus.areasrr
│   │   │   ├── rpt_complex_bibus_areasrr.htm
│   │   │   ├── syntmp
│   │   │   │   ├── complex_bibus2_cons_ui.tcl
│   │   │   │   ├── complex_bibus2.plg
│   │   │   │   ├── complex_bibus_cons_ui.tcl
│   │   │   │   ├── complex_bibus.msg
│   │   │   │   └── complex_bibus.plg
│   │   │   └── verif
│   │   │   ├── complex_bibus2.vif
│   │   │   └── complex_bibus.vif
│   │   └── syntmp.msg
│   ├── source
│   │   ├── bibus.v
│   │   ├── complex_bibus2.v
│   │   ├── complex_bibus.v
│   │   ├── counter.v
│   │   └── decode.v
│   └── 示例说明.doc
├── Example-4-11
│   ├── mux2.v
│   ├── mux.prd
│   ├── mux.prj
│   ├── mux.v
│   ├── rev_1
│   │   ├── AutoConstraint_mux.sdc
│   │   ├── generic.fse
│   │   ├── generic.srd
│   │   ├── mux2.edf
│   │   ├── mux2.fse
│   │   ├── mux2.ncf
│   │   ├── mux2.srd
│   │   ├── mux2.srm
│   │   ├── mux2.srr
│   │   ├── mux2.srs
│   │   ├── mux2.tlg
│   │   ├── mux_cons.tcl
│   │   ├── mux.edf
│   │   ├── mux.edn
│   │   ├── mux.fse
│   │   ├── mux.ncf
│   │   ├── mux.prf
│   │   ├── mux_rm.tcl
│   │   ├── mux.srd
│   │   ├── mux.srm
│   │   ├── mux.srr
│   │   ├── mux.srs
│   │   ├── mux.sxr
│   │   ├── mux.tcl
│   │   ├── mux.tlg
│   │   ├── mux.vqm
│   │   ├── mux.xrf
│   │   ├── rpt_mux.areasrr
│   │   ├── rpt_mux_areasrr.htm
│   │   ├── syntmp
│   │   │   ├── mux2.msg
│   │   │   ├── mux2.plg
│   │   │   ├── mux_cons_ui.tcl
│   │   │   └── mux.plg
│   │   └── verif
│   │   ├── mux2.vif
│   │   └── mux.vif
│   ├── source
│   │   ├── mux2.v
│   │   └── mux.v
│   ├── syntmp.msg
│   └── 示例说明.doc
├── Example-4-13
│   ├── ram_basic
│   │   ├── ram_basic.prd
│   │   ├── ram_basic.prj
│   │   ├── ram_basic.v
│   │   └── rev_2
│   │   ├── AutoConstraint_ram_basic.sdc
│   │   ├── ram_basic.edf
│   │   ├── ram_basic.fse
│   │   ├── ram_basic.ncf
│   │   ├── ram_basic.srd
│   │   ├── ram_basic.srm
│   │   ├── ram_basic.srr
│   │   ├── ram_basic.srs
│   │   ├── ram_basic.tlg
│   │   ├── rpt_ram_basic.areasrr
│   │   ├── rpt_ram_basic_areasrr.htm
│   │   ├── syntmp
│   │   │   ├── ram_basic.msg
│   │   │   └── ram_basic.plg
│   │   ├── traplog.tlg
│   │   └── verif
│   │   └── ram_basic.vif
│   ├── sim
│   │   ├── ram_basic.cr.mti
│   │   ├── ram_basic.mpf
│   │   ├── ram_basic_tb.v
│   │   ├── ram_basic.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave.do
│   │   └── work
│   │   ├── _info
│   │   ├── ram_basic
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── ram_basic_tb
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── source
│   │   └── ram_basic.v
│   └── 示例说明.doc
├── Example-4-14
│   ├── clk_3div
│   │   ├── clk_3div_tb.v
│   │   ├── clk_3div.v
│   │   ├── sim
│   │   │   ├── clk_div3.cr.mti
│   │   │   ├── clk_div3.mpf
│   │   │   ├── vsim.wlf
│   │   │   ├── wave.do
│   │   │   └── work
│   │   │   ├── clk_3div
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── clk_3div_tb
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   └── _info
│   │   └── synthesis
│   │   ├── clk_div3.prd
│   │   ├── clk_div3.prj
│   │   └── rev_1
│   │   ├── clk_3div.edf
│   │   ├── clk_3div.fse
│   │   ├── clk_3div.srm
│   │   ├── clk_3div.srr
│   │   ├── clk_3div.srs
│   │   ├── clk_3div.tlg
│   │   └── syntmp
│   │   ├── clk_3div.msg
│   │   └── clk_3div.plg
│   ├── clk_div_phase
│   │   ├── clk_div_phase.prd
│   │   ├── clk_div_phase.prj
│   │   ├── clk_div_phase_tb.v
│   │   ├── clk_div_phase.v
│   │   ├── rev_1
│   │   │   ├── AutoConstraint_clk_div_phase.sdc
│   │   │   ├── clk_div_phase.edf
│   │   │   ├── clk_div_phase.fse
│   │   │   ├── clk_div_phase.ncf
│   │   │   ├── clk_div_phase.srd
│   │   │   ├── clk_div_phase.srm
│   │   │   ├── clk_div_phase.srr
│   │   │   ├── clk_div_phase.srs
│   │   │   ├── clk_div_phase.tlg
│   │   │   ├── rpt_clk_div_phase.areasrr
│   │   │   ├── rpt_clk_div_phase_areasrr.htm
│   │   │   ├── syntmp
│   │   │   │   ├── clk_div_phase.msg
│   │   │   │   └── clk_div_phase.plg
│   │   │   └── verif
│   │   │   └── clk_div_phase.vif
│   │   └── sim
│   │   ├── clk_div.cr.mti
│   │   ├── clk_div.mpf
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave.do
│   │   └── work
│   │   ├── clk_div_phase
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── clk_div_phase_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   └── 示例说明.doc
├── Example-4-16
│   ├── rev_1
│   │   ├── AutoConstraint_srl2pal.sdc
│   │   ├── rpt_srl2pal.areasrr
│   │   ├── rpt_srl2pal_areasrr.htm
│   │   ├── srl2pal.edf
│   │   ├── srl2pal.fse
│   │   ├── srl2pal.ncf
│   │   ├── srl2pal.srd
│   │   ├── srl2pal.srm
│   │   ├── srl2pal.srr
│   │   ├── srl2pal.srs
│   │   ├── srl2pal.tlg
│   │   ├── syntmp
│   │   │   ├── srl2pal.msg
│   │   │   └── srl2pal.plg
│   │   └── verif
│   │   └── srl2pal.vif
│   ├── source
│   │   └── srl2pal.v
│   ├── srl2pal.prd
│   ├── srl2pal.prj
│   ├── srl2pal.v
│   └── 示例说明.doc
├── Example-4-17
│   ├── asyn_rst
│   │   ├── asyn_rst.prd
│   │   ├── asyn_rst.prj
│   │   ├── asyn_rst.v
│   │   └── rev_1
│   │   ├── asyn_rst.edn
│   │   ├── asyn_rst.fse
│   │   ├── asyn_rst.prf
│   │   ├── asyn_rst.srm
│   │   ├── asyn_rst.srr
│   │   ├── asyn_rst.srs
│   │   ├── asyn_rst.tlg
│   │   ├── AutoConstraint_asyn_rst.sdc
│   │   ├── generic.fse
│   │   ├── generic.srd
│   │   └── syntmp
│   │   ├── asyn_rst.msg
│   │   └── asyn_rst.plg
│   ├── asyn_rst_syn_release
│   │   └── asyn_rst_syn_release.v
│   ├── syn_rst
│   │   ├── rev_2
│   │   │   ├── AutoConstraint_syn_rst.sdc
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── syn_rst.edn
│   │   │   ├── syn_rst.fse
│   │   │   ├── syn_rst.prf
│   │   │   ├── syn_rst.srm
│   │   │   ├── syn_rst.srr
│   │   │   ├── syn_rst.srs
│   │   │   ├── syn_rst.tlg
│   │   │   └── syntmp
│   │   │   ├── syn_rst.msg
│   │   │   └── syn_rst.plg
│   │   ├── syn_rst.prd
│   │   ├── syn_rst.prj
│   │   ├── syn_rst.v
│   │   └── syntmp.msg
│   └── 示例说明.doc
├── Example-4-20
│   ├── case
│   │   ├── case1.v
│   │   ├── PrecisionRTL
│   │   │   ├── case_impl_1
│   │   │   │   ├── case1_area.rep
│   │   │   │   ├── case1_con_rep.sdc
│   │   │   │   ├── case1.edf
│   │   │   │   ├── case1.prf
│   │   │   │   ├── case1_rtl.ixdb
│   │   │   │   ├── case1_tech_con_rep.sdc
│   │   │   │   ├── case1_timing.rep
│   │   │   │   ├── case1.xdb
│   │   │   │   ├── case_impl_1.psi
│   │   │   │   ├── hdlAnalyze_verilogfile
│   │   │   │   ├── precision.log
│   │   │   │   ├── precision_rtl.sdc
│   │   │   │   ├── precision_tech.sdc
│   │   │   │   ├── rtlc_libs
│   │   │   │   │   └── work
│   │   │   │   │   ├── case1.mod
│   │   │   │   │   ├── case1.mod.body
│   │   │   │   │   └── rtlc_version_info
│   │   │   │   ├── rtlc.out
│   │   │   │   │   ├── autotop.conf
│   │   │   │   │   ├── depend
│   │   │   │   │   │   └── TOPMODULE.list
│   │   │   │   │   ├── INCR
│   │   │   │   │   │   ├── emptymod.list
│   │   │   │   │   │   ├── hier.list
│   │   │   │   │   │   ├── incr_driver.log
│   │   │   │   │   │   └── incr_rtlc.log
│   │   │   │   │   ├── legalmodmap.db
│   │   │   │   │   ├── rtlc.args
│   │   │   │   │   ├── rtlc_args1.file
│   │   │   │   │   └── vmw.mem_contents
│   │   │   │   └── unfolded_operators.txt
│   │   │   ├── case.psp
│   │   │   ├── case_RTL_schematic.bmp
│   │   │   └── case_schematic.bmp
│   │   ├── SynplifyPro
│   │   │   ├── case1.prd
│   │   │   ├── case1.prj
│   │   │   ├── case_rtl_view.bmp
│   │   │   ├── case_tech_view.bmp
│   │   │   └── rev_2
│   │   │   ├── AutoConstraint_case1.sdc
│   │   │   ├── case1.edn
│   │   │   ├── case1.fse
│   │   │   ├── case1.prf
│   │   │   ├── case1.srm
│   │   │   ├── case1.srr
│   │   │   ├── case1.srs
│   │   │   ├── case1.tlg
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   └── syntmp
│   │   │   ├── case1.msg
│   │   │   └── case1.plg
│   │   └── syntmp.msg
│   ├── decode
│   │   ├── case
│   │   │   ├── case_decode.v
│   │   │   ├── decode_case_impl_1
│   │   │   │   ├── case_decode_area.rep
│   │   │   │   ├── case_decode_con_rep.sdc
│   │   │   │   ├── case_decode.edf
│   │   │   │   ├── case_decode.prf
│   │   │   │   ├── case_decode_rtl.ixdb
│   │   │   │   ├── case_decode_tech_con_rep.sdc
│   │   │   │   ├── case_decode_timing.rep
│   │   │   │   ├── case_decode.xdb
│   │   │   │   ├── decode_case_impl_1.psi
│   │   │   │   ├── hdlAnalyze_verilogfile
│   │   │   │   ├── precision.log
│   │   │   │   ├── precision_rtl.sdc
│   │   │   │   ├── precision_tech.sdc
│   │   │   │   ├── rtlc_libs
│   │   │   │   │   └── work
│   │   │   │   │   ├── case_decode.mod
│   │   │   │   │   ├── case_decode.mod.body
│   │   │   │   │   └── rtlc_version_info
│   │   │   │   ├── rtlc.out
│   │   │   │   │   ├── autotop.conf
│   │   │   │   │   ├── depend
│   │   │   │   │   │   └── TOPMODULE.list
│   │   │   │   │   ├── INCR
│   │   │   │   │   │   ├── emptymod.list
│   │   │   │   │   │   ├── hier.list
│   │   │   │   │   │   ├── incr_driver.log
│   │   │   │   │   │   └── incr_rtlc.log
│   │   │   │   │   ├── legalmodmap.db
│   │   │   │   │   ├── rtlc.args
│   │   │   │   │   ├── rtlc_args1.file
│   │   │   │   │   └── vmw.mem_contents
│   │   │   │   └── unfolded_operators.txt
│   │   │   ├── decode_case.psp
│   │   │   ├── precision_RTL_schematic.bmp
│   │   │   ├── precision_schematic.bmp
│   │   │   ├── rev_1
│   │   │   │   ├── AutoConstraint_case_decode.sdc
│   │   │   │   ├── case_decode.edn
│   │   │   │   ├── case_decode.fse
│   │   │   │   ├── case_decode.prf
│   │   │   │   ├── case_decode.srm
│   │   │   │   ├── case_decode.srr
│   │   │   │   ├── case_decode.srs
│   │   │   │   ├── case_decode.tlg
│   │   │   │   ├── generic.fse
│   │   │   │   ├── generic.srd
│   │   │   │   └── syntmp
│   │   │   │   ├── case_decode.msg
│   │   │   │   └── case_decode.plg
│   │   │   ├── synplify.prd
│   │   │   ├── synplify.prj
│   │   │   ├── synplify_rtl_view.bmp
│   │   │   └── synplify_tech_view.bmp
│   │   ├── if_mult
│   │   │   ├── if_mult_decode.prd
│   │   │   ├── if_mult_decode.prj
│   │   │   ├── if_mult_decode_RTL_veiw.bmp
│   │   │   ├── if_mult_decode_tech_veiw.bmp
│   │   │   ├── if_mult_decode.v
│   │   │   ├── if_mult_RTL_schematic.bmp
│   │   │   ├── if_mult_schematic.bmp
│   │   │   ├── precision_impl_1
│   │   │   │   ├── hdlAnalyze_verilogfile
│   │   │   │   ├── if_mult_decode_area.rep
│   │   │   │   ├── if_mult_decode_con_rep.sdc
│   │   │   │   ├── if_mult_decode.edf
│   │   │   │   ├── if_mult_decode.prf
│   │   │   │   ├── if_mult_decode_rtl.ixdb
│   │   │   │   ├── if_mult_decode_tech_con_rep.sdc
│   │   │   │   ├── if_mult_decode_timing.rep
│   │   │   │   ├── if_mult_decode.xdb
│   │   │   │   ├── precision_impl_1.psi
│   │   │   │   ├── precision.log
│   │   │   │   ├── precision_rtl.sdc
│   │   │   │   ├── precision_tech.sdc
│   │   │   │   ├── rtlc_libs
│   │   │   │   │   └── work
│   │   │   │   │   ├── if_mult_decode.mod
│   │   │   │   │   ├── if_mult_decode.mod.body
│   │   │   │   │   └── rtlc_version_info
│   │   │   │   ├── rtlc.out
│   │   │   │   │   ├── autotop.conf
│   │   │   │   │   ├── depend
│   │   │   │   │   │   └── TOPMODULE.list
│   │   │   │   │   ├── INCR
│   │   │   │   │   │   ├── emptymod.list
│   │   │   │   │   │   ├── hier.list
│   │   │   │   │   │   ├── incr_driver.log
│   │   │   │   │   │   └── incr_rtlc.log
│   │   │   │   │   ├── legalmodmap.db
│   │   │   │   │   ├── rtlc.args
│   │   │   │   │   ├── rtlc_args1.file
│   │   │   │   │   └── vmw.mem_contents
│   │   │   │   └── unfolded_operators.txt
│   │   │   ├── precision.psp
│   │   │   └── rev_2
│   │   │   ├── AutoConstraint_if_mult_decode.sdc
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── if_mult_decode.edn
│   │   │   ├── if_mult_decode.fse
│   │   │   ├── if_mult_decode.prf
│   │   │   ├── if_mult_decode.srm
│   │   │   ├── if_mult_decode.srr
│   │   │   ├── if_mult_decode.srs
│   │   │   ├── if_mult_decode.tlg
│   │   │   └── syntmp
│   │   │   ├── if_mult_decode.msg
│   │   │   └── if_mult_decode.plg
│   │   └── if_single
│   │   ├── if_single_decode.prd
│   │   ├── if_single_decode.prj
│   │   ├── if_single_decode_RTL_view.bmp
│   │   ├── if_single_decode_tech_view.bmp
│   │   ├── if_single_decode.v
│   │   ├── if_single_RTL_schematic.bmp
│   │   ├── if_single_schematic.bmp
│   │   ├── precision_impl_1
│   │   │   ├── hdlAnalyze_verilogfile
│   │   │   ├── if_single_decode_area.rep
│   │   │   ├── if_single_decode_con_rep.sdc
│   │   │   ├── if_single_decode.edf
│   │   │   ├── if_single_decode.prf
│   │   │   ├── if_single_decode_rtl.ixdb
│   │   │   ├── if_single_decode_tech_con_rep.sdc
│   │   │   ├── if_single_decode_timing.rep
│   │   │   ├── if_single_decode.xdb
│   │   │   ├── precision_impl_1.psi
│   │   │   ├── precision.log
│   │   │   ├── precision_rtl.sdc
│   │   │   ├── precision_tech.sdc
│   │   │   ├── rtlc_libs
│   │   │   │   └── work
│   │   │   │   ├── if_single_decode.mod
│   │   │   │   ├── if_single_decode.mod.body
│   │   │   │   └── rtlc_version_info
│   │   │   ├── rtlc.out
│   │   │   │   ├── autotop.conf
│   │   │   │   ├── depend
│   │   │   │   │   └── TOPMODULE.list
│   │   │   │   ├── INCR
│   │   │   │   │   ├── emptymod.list
│   │   │   │   │   ├── hier.list
│   │   │   │   │   ├── incr_driver.log
│   │   │   │   │   └── incr_rtlc.log
│   │   │   │   ├── legalmodmap.db
│   │   │   │   ├── rtlc.args
│   │   │   │   ├── rtlc_args1.file
│   │   │   │   └── vmw.mem_contents
│   │   │   └── unfolded_operators.txt
│   │   ├── precision.log
│   │   ├── precision.psp
│   │   └── rev_1
│   │   ├── AutoConstraint_if_single_decode.sdc
│   │   ├── generic.fse
│   │   ├── generic.srd
│   │   ├── if_single_decode.edn
│   │   ├── if_single_decode.fse
│   │   ├── if_single_decode.prf
│   │   ├── if_single_decode.srm
│   │   ├── if_single_decode.srr
│   │   ├── if_single_decode.srs
│   │   ├── if_single_decode.tlg
│   │   └── syntmp
│   │   ├── if_single_decode.msg
│   │   └── if_single_decode.plg
│   ├── if_mult
│   │   ├── Latch_if_mult
│   │   │   ├── latch_if_mult.prd
│   │   │   ├── latch_if_mult.prj
│   │   │   ├── latch_mult_if.v
│   │   │   ├── Latch_Synplify_RTL_view.bmp
│   │   │   ├── Latch_Synplify_tech_view.bmp
│   │   │   └── rev_2
│   │   │   ├── AutoConstraint_mult_if.sdc
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── latch_mult_if.edn
│   │   │   ├── latch_mult_if.fse
│   │   │   ├── latch_mult_if.prf
│   │   │   ├── latch_mult_if.srm
│   │   │   ├── latch_mult_if.srr
│   │   │   ├── latch_mult_if.srs
│   │   │   ├── latch_mult_if.tlg
│   │   │   └── syntmp
│   │   │   ├── latch_mult_if.msg
│   │   │   └── latch_mult_if.plg
│   │   ├── latch_mult_if.v
│   │   ├── mult_if.v
│   │   ├── PrecisionRTL
│   │   │   ├── if_mult_impl_1
│   │   │   │   ├── hdlAnalyze_verilogfile
│   │   │   │   ├── if_mult_impl_1.psi
│   │   │   │   ├── mult_if_area.rep
│   │   │   │   ├── mult_if_con_rep.sdc
│   │   │   │   ├── mult_if.edf
│   │   │   │   ├── mult_if.prf
│   │   │   │   ├── mult_if_rtl.ixdb
│   │   │   │   ├── mult_if_tech_con_rep.sdc
│   │   │   │   ├── mult_if_timing.rep
│   │   │   │   ├── mult_if.xdb
│   │   │   │   ├── precision.log
│   │   │   │   ├── precision_rtl.sdc
│   │   │   │   ├── precision_tech.sdc
│   │   │   │   ├── rtlc_libs
│   │   │   │   │   └── work
│   │   │   │   │   ├── mult_if.mod
│   │   │   │   │   ├── mult_if.mod.body
│   │   │   │   │   └── rtlc_version_info
│   │   │   │   ├── rtlc.out
│   │   │   │   │   ├── autotop.conf
│   │   │   │   │   ├── depend
│   │   │   │   │   │   └── TOPMODULE.list
│   │   │   │   │   ├── INCR
│   │   │   │   │   │   ├── emptymod.list
│   │   │   │   │   │   ├── hier.list
│   │   │   │   │   │   ├── incr_driver.log
│   │   │   │   │   │   └── incr_rtlc.log
│   │   │   │   │   ├── legalmodmap.db
│   │   │   │   │   ├── rtlc.args
│   │   │   │   │   ├── rtlc_args1.file
│   │   │   │   │   └── vmw.mem_contents
│   │   │   │   └── unfolded_operators.txt
│   │   │   ├── if_mult.psp
│   │   │   ├── if_mult_RTL_schematic.bmp
│   │   │   └── if_mult_schematic.bmp
│   │   └── SynplifyPro
│   │   ├── if_mult.prd
│   │   ├── if_mult.prj
│   │   ├── if_mult_rtl_view.bmp
│   │   ├── if_mult_tech_view.bmp
│   │   ├── rev_1
│   │   │   ├── AutoConstraint_mult_if.sdc
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── mult_if.edn
│   │   │   ├── mult_if.fse
│   │   │   ├── mult_if.prf
│   │   │   ├── mult_if.srm
│   │   │   ├── mult_if.srr
│   │   │   ├── mult_if.srs
│   │   │   ├── mult_if.tlg
│   │   │   └── syntmp
│   │   │   ├── mult_if.msg
│   │   │   └── mult_if.plg
│   │   └── syntmp.msg
│   ├── if_single
│   │   ├── PrecisionRTL
│   │   │   ├── if_single_impl_1
│   │   │   │   ├── hdlAnalyze_verilogfile
│   │   │   │   ├── if_single_impl_1.psi
│   │   │   │   ├── precision.log
│   │   │   │   ├── precision_rtl.sdc
│   │   │   │   ├── precision_tech.sdc
│   │   │   │   ├── rtlc_libs
│   │   │   │   │   └── work
│   │   │   │   │   ├── rtlc_version_info
│   │   │   │   │   ├── single_if.mod
│   │   │   │   │   └── single_if.mod.body
│   │   │   │   ├── rtlc.out
│   │   │   │   │   ├── autotop.conf
│   │   │   │   │   ├── depend
│   │   │   │   │   │   └── TOPMODULE.list
│   │   │   │   │   ├── INCR
│   │   │   │   │   │   ├── emptymod.list
│   │   │   │   │   │   ├── hier.list
│   │   │   │   │   │   ├── incr_driver.log
│   │   │   │   │   │   └── incr_rtlc.log
│   │   │   │   │   ├── legalmodmap.db
│   │   │   │   │   ├── rtlc.args
│   │   │   │   │   ├── rtlc_args1.file
│   │   │   │   │   └── vmw.mem_contents
│   │   │   │   ├── single_if_area.rep
│   │   │   │   ├── single_if_con_rep.sdc
│   │   │   │   ├── single_if.edf
│   │   │   │   ├── single_if.prf
│   │   │   │   ├── single_if_rtl.ixdb
│   │   │   │   ├── single_if_tech_con_rep.sdc
│   │   │   │   ├── single_if_timing.rep
│   │   │   │   ├── single_if.xdb
│   │   │   │   └── unfolded_operators.txt
│   │   │   ├── if_single.psp
│   │   │   ├── if_single_RTL_schemaitc.bmp
│   │   │   └── if_single_schematic.bmp
│   │   ├── single_if.v
│   │   └── SynplifyPro
│   │   ├── if_single.prd
│   │   ├── if_single.prj
│   │   ├── if_single_rtl_view.bmp
│   │   ├── if_single_tech_view.bmp
│   │   ├── rev_2
│   │   │   ├── AutoConstraint_single_if.sdc
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── single_if.edn
│   │   │   ├── single_if.fse
│   │   │   ├── single_if.prf
│   │   │   ├── single_if.srm
│   │   │   ├── single_if.srr
│   │   │   ├── single_if.srs
│   │   │   ├── single_if.tlg
│   │   │   └── syntmp
│   │   │   ├── single_if.msg
│   │   │   └── single_if.plg
│   │   └── syntmp.msg
│   └── 示例说明.doc
├── Example-4-21
│   ├── ~$示例说明.doc
│   ├── asyn_bad
│   │   ├── asyn_bad.prd
│   │   ├── asyn_bad.prj
│   │   ├── decode.v
│   │   ├── read_reg.v
│   │   ├── rev_1
│   │   │   ├── AutoConstraint_top.sdc
│   │   │   ├── decode.edn
│   │   │   ├── decode.fse
│   │   │   ├── decode.prf
│   │   │   ├── decode.srm
│   │   │   ├── decode.srr
│   │   │   ├── decode.srs
│   │   │   ├── decode.tlg
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   └── syntmp
│   │   │   ├── decode.msg
│   │   │   └── decode.plg
│   │   ├── top.v
│   │   └── write_reg.v
│   ├── oe_edge
│   │   ├── decode.v
│   │   ├── oe_edge.prd
│   │   ├── oe_edge.prj
│   │   ├── read_reg.v
│   │   ├── rev_2
│   │   │   ├── AutoConstraint_top.sdc
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── syntmp
│   │   │   │   ├── top.msg
│   │   │   │   └── top.plg
│   │   │   ├── top.edn
│   │   │   ├── top.fse
│   │   │   ├── top.prf
│   │   │   ├── top.srm
│   │   │   ├── top.srr
│   │   │   ├── top.srs
│   │   │   └── top.tlg
│   │   ├── top.v
│   │   └── write_reg.v
│   ├── syn_wr
│   │   ├── decode.v
│   │   ├── read_reg.v
│   │   ├── rev_1
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── syntmp
│   │   │   │   ├── top.msg
│   │   │   │   └── top.plg
│   │   │   ├── top.edn
│   │   │   ├── top.fse
│   │   │   ├── top.prf
│   │   │   ├── top.srm
│   │   │   ├── top.srr
│   │   │   ├── top.srs
│   │   │   └── top.tlg
│   │   ├── syntmp.msg
│   │   ├── syn_wr.prd
│   │   ├── syn_wr.prj
│   │   ├── top.v
│   │   └── write_reg.v
│   └── 示例说明.doc
├── Example-4-4
│   ├── reg_counter.prd
│   ├── reg_counter.prj
│   ├── reg_counter.v
│   ├── rev_2
│   │   ├── reg_counter.edf
│   │   ├── reg_counter.fse
│   │   ├── reg_counter.ncf
│   │   ├── reg_counter.srd
│   │   ├── reg_counter.srm
│   │   ├── reg_counter.srr
│   │   ├── reg_counter.srs
│   │   ├── reg_counter.tlg
│   │   ├── rpt_reg_counter.areasrr
│   │   ├── rpt_reg_counter_areasrr.htm
│   │   ├── syntmp
│   │   │   ├── reg_counter.msg
│   │   │   └── reg_counter.plg
│   │   └── verif
│   │   └── reg_counter.vif
│   ├── sim
│   │   └── reg_counter.v
│   ├── source
│   │   └── reg_counter.v
│   └── 示例说明.doc
├── Example-4-7
│   ├── clock_edge.prd
│   ├── clock_edge.prj
│   ├── clock_edge.v
│   ├── rev_2
│   │   ├── clock_edge.edn
│   │   ├── clock_edge.fse
│   │   ├── clock_edge.prf
│   │   ├── clock_edge.srm
│   │   ├── clock_edge.srr
│   │   ├── clock_edge.srs
│   │   ├── clock_edge.tlg
│   │   ├── generic.fse
│   │   ├── generic.srd
│   │   └── syntmp
│   │   ├── clock_edge.msg
│   │   └── clock_edge.plg
│   ├── sim
│   │   ├── clock_edge_tb.v
│   │   ├── clock_edge.v
│   │   ├── sim_clock_edge.cr.mti
│   │   ├── sim_clock_edge.mpf
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave.do
│   │   └── work
│   │   ├── clock_edge
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── clock_edge_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── source
│   │   ├── clock_edge_tb.v
│   │   └── clock_edge.v
│   ├── syntmp.msg
│   └── 示例说明.doc
├── Example-4-8
│   ├── decode_cmb2.v
│   ├── decode_cmb.prd
│   ├── decode_cmb.prj
│   ├── decode_cmb.v
│   ├── rev_2
│   │   ├── decode_cmb2.edn
│   │   ├── decode_cmb2.fse
│   │   ├── decode_cmb2.prf
│   │   ├── decode_cmb2.srm
│   │   ├── decode_cmb2.srr
│   │   ├── decode_cmb2.srs
│   │   ├── decode_cmb2.tlg
│   │   ├── decode_cmb.edn
│   │   ├── decode_cmb.fse
│   │   ├── decode_cmb.prf
│   │   ├── decode_cmb.srm
│   │   ├── decode_cmb.srr
│   │   ├── decode_cmb.srs
│   │   ├── decode_cmb.tlg
│   │   ├── generic.fse
│   │   ├── generic.srd
│   │   └── syntmp
│   │   ├── decode_cmb2.msg
│   │   ├── decode_cmb2.plg
│   │   └── decode_cmb.plg
│   ├── sim
│   │   ├── decode_cmb2.v
│   │   ├── decode_cmb.cr.mti
│   │   ├── decode_cmb.mpf
│   │   ├── decode_cmb_tb.v
│   │   ├── decode_cmb.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   └── work
│   │   ├── decode_cmb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── decode_cmb2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── decode_cmb_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── source
│   │   ├── decode_cmb2.v
│   │   ├── decode_cmb_tb.v
│   │   └── decode_cmb.v
│   └── 示例说明.doc
├── Example-5-1
│   ├── after_optimized
│   │   ├── after_optimized.prd
│   │   ├── after_optimized.prj
│   │   ├── rev_2
│   │   │   ├── syntmp
│   │   │   │   └── wch_fht.plg
│   │   │   ├── wch_fht_cons.tcl
│   │   │   ├── wch_fht.fse
│   │   │   ├── wch_fht_rm.tcl
│   │   │   ├── wch_fht.srd
│   │   │   ├── wch_fht.srm
│   │   │   ├── wch_fht.srr
│   │   │   ├── wch_fht.srs
│   │   │   ├── wch_fht.sxr
│   │   │   ├── wch_fht.tcl
│   │   │   ├── wch_fht.tlg
│   │   │   ├── wch_fht.vqm
│   │   │   └── wch_fht.xrf
│   │   └── wch_fht.v
│   ├── before_optimized
│   │   ├── before_optimized.prd
│   │   ├── before_optimized.prj
│   │   ├── fhtpart.v
│   │   ├── fht_unit1.v
│   │   ├── fht_unit2.v
│   │   ├── fht_unit3.v
│   │   ├── fht_unit4.v
│   │   └── rev_1
│   │   ├── AutoConstraint_fhtpart.sdc
│   │   ├── fhtpart_cons.tcl
│   │   ├── fhtpart.fse
│   │   ├── fhtpart_rm.tcl
│   │   ├── fhtpart.srd
│   │   ├── fhtpart.srm
│   │   ├── fhtpart.srr
│   │   ├── fhtpart.srs
│   │   ├── fhtpart.sxr
│   │   ├── fhtpart.tcl
│   │   ├── fhtpart.tlg
│   │   ├── fhtpart.vqm
│   │   ├── fhtpart.xrf
│   │   └── syntmp
│   │   └── fhtpart.plg
│   ├── FHTPART_resource.bmp
│   ├── FHTPART_resource.gif
│   ├── soure
│   │   ├── after_optimized
│   │   │   └── wch_fht.v
│   │   └── before_optimized
│   │   ├── fhtpart.v
│   │   ├── fht_unit1.v
│   │   ├── fht_unit2.v
│   │   ├── fht_unit3.v
│   │   └── fht_unit4.v
│   ├── wchfht_resource.bmp
│   ├── wchfht_resource.gif
│   ├── workspace_VS.prd
│   ├── workspace_VS.prj
│   └── 示例说明.doc
├── Example-5-5
│   ├── latch.prd
│   ├── latch.prj
│   ├── latch.v
│   ├── rev_2
│   │   ├── AutoConstraint_latch.sdc
│   │   ├── latch.edf
│   │   ├── latch.fse
│   │   ├── latch.ncf
│   │   ├── latch.srd
│   │   ├── latch.srm
│   │   ├── latch.srr
│   │   ├── latch.srs
│   │   ├── latch.tlg
│   │   ├── rpt_latch.areasrr
│   │   ├── rpt_latch_areasrr.htm
│   │   ├── syntmp
│   │   │   ├── latch.msg
│   │   │   └── latch.plg
│   │   └── verif
│   │   └── latch.vif
│   ├── source
│   │   └── latch.v
│   ├── syntmp.msg
│   └── 示例说明.doc
├── Example-5-6
│   ├── resource_share.prd
│   ├── resource_share.prj
│   ├── rev_1
│   │   ├── AutoConstraint_resource_share1.sdc
│   │   ├── AutoConstraint_resource_share2.sdc
│   │   ├── resource_share1_cons.tcl
│   │   ├── resource_share1.fse
│   │   ├── resource_share1_rm.tcl
│   │   ├── resource_share1.srd
│   │   ├── resource_share1.srm
│   │   ├── resource_share1.srr
│   │   ├── resource_share1.srs
│   │   ├── resource_share1.sxr
│   │   ├── resource_share1.tcl
│   │   ├── resource_share1.tlg
│   │   ├── resource_share1.vqm
│   │   ├── resource_share1.xrf
│   │   ├── resource_share2_cons.tcl
│   │   ├── resource_share2.fse
│   │   ├── resource_share2_rm.tcl
│   │   ├── resource_share2.srd
│   │   ├── resource_share2.srm
│   │   ├── resource_share2.srr
│   │   ├── resource_share2.srs
│   │   ├── resource_share2.sxr
│   │   ├── resource_share2.tcl
│   │   ├── resource_share2.tlg
│   │   ├── resource_share2.vqm
│   │   ├── resource_share2.xrf
│   │   ├── rpt_resource_share1.areasrr
│   │   ├── rpt_resource_share1_areasrr.htm
│   │   ├── rpt_resource_share2.areasrr
│   │   ├── rpt_resource_share2_areasrr.htm
│   │   ├── syntmp
│   │   │   ├── resource_share1_cons_ui.tcl
│   │   │   ├── resource_share1.msg
│   │   │   ├── resource_share1.plg
│   │   │   ├── resource_share2_cons_ui.tcl
│   │   │   └── resource_share2.plg
│   │   └── verif
│   │   ├── resource_share1.vif
│   │   └── resource_share2.vif
│   ├── source
│   │   ├── resource_share1.v
│   │   ├── resource_share2.v
│   │   └── syntmp.msg
│   └── 示例说明.doc
├── Example-5-7
│   ├── mod_copy.prd
│   ├── mod_copy.prj
│   ├── rev_1
│   │   ├── AutoConstraint_mod_copy1.sdc
│   │   ├── generic.fse
│   │   ├── generic.srd
│   │   ├── mod_copy1.edn
│   │   ├── mod_copy1.fse
│   │   ├── mod_copy1.prf
│   │   ├── mod_copy1.srm
│   │   ├── mod_copy1.srr
│   │   ├── mod_copy1.srs
│   │   ├── mod_copy1.tlg
│   │   ├── mod_copy2.edn
│   │   ├── mod_copy2.fse
│   │   ├── mod_copy2.prf
│   │   ├── mod_copy2.srm
│   │   ├── mod_copy2.srr
│   │   ├── mod_copy2.srs
│   │   ├── mod_copy2.tlg
│   │   └── syntmp
│   │   ├── mod_copy1.msg
│   │   ├── mod_copy1.plg
│   │   ├── mod_copy2.plg
│   │   └── proj.msg
│   ├── source
│   │   ├── mod_copy1.v
│   │   ├── mod_copy2.v
│   │   └── syntmp.msg
│   └── 示例说明.doc
├── Example-5-8
│   ├── rev_2
│   │   ├── AutoConstraint_shannon_fast.sdc
│   │   ├── AutoConstraint_un_shannon.sdc
│   │   ├── rpt_shannon_fast.areasrr
│   │   ├── rpt_shannon_fast_areasrr.htm
│   │   ├── rpt_un_shannon.areasrr
│   │   ├── rpt_un_shannon_areasrr.htm
│   │   ├── shannon_fast_cons.tcl
│   │   ├── shannon_fast.fse
│   │   ├── shannon_fast_rm.tcl
│   │   ├── shannon_fast.srd
│   │   ├── shannon_fast.srm
│   │   ├── shannon_fast.srr
│   │   ├── shannon_fast.srs
│   │   ├── shannon_fast.sxr
│   │   ├── shannon_fast.tcl
│   │   ├── shannon_fast.tlg
│   │   ├── shannon_fast.vqm
│   │   ├── shannon_fast.xrf
│   │   ├── syntmp
│   │   │   ├── shannon_fast_cons_ui.tcl
│   │   │   ├── shannon_fast.plg
│   │   │   ├── un_shannon_cons_ui.tcl
│   │   │   ├── un_shannon.msg
│   │   │   └── un_shannon.plg
│   │   ├── un_shannon_cons.tcl
│   │   ├── un_shannon.fse
│   │   ├── un_shannon_rm.tcl
│   │   ├── un_shannon.srd
│   │   ├── un_shannon.srm
│   │   ├── un_shannon.srr
│   │   ├── un_shannon.srs
│   │   ├── un_shannon.sxr
│   │   ├── un_shannon.tcl
│   │   ├── un_shannon.tlg
│   │   ├── un_shannon.vqm
│   │   ├── un_shannon.xrf
│   │   └── verif
│   │   ├── shannon_fast.vif
│   │   └── un_shannon.vif
│   ├── shannon.prd
│   ├── shannon.prj
│   ├── source
│   │   ├── shannon_fast.v
│   │   ├── syntmp.msg
│   │   └── un_shannon.v
│   └── 示例说明.doc
├── Example-6-1
│   ├── FSM
│   │   ├── state1
│   │   │   ├── rev_1
│   │   │   │   ├── AutoConstraint_state1.sdc
│   │   │   │   ├── fsmviewer.fsm
│   │   │   │   ├── generic.fse
│   │   │   │   ├── generic.srd
│   │   │   │   ├── NS.txt
│   │   │   │   ├── state1.edn
│   │   │   │   ├── state1.fse
│   │   │   │   ├── state1.prf
│   │   │   │   ├── state1.srm
│   │   │   │   ├── state1.srr
│   │   │   │   ├── state1.srs
│   │   │   │   ├── state1.tlg
│   │   │   │   ├── state1.vqm
│   │   │   │   ├── syntmp
│   │   │   │   │   ├── state1.msg
│   │   │   │   │   └── state1.plg
│   │   │   │   └── verif
│   │   │   │   └── state1.vif
│   │   │   ├── state1.prd
│   │   │   ├── state1.prj
│   │   │   ├── state1.v
│   │   │   └── syntmp.msg
│   │   ├── state2
│   │   │   ├── rev_1
│   │   │   │   ├── AutoConstraint_state2.sdc
│   │   │   │   ├── CS.txt
│   │   │   │   ├── fsmviewer.fsm
│   │   │   │   ├── generic.fse
│   │   │   │   ├── generic.srd
│   │   │   │   ├── rpt_state2.areasrr
│   │   │   │   ├── rpt_state2_areasrr.htm
│   │   │   │   ├── state2_cons.tcl
│   │   │   │   ├── state2.edn
│   │   │   │   ├── state2.fse
│   │   │   │   ├── state2_fsm.sdc
│   │   │   │   ├── state2.prf
│   │   │   │   ├── state2_rm.tcl
│   │   │   │   ├── state2.srd
│   │   │   │   ├── state2.srm
│   │   │   │   ├── state2.srr
│   │   │   │   ├── state2.srs
│   │   │   │   ├── state2.sxr
│   │   │   │   ├── state2.tcl
│   │   │   │   ├── state2.tlg
│   │   │   │   ├── state2.vqm
│   │   │   │   ├── state2.xrf
│   │   │   │   ├── syntmp
│   │   │   │   │   ├── fsm_tmp_cons_ui.tcl
│   │   │   │   │   ├── state2_cons_ui.tcl
│   │   │   │   │   ├── state2.msg
│   │   │   │   │   └── state2.plg
│   │   │   │   └── verif
│   │   │   │   └── state2.vif
│   │   │   ├── state2.prd
│   │   │   ├── state2.prj
│   │   │   ├── state2.v
│   │   │   └── syntmp.msg
│   │   ├── state3
│   │   │   ├── rev_2
│   │   │   │   ├── AutoConstraint_state2.sdc
│   │   │   │   ├── CS.txt
│   │   │   │   ├── fsmviewer.fsm
│   │   │   │   ├── generic.fse
│   │   │   │   ├── generic.srd
│   │   │   │   ├── state3.edn
│   │   │   │   ├── state3.fse
│   │   │   │   ├── state3.prf
│   │   │   │   ├── state3.srm
│   │   │   │   ├── state3.srr
│   │   │   │   ├── state3.srs
│   │   │   │   ├── state3.tlg
│   │   │   │   └── syntmp
│   │   │   │   ├── state3.msg
│   │   │   │   └── state3.plg
│   │   │   ├── state3.prd
│   │   │   ├── state3.prj
│   │   │   └── state3.v
│   │   └── state_default
│   │   ├── rev_2
│   │   │   ├── AutoConstraint_state2_default.sdc
│   │   │   ├── CS.txt
│   │   │   ├── fsmviewer.fsm
│   │   │   ├── generic.fse
│   │   │   ├── generic.srd
│   │   │   ├── state2_default.edn
│   │   │   ├── state2_default.fse
│   │   │   ├── state2_default.prf
│   │   │   ├── state2_default.srm
│   │   │   ├── state2_default.srr
│   │   │   ├── state2_default.srs
│   │   │   ├── state2_default.tlg
│   │   │   └── syntmp
│   │   │   └── state2_default.plg
│   │   ├── state2_default.v
│   │   ├── state_default.prd
│   │   └── state_default.prj
│   └── 示例说明.doc
├── Example-6-1.rar
├── Example-7-1
│   ├── Proj
│   │   ├── altera_mf.v
│   │   ├── MPI.v
│   │   ├── NorTestBench.v
│   │   ├── sim.do
│   │   ├── SPRAM.v
│   │   ├── STM.v
│   │   ├── Testbench_readme.txt
│   │   └── wave.do
│   └── 示例说明.doc
├── Example-7-2
│   ├── Proj
│   │   ├── altera_mf.v
│   │   ├── MPI.v
│   │   ├── NorTestBench.v
│   │   ├── Read_In_File.txt
│   │   ├── sim.do
│   │   ├── SPRAM.v
│   │   ├── STM.v
│   │   ├── Testbench_readme.txt
│   │   └── wave.do
│   └── 示例说明.doc
├── Example-7-3
│   ├── Proj
│   │   ├── altera_mf.v
│   │   ├── harness.v
│   │   ├── MPI.v
│   │   ├── NorTestBench.v
│   │   ├── Read_In_File.txt
│   │   ├── sim.do
│   │   ├── SPRAM.v
│   │   ├── STM.v
│   │   ├── testcase.v
│   │   ├── uP_BFM.v
│   │   └── wave.do
│   └── 示例说明.doc
├── Example-7-4
│   ├── Proj
│   │   ├── altera_mf.v
│   │   ├── harness.v
│   │   ├── MPI.v
│   │   ├── NorTestBench.v
│   │   ├── Read_In_File.txt
│   │   ├── Sim.do
│   │   ├── SPRAM.v
│   │   ├── STM.v
│   │   ├── testcase.v
│   │   ├── uP_BFM.v
│   │   └── wave.do
│   └── 示例说明.doc
├── Example-8-1
│   ├── sim
│   │   ├── INV_DFF.v
│   │   └── sim.do
│   └── 示例说明.doc
└── Example-8-2
├── Blocking_LHS_Delay
│   ├── sim.do
│   ├── tb.v
│   └── wave.do
├── Blocking_RHS_Delay
│   ├── sim.do
│   ├── tb.v
│   └── wave.do
├── NonBlocking_LHS_Delay
│   ├── sim.do
│   ├── tb.v
│   └── wave.do
├── NonBlocking_RHS_Delay
│   ├── sim.do
│   ├── tb.v
│   └── wave.do
└── 示例说明.doc

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