实例介绍
【实例简介】
本书以Cadence SPB 16.3 PCB开发软件为平台，以具体电路为范例，详尽讲解基于Concept-HDL到Allegro电路板设计的全过程，包括项目管理、元器件原理图符号及元器件封装创建、原理图设计（Concept-HDL）、设计约束、PCB布局与布线的规则、CAM文件输出等电路板设计的全过程，对PCB板级设计有全面的参考和学习价值。
【实例截图】
【核心代码】
09e78884-46db-4d5f-a21e-d91cca08d70f
└── Cadence Concept-HDL&Allegro原理图与电路板设计 范例文件
├── allegro
│ └── allegro.rar
└── ftb
├── backup
│ ├── backup.cpm
│ ├── cds.lib
│ ├── temp
│ │ ├── cfg_package.log
│ │ ├── cfg_pic.log
│ │ ├── cfg_verilog.log
│ │ ├── cfg_vhdl.log
│ │ ├── hdldir.log
│ │ ├── mkdefcfg.log
│ │ └── olecs.log
│ └── worklib
│ ├── data
│ │ ├── cfg_analog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_package
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_pic
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_verilog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_vhdl
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
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│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── psp_sim_1
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│ │ │ └── master.tag
│ │ ├── sch_1
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│ │ │ ├── master.tag
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│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── ram
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│ │ │ └── master.tag
│ │ ├── cfg_pic
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_verilog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_vhdl
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
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│ │ │ └── vlog004u.sir
│ │ ├── psp_sim_1
│ │ │ ├── master.tag
│ │ │ └── ram.opj
│ │ ├── sch_1
│ │ │ ├── hdldirect.dat
│ │ │ ├── master.tag
│ │ │ ├── module_order.dat
│ │ │ ├── page1.cpc
│ │ │ ├── page1.csa
│ │ │ ├── page1.csb
│ │ │ ├── page1.csv
│ │ │ ├── page2.cpc
│ │ │ ├── page2.csa
│ │ │ ├── page2.csb
│ │ │ ├── page2.csv
│ │ │ ├── page.map
│ │ │ ├── pc.db
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│ │ │ └── viewprps.prp
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ └── root
│ ├── cfg_analog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_pic
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── psp_sim_1
│ │ ├── master.tag
│ │ └── root.opj
│ └── sch_1
│ ├── hdldirect.dat
│ ├── master.tag
│ ├── module_order.dat
│ ├── page1.cpc
│ ├── page1.csa
│ ├── page1.csb
│ ├── page1.csv
│ ├── page2.cpc
│ ├── page2.csa
│ ├── page2.csb
│ ├── page2.csv
│ ├── page.map
│ ├── pc.db
│ ├── verilog.v
│ └── viewprps.prp
├── classlib
│ ├── 20l10
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ ├── Copy of chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
│ │ │ ├── pdv_validation.txt
│ │ │ ├── pinlist.txt
│ │ │ ├── revHistory.log
│ │ │ ├── revision.dat
│ │ │ └── revision.log
│ │ ├── part_table
│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── act574
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
│ │ │ ├── pdv_validation.txt
│ │ │ ├── pinlist.txt
│ │ │ ├── revHistory.log
│ │ │ ├── revision.dat
│ │ │ └── revision.log
│ │ ├── part_table
│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── agnd
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── blockin
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── blockout
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
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│ │ │ └── vlog004u.sir
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── bnc_conn
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
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│ │ │ ├── verilog.v
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
│ │ │ ├── pdv_validation.txt
│ │ │ ├── pinlist.txt
│ │ │ ├── revHistory.log
│ │ │ ├── revision.dat
│ │ │ └── revision.log
│ │ ├── part_table
│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── cap
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
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│ │ │ ├── verilog.v
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ ├── pinlist.txt
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│ │ │ ├── revision.dat
│ │ │ └── revision.log
│ │ ├── part_table
│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ ├── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
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│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sym_3
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ └── sym_4
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── cap_np
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│ │ │ ├── chips.prt
│ │ │ └── master.tag
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│ │ │ ├── master.tag
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ └── revision.log
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│ │ │ ├── master.tag
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│ │ ├── sym_1
│ │ │ ├── master.tag
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│ │ └── sym_2
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── classlib.cat
│ ├── conn64
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│ │ ├── entity
│ │ │ ├── master.tag
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ └── revision.log
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│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
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│ │ │ ├── master.tag
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ ├── revision.dat
│ │ │ └── revision.log
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│ │ │ └── part.ptf
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
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│ │ │ ├── chips.prt
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│ │ ├── metadata
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│ │ │ └── revision.log
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│ │ │ ├── master.tag
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│ │ ├── master.tag
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│ ├── epf8282a
│ │ ├── chips
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│ │ │ ├── master.tag
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ └── revision.log
│ │ ├── part_table
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│ ├── fct16245
│ │ ├── chips
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│ │ │ ├── master.tag
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│ │ ├── metadata
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│ │ ├── part_table
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│ ├── gnd
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│ │ ├── chips
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│ │ │ ├── master.tag
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ ├── master.tag
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│ ├── my#20b#20size#20page
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│ │ │ ├── master.tag
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│ │ │ ├── master.tag
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│ │ ├── master.tag
│ │ └── symbol.css
│ ├── res
│ │ ├── chips
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│ │ ├── entity
│ │ │ ├── master.tag
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│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ │ └── revision.log
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│ │ ├── sym_1
│ │ │ ├── master.tag
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│ │ ├── master.tag
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│ ├── tc55b4257
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│ │ ├── entity
│ │ │ ├── master.tag
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│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
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│ │ ├── sym_1
│ │ │ ├── master.tag
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│ │ ├── master.tag
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│ ├── tlc5602
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│ │ ├── entity
│ │ │ ├── master.tag
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│ │ ├── metadata
│ │ │ ├── master.tag
│ │ │ ├── pdv_validation.txt
│ │ │ ├── pinlist.txt
│ │ │ ├── revHistory.log
│ │ │ ├── revision.dat
│ │ │ └── revision.log
│ │ ├── part_table
│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ └── sym_1
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│ ├── tle2037
│ │ ├── chips
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│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
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│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── metadata
│ │ │ ├── master.tag
│ │ │ ├── pdv_validation.txt
│ │ │ ├── pinlist.txt
│ │ │ ├── revHistory.log
│ │ │ ├── revision.dat
│ │ │ └── revision.log
│ │ ├── part_table
│ │ │ ├── master.tag
│ │ │ └── part.ptf
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── v12n
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── v#2b12
│ │ └── sym_1
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│ └── vcc
│ └── sym_1
│ ├── master.tag
│ └── symbol.css
├── daamp
│ ├── cds.lib
│ ├── daamp_module.cpm
│ ├── temp
│ │ ├── backannotate.log
│ │ ├── cfg_daamp.bat
│ │ ├── cfg_package.log
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│ │ ├── concept2cm.log
│ │ ├── design_import.log
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│ │ ├── mkdefcfg.log
│ │ ├── netassembler.dat
│ │ ├── netassembler.log
│ │ ├── newgenasym.log
│ │ ├── olecs.log
│ │ ├── packagerxl.bat
│ │ ├── pm.log
│ │ ├── SheetImport
│ │ │ └── sheet_import.mkr
│ │ ├── van.log
│ │ └── xxnedtmp
│ │ ├── event.log
│ │ ├── file.log
│ │ ├── text.log
│ │ └── undo1.log
│ └── worklib
│ ├── alias_bit
│ │ └── daamp_cfg_package
│ │ └── vlog004u.sir
│ ├── alias_vector
│ │ └── daamp_cfg_package
│ │ └── vlog004u.sir
│ ├── daamp
│ │ ├── cfg_analog
│ │ │ ├── daamp.opj
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_package
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_pic
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_verilog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_vhdl
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── constraints
│ │ │ ├── daamp.dcf
│ │ │ ├── daamp.dcf,p
│ │ │ ├── daamp.phys
│ │ │ └── deleted.opf
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── opf
│ │ │ ├── bus.opf
│ │ │ ├── master.tag
│ │ │ └── props.opf
│ │ ├── packaged
│ │ │ ├── master.tag
│ │ │ ├── pstback.dat
│ │ │ ├── pstchip.dat
│ │ │ ├── pstcmdb.dat
│ │ │ ├── pstpin.dat
│ │ │ ├── pstprop.dat
│ │ │ ├── pstrprt.dat
│ │ │ ├── pstxnet.dat
│ │ │ ├── pstxprt.dat
│ │ │ ├── pstxref.dat
│ │ │ ├── pxl.chg
│ │ │ ├── pxl_DAAMP.state
│ │ │ ├── pxl.dbg
│ │ │ ├── pxl.log
│ │ │ ├── pxl.mkr
│ │ │ └── pxl.state
│ │ ├── physical
│ │ │ ├── allegro.jrl
│ │ │ ├── daamp.brd
│ │ │ ├── eco.txt
│ │ │ ├── master.tag
│ │ │ ├── netrev.lst
│ │ │ ├── pstcmdb2.dat
│ │ │ └── signoise.run
│ │ │ ├── case1
│ │ │ │ └── case.cfg
│ │ │ └── cases.cfg
│ │ ├── sch_1
│ │ │ ├── hdldirect.dat
│ │ │ ├── master.tag
│ │ │ ├── module_order.dat
│ │ │ ├── page1.cpc
│ │ │ ├── page1.csa
│ │ │ ├── page1.csb
│ │ │ ├── page1.csv
│ │ │ ├── page.map
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ └── viewprps.prp
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ └── glbl
│ └── daamp_cfg_package
│ ├── master.tag
│ ├── verilog.v
│ └── vlog004u.sir
├── modules
│ └── daamp.mdd
├── pcb
│ ├── master.tag
│ ├── partial_placed.brd
│ ├── reuse.brd
│ └── symbols
│ ├── 100c75d.pad
│ ├── 52c31d.pad
│ ├── 62c38d.pad
│ ├── 62s38d.pad
│ ├── ab28.dra
│ ├── ab28.fsm
│ ├── ab46.dra
│ ├── ab46.fsm
│ ├── ab53.dra
│ ├── ab53.fsm
│ ├── ab90.dra
│ ├── ab90.fsm
│ ├── assynotes.dra
│ ├── assynotes.osm
│ ├── bnc.dra
│ ├── bnc.psm
│ ├── bsize.dra
│ ├── bsize.osm
│ ├── din64.dra
│ ├── din64.psm
│ ├── dip24.dra
│ ├── dip24.psm
│ ├── dip8.dra
│ ├── dip8.psm
│ ├── hole110.pad
│ ├── ind300.dra
│ ├── ind300.psm
│ ├── lcc24.dra
│ ├── lcc24.psm
│ ├── led.dra
│ ├── led.psm
│ ├── master.tag
│ ├── outline.bsm
│ ├── outline.dra
│ ├── plcc84.dra
│ ├── plcc84.psm
│ ├── sm_0805.dra
│ ├── sm_0805.psm
│ ├── sm_1206.dra
│ ├── sm_1206.psm
│ ├── smc_6032.dra
│ ├── smc_6032.psm
│ ├── smd16_96.pad
│ ├── smd25_50.pad
│ ├── smd30_115.pad
│ ├── smd30_55.pad
│ ├── smd30_96.pad
│ ├── smd50_25.pad
│ ├── smd60_55.pad
│ ├── smd63_47.pad
│ ├── smd80_24.pad
│ ├── smd90_82.pad
│ ├── smdio64.dra
│ ├── smdio64.psm
│ ├── soic20.dra
│ ├── soic20_pe.dra
│ ├── soic20_pe.psm
│ ├── soic20.psm
│ ├── soic24.dra
│ ├── soic24.psm
│ ├── soic24w.dra
│ ├── soic24w.psm
│ ├── soic32.dra
│ ├── soic32.psm
│ ├── soic48.dra
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│ ├── data
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│ │ │ └── master.tag
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│ │ ├── entity
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│ │ │ ├── module_order.dat
│ │ │ ├── page1.cpc
│ │ │ ├── page1.csa
│ │ │ ├── page1.csb
│ │ │ ├── page1.csv
│ │ │ ├── page.map
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ └── viewprps.prp
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── glbl
│ │ └── root_cfg_package
│ │ ├── master.tag
│ │ ├── verilog.v
│ │ └── vlog004u.sir
│ └── root
│ ├── cfg_analog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_pic
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── constraints
│ │ ├── deleted.opf
│ │ ├── last_update.dcf
│ │ ├── root.dcf
│ │ ├── root.dcf,p
│ │ └── System.dcf
│ ├── opf
│ │ ├── master.tag
│ │ └── props.opf
│ ├── packaged
│ │ ├── master.tag
│ │ └── pxl.state
│ ├── physical
│ │ ├── allegro.jrl
│ │ ├── batch_drc.log
│ │ ├── bestsave.w
│ │ ├── devices.dml
│ │ ├── eco.txt
│ │ ├── genfeed.log
│ │ ├── interconn.iml
│ │ ├── master.tag
│ │ ├── monitor.sts
│ │ ├── netrev.lst
│ │ ├── pcbxxx.brd
│ │ ├── pstcmdb2.dat
│ │ ├── rename.log
│ │ ├── signoise.log
│ │ ├── signoise.run
│ │ │ ├── case1
│ │ │ │ ├── case.cfg
│ │ │ │ └── case.cfg,1
│ │ │ └── cases.cfg
│ │ ├── specctra.did
│ │ ├── specctra.log
│ │ └── variants.lst
│ ├── psp_sim_1
│ │ ├── master.tag
│ │ └── root.opj
│ ├── sch_1
│ │ ├── hdldirect.dat
│ │ ├── master.tag
│ │ ├── module_order.dat
│ │ ├── page1.cpc
│ │ ├── page1.csa
│ │ ├── page1.csb
│ │ ├── page1.csv
│ │ ├── page2.cpc
│ │ ├── page2.csa
│ │ ├── page2.csb
│ │ ├── page2.csv
│ │ ├── page.map
│ │ ├── pc.db
│ │ ├── verilog.v
│ │ └── viewprps.prp
│ └── variant
│ └── variant.dat
├── revDates
├── setup
│ ├── bom.callouts
│ ├── callouts_template.bom
│ ├── cdssetup
│ │ ├── cds.lib
│ │ └── projmgr
│ │ └── site.cpm
│ ├── cref.dat
│ ├── mech.ptf
│ ├── my_template.bom
│ └── setup.cpm
├── stratix_gx
│ ├── cachelib
│ │ ├── 12vm_atx_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
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│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── 1364532#2d2_2
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
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│ │ │ └── sym_1
│ │ │ ├── master.tag
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
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│ │ │ ├── metadata
│ │ │ │ ├── master.tag
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│ │ │ │ ├── master.tag
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│ │ │ │ ├── master.tag
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│ │ ├── sfp_vccr1_4_bar
│ │ │ ├── entity
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│ │ ├── sfp_vccr1_5_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vccr1_6_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vccr1_7_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vcct1_4_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vcct1_5_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vcct1_6_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vcct1_7_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sma_edge_launch_13
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── socket_0
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── stratix_gx
│ │ │ ├── cfg_package
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ ├── cfg_pic
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ ├── cfg_verilog
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ ├── cfg_vhdl
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ └── sch_1
│ │ │ └── module_order.dat
│ │ ├── sw#20dip#2d3#2fsm_0
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sw#20slide#2d4p2t_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── sw#20slide#2d6p2t_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── sw#20slide#2ddp3t_0
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sw#20slide#2ddpdt_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── t#20point#20r_0
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
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│ │ │ │ └── vlog004u.sir
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│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── titleblock0
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── titleblockansismall
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── tmp_201136
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── xenpak_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ └── zvnl535#2fto_0
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── cdsJavaUI.log
│ ├── cds.lib
│ ├── cdssetup
│ │ └── propflow.txt
│ ├── signoise.run
│ │ ├── case1
│ │ │ ├── case.cfg
│ │ │ └── case.cfg,1
│ │ └── cases.cfg
│ ├── sigxp.run
│ │ └── case0
│ │ └── case.cfg
│ ├── stratix_gx.cpm
│ ├── temp
│ │ ├── cfg_stratix_gx.bat
│ │ ├── concept2cm.log
│ │ ├── hdldir.log
│ │ ├── merge.log
│ │ ├── mkdefcfg.log
│ │ ├── netassembler.dat
│ │ ├── netassembler.log
│ │ ├── olecs.log
│ │ ├── van.log
│ │ └── xxnedtmp
│ │ ├── event.log
│ │ ├── file.log
│ │ ├── text.log
│ │ └── undo1.log
│ ├── topology.log
│ └── worklib
│ ├── alias_bit
│ │ ├── abc_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── sch_1_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── schematic1_cfg_package
│ │ │ └── vlog004u.sir
│ │ └── stratix_gx_cfg_package
│ │ └── vlog004u.sir
│ ├── alias_vector
│ │ ├── abc_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── sch_1_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── schematic1_cfg_package
│ │ │ └── vlog004u.sir
│ │ └── stratix_gx_cfg_package
│ │ └── vlog004u.sir
│ ├── glbl
│ │ ├── abc_cfg_package
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ └── vlog004u.sir
│ │ ├── sch_1_cfg_package
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ └── vlog004u.sir
│ │ ├── schematic1_cfg_package
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ └── vlog004u.sir
│ │ └── stratix_gx_cfg_package
│ │ ├── master.tag
│ │ ├── verilog.v
│ │ └── vlog004u.sir
│ └── stratix_gx
│ ├── cfg_analog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_pic
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── constraints
│ │ ├── deleted.opf
│ │ ├── last_update.dcf
│ │ ├── stratix_gx.dcf
│ │ ├── stratix_gx.dcf,p
│ │ └── stratix_gx.phys
│ ├── opf
│ │ ├── bus.opf
│ │ ├── master.tag
│ │ └── props.opf
│ ├── packaged
│ │ ├── cmbcview.dat
│ │ ├── cmdbview.dat
│ │ ├── compview.dat
│ │ ├── funcview.dat
│ │ ├── master.tag
│ │ ├── netview.dat
│ │ ├── pinview.dat
│ │ ├── pstback.dat
│ │ ├── pstchip.dat
│ │ ├── pstcmbc.dat
│ │ ├── pstcmdb.dat
│ │ ├── pstpin.dat
│ │ ├── pstprop.dat
│ │ ├── pstrprt.dat
│ │ ├── pstuprevback.dat
│ │ ├── pstxnet.dat
│ │ ├── pstxprt.dat
│ │ ├── pstxref.dat
│ │ ├── pxl.chg
│ │ ├── pxl.dbg
│ │ ├── pxl.log
│ │ ├── pxl.mkr
│ │ └── pxl.state
│ ├── physical
│ │ ├── allegro.jrl
│ │ ├── batch_drc.log
│ │ ├── dbdoctor.log
│ │ ├── devices.dml
│ │ ├── devices_dump.dml
│ │ ├── dfa_constraints.par
│ │ ├── eco.txt
│ │ ├── extracted_topfile.tmp
│ │ ├── genfeed.log
│ │ ├── interconn.iml
│ │ ├── master.tag
│ │ ├── mi.run
│ │ │ └── devices.dml.parse
│ │ ├── netrev.lst
│ │ ├── pstchip.dat
│ │ ├── pstcmdb2.dat
│ │ ├── pstxnet.dat
│ │ ├── pstxprt.dat
│ │ ├── pxlBA.txt
│ │ ├── signoise.log
│ │ ├── signoise.run
│ │ │ ├── case1
│ │ │ │ ├── case.cfg
│ │ │ │ ├── case.cfg,1
│ │ │ │ ├── sigsimcntl.dat
│ │ │ │ └── sigsimres.dat
│ │ │ └── cases.cfg
│ │ ├── sigxp.dml
│ │ ├── sigxp.run
│ │ │ ├── case0
│ │ │ │ └── case.cfg
│ │ │ ├── cases.cfg
│ │ │ └── signoise.cfg
│ │ └── stratix_gx.brd
│ ├── psp_sim_1
│ │ ├── master.tag
│ │ └── stratix_gx.opj
│ └── sch_1
│ ├── hdldirect.dat
│ ├── master.tag
│ ├── module_order.dat
│ ├── page10.cpc
│ ├── page10.csa
│ ├── page10.csb
│ ├── page10.csv
│ ├── page11.cpc
│ ├── page11.csa
│ ├── page11.csb
│ ├── page11.csv
│ ├── page12.cpc
│ ├── page12.csa
│ ├── page12.csb
│ ├── page12.csv
│ ├── page13.cpc
│ ├── page13.csa
│ ├── page13.csb
│ ├── page13.csv
│ ├── page14.cpc
│ ├── page14.csa
│ ├── page14.csb
│ ├── page14.csv
│ ├── page15.cpc
│ ├── page15.csa
│ ├── page15.csb
│ ├── page15.csv
│ ├── page16.cpc
│ ├── page16.csa
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│ ├── page16.csv
│ ├── page17.cpc
│ ├── page17.csa
│ ├── page17.csb
│ ├── page17.csv
│ ├── page18.cpc
│ ├── page18.csa
│ ├── page18.csb
│ ├── page18.csv
│ ├── page19.cpc
│ ├── page19.csa
│ ├── page19.csb
│ ├── page19.csv
│ ├── page1.cpc
│ ├── page1.csa
│ ├── page1.csb
│ ├── page1.csv
│ ├── page20.cpc
│ ├── page20.csa
│ ├── page20.csb
│ ├── page20.csv
│ ├── page21.cpc
│ ├── page21.csa
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│ ├── page21.csv
│ ├── page22.cpc
│ ├── page22.csa
│ ├── page22.csb
│ ├── page22.csv
│ ├── page23.cpc
│ ├── page23.csa
│ ├── page23.csb
│ ├── page23.csv
│ ├── page24.cpc
│ ├── page24.csa
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│ ├── page24.csv
│ ├── page25.cpc
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│ ├── page26.cpc
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│ ├── page26.csb
│ ├── page26.csv
│ ├── page27.cpc
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│ ├── page28.cpc
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│ ├── page28.csb
│ ├── page28.csv
│ ├── page29.cpc
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│ ├── page29.csb
│ ├── page29.csv
│ ├── page2.cpc
│ ├── page2.csa
│ ├── page2.csb
│ ├── page2.csv
│ ├── page30.cpc
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│ ├── page30.csv
│ ├── page31.cpc
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│ ├── page34.cpc
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│ ├── page39.cpc
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│ ├── page42.csb
│ ├── page42.csv
│ ├── page4.cpc
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│ ├── page5.cpc
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│ ├── page6.cpc
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│ ├── page6.csb
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│ ├── page7.cpc
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│ ├── page8.cpc
│ ├── page8.csa
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│ ├── page9.cpc
│ ├── page9.csa
│ ├── page9.csb
│ ├── page9.csv
│ ├── page.map
│ ├── pc.db
│ ├── verilog.v
│ ├── viewprps.prp
│ └── vlog004u.sir
└── test
├── testmaster
│ ├── allegro.scr
│ ├── cds.lib
│ ├── checkplus
│ │ ├── checkplus.ini
│ │ └── cp.dat
│ ├── classlib
│ │ ├── classlib.ptf
│ │ ├── f00
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ ├── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ └── sym_2
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── f08
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ ├── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ └── sym_2
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── f11
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ ├── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ └── sym_2
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── f112
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ └── f32
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ └── sym_2
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── concept.scr
│ ├── demo.cpm
│ ├── pcb
│ │ ├── ftb.do
│ │ ├── hexcounter.dsn
│ │ ├── master.brd
│ │ └── master.tag
│ ├── temp
│ │ ├── edbconfig.dat
│ │ ├── edbconfig.log
│ │ ├── hdldir.log
│ │ └── packagerxl.bat
│ └── worklib
│ ├── alias_bit
│ │ └── hexcounter_cfg_package
│ │ ├── vlog004u.sir
│ │ └── WS_FTP.LOG
│ ├── alias_vector
│ │ └── hexcounter_cfg_package
│ │ ├── vlog004u.sir
│ │ └── WS_FTP.LOG
│ ├── glbl
│ │ └── hexcounter_cfg_package
│ │ ├── verilog.v
│ │ ├── vhdl.vhd
│ │ ├── vlog004u.sir
│ │ └── WS_FTP.LOG
│ └── hexcounter
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── WS_FTP.LOG
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── WS_FTP.LOG
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── WS_FTP.LOG
│ ├── entity
│ │ ├── verilog.v
│ │ └── vhdl.vhd
│ ├── opf
│ │ └── props.opf
│ ├── sch_1
│ │ ├── hdldirect.dat
│ │ ├── master.tag
│ │ ├── page1.cpc
│ │ ├── page1.csa
│ │ ├── page1.csb
│ │ ├── page1.csv
│ │ ├── pc.db
│ │ ├── verilog.old
│ │ ├── verilog.v
│ │ ├── viewprps.prp
│ │ └── vlog004u.sir
│ └── sym_1
│ ├── master.tag
│ └── symbol.css
└── testscr.cmd
1187 directories, 3220 files
本书以Cadence SPB 16.3 PCB开发软件为平台，以具体电路为范例，详尽讲解基于Concept-HDL到Allegro电路板设计的全过程，包括项目管理、元器件原理图符号及元器件封装创建、原理图设计（Concept-HDL）、设计约束、PCB布局与布线的规则、CAM文件输出等电路板设计的全过程，对PCB板级设计有全面的参考和学习价值。
【实例截图】
【核心代码】
09e78884-46db-4d5f-a21e-d91cca08d70f
└── Cadence Concept-HDL&Allegro原理图与电路板设计 范例文件
├── allegro
│ └── allegro.rar
└── ftb
├── backup
│ ├── backup.cpm
│ ├── cds.lib
│ ├── temp
│ │ ├── cfg_package.log
│ │ ├── cfg_pic.log
│ │ ├── cfg_verilog.log
│ │ ├── cfg_vhdl.log
│ │ ├── hdldir.log
│ │ ├── mkdefcfg.log
│ │ └── olecs.log
│ └── worklib
│ ├── data
│ │ ├── cfg_analog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_package
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_pic
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_verilog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_vhdl
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── psp_sim_1
│ │ │ ├── data.opj
│ │ │ └── master.tag
│ │ ├── sch_1
│ │ │ ├── hdldirect.dat
│ │ │ ├── master.tag
│ │ │ ├── module_order.dat
│ │ │ ├── page1.cpc
│ │ │ ├── page1.csa
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│ │ │ ├── page1.csv
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│ ├── cfg_analog
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│ │ └── master.tag
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_pic
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_verilog
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│ │ └── master.tag
│ ├── cfg_vhdl
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│ ├── psp_sim_1
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│ └── sch_1
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│ ├── page2.csv
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│ │ ├── entity
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│ │ ├── metadata
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│ │ ├── entity
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│ │ ├── metadata
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│ │ ├── metadata
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│ │ │ ├── master.tag
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│ │ ├── metadata
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│ ├── my#20b#20size#20page
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│ ├── tle2037
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│ ├── v#2b12
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│ └── vcc
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├── daamp
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│ │ └── vlog004u.sir
│ ├── alias_vector
│ │ └── daamp_cfg_package
│ │ └── vlog004u.sir
│ ├── daamp
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│ │ │ └── master.tag
│ │ ├── cfg_package
│ │ │ ├── expand.cfg
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│ │ ├── cfg_pic
│ │ │ ├── expand.cfg
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│ │ ├── cfg_verilog
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│ │ ├── constraints
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│ │ │ ├── daamp.dcf,p
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│ │ │ └── deleted.opf
│ │ ├── entity
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│ │ │ └── vlog004u.sir
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│ │ │ ├── master.tag
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│ │ │ ├── pxl.dbg
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│ │ │ ├── pxl.mkr
│ │ │ └── pxl.state
│ │ ├── physical
│ │ │ ├── allegro.jrl
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│ │ │ ├── eco.txt
│ │ │ ├── master.tag
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│ │ │ ├── pstcmdb2.dat
│ │ │ └── signoise.run
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│ │ │ └── cases.cfg
│ │ ├── sch_1
│ │ │ ├── hdldirect.dat
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│ │ │ ├── page1.csa
│ │ │ ├── page1.csb
│ │ │ ├── page1.csv
│ │ │ ├── page.map
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ └── viewprps.prp
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ └── glbl
│ └── daamp_cfg_package
│ ├── master.tag
│ ├── verilog.v
│ └── vlog004u.sir
├── modules
│ └── daamp.mdd
├── pcb
│ ├── master.tag
│ ├── partial_placed.brd
│ ├── reuse.brd
│ └── symbols
│ ├── 100c75d.pad
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│ ├── soic48.psm
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│ └── via.pad
│ └── schematics.pdf
├── readme
├── reference
│ ├── archive_libs
│ │ ├── classlib
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│ │ │ │ ├── chips
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│ │ │ │ │ └── vlog004u.sir
│ │ │ │ ├── metadata
│ │ │ │ │ ├── master.tag
│ │ │ │ │ ├── pdv_validation.txt
│ │ │ │ │ ├── pinlist.txt
│ │ │ │ │ ├── revHistory.log
│ │ │ │ │ ├── revision.dat
│ │ │ │ │ └── revision.log
│ │ │ │ ├── part_table
│ │ │ │ │ ├── master.tag
│ │ │ │ │ └── part.ptf
│ │ │ │ └── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ ├── act574
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│ │ │ │ │ ├── chips.prt
│ │ │ │ │ └── master.tag
│ │ │ │ ├── entity
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│ │ │ │ │ ├── master.tag
│ │ │ │ │ ├── pdv_validation.txt
│ │ │ │ │ ├── pinlist.txt
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│ │ │ │ ├── part_table
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│ │ │ │ ├── pdv_validation.txt
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│ │ │ └── sym_1
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│ │ │ ├── daamp.phys
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│ │ ├── entity
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│ │ │ ├── pxl_DAAMP.state
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│ │ ├── physical
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│ │ │ ├── eco.txt
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│ │ │ └── cases.cfg
│ │ ├── sch_1
│ │ │ ├── hdldirect.dat
│ │ │ ├── master.tag
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│ │ │ ├── page1.csv
│ │ │ ├── page.map
│ │ │ ├── pc.db
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│ │ └── sym_1
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│ ├── temp
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│ │ ├── concept2cm.tmp
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│ │ ├── mkdefcfg.log
│ │ ├── netassembler.dat
│ │ ├── netassembler.log
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│ └── worklib
│ ├── alias_bit
│ │ └── root_cfg_package
│ │ └── vlog004u.sir
│ ├── alias_vector
│ │ └── root_cfg_package
│ │ └── vlog004u.sir
│ ├── data
│ │ ├── cfg_package
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│ │ │ └── master.tag
│ │ ├── cfg_pic
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│ │ │ └── master.tag
│ │ ├── cfg_verilog
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── cfg_vhdl
│ │ │ ├── expand.cfg
│ │ │ └── master.tag
│ │ ├── constraints
│ │ │ ├── data.dcf
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│ │ │ └── merge.log
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── sch_1
│ │ │ ├── hdldirect.dat
│ │ │ ├── master.tag
│ │ │ ├── module_order.dat
│ │ │ ├── page1.cpc
│ │ │ ├── page1.csa
│ │ │ ├── page1.csb
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│ │ │ ├── pc.db
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│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── glbl
│ │ └── root_cfg_package
│ │ ├── master.tag
│ │ ├── verilog.v
│ │ └── vlog004u.sir
│ └── root
│ ├── cfg_analog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_pic
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── constraints
│ │ ├── deleted.opf
│ │ ├── last_update.dcf
│ │ ├── root.dcf
│ │ ├── root.dcf,p
│ │ └── System.dcf
│ ├── opf
│ │ ├── master.tag
│ │ └── props.opf
│ ├── packaged
│ │ ├── master.tag
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│ ├── physical
│ │ ├── allegro.jrl
│ │ ├── batch_drc.log
│ │ ├── bestsave.w
│ │ ├── devices.dml
│ │ ├── eco.txt
│ │ ├── genfeed.log
│ │ ├── interconn.iml
│ │ ├── master.tag
│ │ ├── monitor.sts
│ │ ├── netrev.lst
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│ │ ├── signoise.log
│ │ ├── signoise.run
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│ │ │ │ └── case.cfg,1
│ │ │ └── cases.cfg
│ │ ├── specctra.did
│ │ ├── specctra.log
│ │ └── variants.lst
│ ├── psp_sim_1
│ │ ├── master.tag
│ │ └── root.opj
│ ├── sch_1
│ │ ├── hdldirect.dat
│ │ ├── master.tag
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│ │ ├── page1.cpc
│ │ ├── page1.csa
│ │ ├── page1.csb
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│ │ ├── page2.csb
│ │ ├── page2.csv
│ │ ├── page.map
│ │ ├── pc.db
│ │ ├── verilog.v
│ │ └── viewprps.prp
│ └── variant
│ └── variant.dat
├── revDates
├── setup
│ ├── bom.callouts
│ ├── callouts_template.bom
│ ├── cdssetup
│ │ ├── cds.lib
│ │ └── projmgr
│ │ └── site.cpm
│ ├── cref.dat
│ ├── mech.ptf
│ ├── my_template.bom
│ └── setup.cpm
├── stratix_gx
│ ├── cachelib
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
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│ │ │ ├── entity
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│ │ │ ├── metadata
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│ │ │ ├── entity
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│ │ │ ├── metadata
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│ │ │ └── sym_1
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│ │ │ ├── entity
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│ │ │ └── sym_1
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│ │ │ └── WS_FTP.LOG
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│ │ │ └── sym_1
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│ │ │ ├── entity
│ │ │ │ ├── master.tag
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│ │ │ │ └── vlog004u.sir
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│ │ │ └── sym_2
│ │ │ ├── master.tag
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│ │ ├── bead#20ferrite#2fsm_1
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│ │ │ │ ├── master.tag
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│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sfp_vcct1_7_bar
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sma_edge_launch_13
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── socket_0
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── stratix_gx
│ │ │ ├── cfg_package
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ ├── cfg_pic
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ ├── cfg_verilog
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ ├── cfg_vhdl
│ │ │ │ ├── expand.cfg
│ │ │ │ └── master.tag
│ │ │ └── sch_1
│ │ │ └── module_order.dat
│ │ ├── sw#20dip#2d3#2fsm_0
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sw#20slide#2d4p2t_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── sw#20slide#2d6p2t_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ ├── sw#20slide#2ddp3t_0
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── sw#20slide#2ddpdt_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── t#20point#20r_0
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── titleblock0
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── titleblockansismall
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── tmp_201136
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── xenpak_1
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ ├── vlog004u.sir
│ │ │ │ └── WS_FTP.LOG
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ ├── symbol.css
│ │ │ └── WS_FTP.LOG
│ │ └── zvnl535#2fto_0
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ └── sym_1
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── cdsJavaUI.log
│ ├── cds.lib
│ ├── cdssetup
│ │ └── propflow.txt
│ ├── signoise.run
│ │ ├── case1
│ │ │ ├── case.cfg
│ │ │ └── case.cfg,1
│ │ └── cases.cfg
│ ├── sigxp.run
│ │ └── case0
│ │ └── case.cfg
│ ├── stratix_gx.cpm
│ ├── temp
│ │ ├── cfg_stratix_gx.bat
│ │ ├── concept2cm.log
│ │ ├── hdldir.log
│ │ ├── merge.log
│ │ ├── mkdefcfg.log
│ │ ├── netassembler.dat
│ │ ├── netassembler.log
│ │ ├── olecs.log
│ │ ├── van.log
│ │ └── xxnedtmp
│ │ ├── event.log
│ │ ├── file.log
│ │ ├── text.log
│ │ └── undo1.log
│ ├── topology.log
│ └── worklib
│ ├── alias_bit
│ │ ├── abc_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── sch_1_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── schematic1_cfg_package
│ │ │ └── vlog004u.sir
│ │ └── stratix_gx_cfg_package
│ │ └── vlog004u.sir
│ ├── alias_vector
│ │ ├── abc_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── sch_1_cfg_package
│ │ │ └── vlog004u.sir
│ │ ├── schematic1_cfg_package
│ │ │ └── vlog004u.sir
│ │ └── stratix_gx_cfg_package
│ │ └── vlog004u.sir
│ ├── glbl
│ │ ├── abc_cfg_package
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ └── vlog004u.sir
│ │ ├── sch_1_cfg_package
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ └── vlog004u.sir
│ │ ├── schematic1_cfg_package
│ │ │ ├── master.tag
│ │ │ ├── verilog.v
│ │ │ └── vlog004u.sir
│ │ └── stratix_gx_cfg_package
│ │ ├── master.tag
│ │ ├── verilog.v
│ │ └── vlog004u.sir
│ └── stratix_gx
│ ├── cfg_analog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_pic
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── master.tag
│ ├── constraints
│ │ ├── deleted.opf
│ │ ├── last_update.dcf
│ │ ├── stratix_gx.dcf
│ │ ├── stratix_gx.dcf,p
│ │ └── stratix_gx.phys
│ ├── opf
│ │ ├── bus.opf
│ │ ├── master.tag
│ │ └── props.opf
│ ├── packaged
│ │ ├── cmbcview.dat
│ │ ├── cmdbview.dat
│ │ ├── compview.dat
│ │ ├── funcview.dat
│ │ ├── master.tag
│ │ ├── netview.dat
│ │ ├── pinview.dat
│ │ ├── pstback.dat
│ │ ├── pstchip.dat
│ │ ├── pstcmbc.dat
│ │ ├── pstcmdb.dat
│ │ ├── pstpin.dat
│ │ ├── pstprop.dat
│ │ ├── pstrprt.dat
│ │ ├── pstuprevback.dat
│ │ ├── pstxnet.dat
│ │ ├── pstxprt.dat
│ │ ├── pstxref.dat
│ │ ├── pxl.chg
│ │ ├── pxl.dbg
│ │ ├── pxl.log
│ │ ├── pxl.mkr
│ │ └── pxl.state
│ ├── physical
│ │ ├── allegro.jrl
│ │ ├── batch_drc.log
│ │ ├── dbdoctor.log
│ │ ├── devices.dml
│ │ ├── devices_dump.dml
│ │ ├── dfa_constraints.par
│ │ ├── eco.txt
│ │ ├── extracted_topfile.tmp
│ │ ├── genfeed.log
│ │ ├── interconn.iml
│ │ ├── master.tag
│ │ ├── mi.run
│ │ │ └── devices.dml.parse
│ │ ├── netrev.lst
│ │ ├── pstchip.dat
│ │ ├── pstcmdb2.dat
│ │ ├── pstxnet.dat
│ │ ├── pstxprt.dat
│ │ ├── pxlBA.txt
│ │ ├── signoise.log
│ │ ├── signoise.run
│ │ │ ├── case1
│ │ │ │ ├── case.cfg
│ │ │ │ ├── case.cfg,1
│ │ │ │ ├── sigsimcntl.dat
│ │ │ │ └── sigsimres.dat
│ │ │ └── cases.cfg
│ │ ├── sigxp.dml
│ │ ├── sigxp.run
│ │ │ ├── case0
│ │ │ │ └── case.cfg
│ │ │ ├── cases.cfg
│ │ │ └── signoise.cfg
│ │ └── stratix_gx.brd
│ ├── psp_sim_1
│ │ ├── master.tag
│ │ └── stratix_gx.opj
│ └── sch_1
│ ├── hdldirect.dat
│ ├── master.tag
│ ├── module_order.dat
│ ├── page10.cpc
│ ├── page10.csa
│ ├── page10.csb
│ ├── page10.csv
│ ├── page11.cpc
│ ├── page11.csa
│ ├── page11.csb
│ ├── page11.csv
│ ├── page12.cpc
│ ├── page12.csa
│ ├── page12.csb
│ ├── page12.csv
│ ├── page13.cpc
│ ├── page13.csa
│ ├── page13.csb
│ ├── page13.csv
│ ├── page14.cpc
│ ├── page14.csa
│ ├── page14.csb
│ ├── page14.csv
│ ├── page15.cpc
│ ├── page15.csa
│ ├── page15.csb
│ ├── page15.csv
│ ├── page16.cpc
│ ├── page16.csa
│ ├── page16.csb
│ ├── page16.csv
│ ├── page17.cpc
│ ├── page17.csa
│ ├── page17.csb
│ ├── page17.csv
│ ├── page18.cpc
│ ├── page18.csa
│ ├── page18.csb
│ ├── page18.csv
│ ├── page19.cpc
│ ├── page19.csa
│ ├── page19.csb
│ ├── page19.csv
│ ├── page1.cpc
│ ├── page1.csa
│ ├── page1.csb
│ ├── page1.csv
│ ├── page20.cpc
│ ├── page20.csa
│ ├── page20.csb
│ ├── page20.csv
│ ├── page21.cpc
│ ├── page21.csa
│ ├── page21.csb
│ ├── page21.csv
│ ├── page22.cpc
│ ├── page22.csa
│ ├── page22.csb
│ ├── page22.csv
│ ├── page23.cpc
│ ├── page23.csa
│ ├── page23.csb
│ ├── page23.csv
│ ├── page24.cpc
│ ├── page24.csa
│ ├── page24.csb
│ ├── page24.csv
│ ├── page25.cpc
│ ├── page25.csa
│ ├── page25.csb
│ ├── page25.csv
│ ├── page26.cpc
│ ├── page26.csa
│ ├── page26.csb
│ ├── page26.csv
│ ├── page27.cpc
│ ├── page27.csa
│ ├── page27.csb
│ ├── page27.csv
│ ├── page28.cpc
│ ├── page28.csa
│ ├── page28.csb
│ ├── page28.csv
│ ├── page29.cpc
│ ├── page29.csa
│ ├── page29.csb
│ ├── page29.csv
│ ├── page2.cpc
│ ├── page2.csa
│ ├── page2.csb
│ ├── page2.csv
│ ├── page30.cpc
│ ├── page30.csa
│ ├── page30.csb
│ ├── page30.csv
│ ├── page31.cpc
│ ├── page31.csa
│ ├── page31.csb
│ ├── page31.csv
│ ├── page32.cpc
│ ├── page32.csa
│ ├── page32.csb
│ ├── page32.csv
│ ├── page33.cpc
│ ├── page33.csa
│ ├── page33.csb
│ ├── page33.csv
│ ├── page34.cpc
│ ├── page34.csa
│ ├── page34.csb
│ ├── page34.csv
│ ├── page35.cpc
│ ├── page35.csa
│ ├── page35.csb
│ ├── page35.csv
│ ├── page36.cpc
│ ├── page36.csa
│ ├── page36.csb
│ ├── page36.csv
│ ├── page37.cpc
│ ├── page37.csa
│ ├── page37.csb
│ ├── page37.csv
│ ├── page38.cpc
│ ├── page38.csa
│ ├── page38.csb
│ ├── page38.csv
│ ├── page39.cpc
│ ├── page39.csa
│ ├── page39.csb
│ ├── page39.csv
│ ├── page3.cpc
│ ├── page3.csa
│ ├── page3.csb
│ ├── page3.csv
│ ├── page40.cpc
│ ├── page40.csa
│ ├── page40.csb
│ ├── page40.csv
│ ├── page41.cpc
│ ├── page41.csa
│ ├── page41.csb
│ ├── page41.csv
│ ├── page42.cpc
│ ├── page42.csa
│ ├── page42.csb
│ ├── page42.csv
│ ├── page4.cpc
│ ├── page4.csa
│ ├── page4.csb
│ ├── page4.csv
│ ├── page5.cpc
│ ├── page5.csa
│ ├── page5.csb
│ ├── page5.csv
│ ├── page6.cpc
│ ├── page6.csa
│ ├── page6.csb
│ ├── page6.csv
│ ├── page7.cpc
│ ├── page7.csa
│ ├── page7.csb
│ ├── page7.csv
│ ├── page8.cpc
│ ├── page8.csa
│ ├── page8.csb
│ ├── page8.csv
│ ├── page9.cpc
│ ├── page9.csa
│ ├── page9.csb
│ ├── page9.csv
│ ├── page.map
│ ├── pc.db
│ ├── verilog.v
│ ├── viewprps.prp
│ └── vlog004u.sir
└── test
├── testmaster
│ ├── allegro.scr
│ ├── cds.lib
│ ├── checkplus
│ │ ├── checkplus.ini
│ │ └── cp.dat
│ ├── classlib
│ │ ├── classlib.ptf
│ │ ├── f00
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ ├── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ └── sym_2
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── f08
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ ├── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ └── sym_2
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── f11
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ ├── sym_1
│ │ │ │ ├── master.tag
│ │ │ │ └── symbol.css
│ │ │ └── sym_2
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ ├── f112
│ │ │ ├── chips
│ │ │ │ ├── chips.prt
│ │ │ │ └── master.tag
│ │ │ ├── entity
│ │ │ │ ├── master.tag
│ │ │ │ ├── pc.db
│ │ │ │ ├── verilog.v
│ │ │ │ ├── vhdl.vhd
│ │ │ │ └── vlog004u.sir
│ │ │ └── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ └── f32
│ │ ├── chips
│ │ │ ├── chips.prt
│ │ │ └── master.tag
│ │ ├── entity
│ │ │ ├── master.tag
│ │ │ ├── pc.db
│ │ │ ├── verilog.v
│ │ │ ├── vhdl.vhd
│ │ │ └── vlog004u.sir
│ │ ├── sym_1
│ │ │ ├── master.tag
│ │ │ └── symbol.css
│ │ └── sym_2
│ │ ├── master.tag
│ │ └── symbol.css
│ ├── concept.scr
│ ├── demo.cpm
│ ├── pcb
│ │ ├── ftb.do
│ │ ├── hexcounter.dsn
│ │ ├── master.brd
│ │ └── master.tag
│ ├── temp
│ │ ├── edbconfig.dat
│ │ ├── edbconfig.log
│ │ ├── hdldir.log
│ │ └── packagerxl.bat
│ └── worklib
│ ├── alias_bit
│ │ └── hexcounter_cfg_package
│ │ ├── vlog004u.sir
│ │ └── WS_FTP.LOG
│ ├── alias_vector
│ │ └── hexcounter_cfg_package
│ │ ├── vlog004u.sir
│ │ └── WS_FTP.LOG
│ ├── glbl
│ │ └── hexcounter_cfg_package
│ │ ├── verilog.v
│ │ ├── vhdl.vhd
│ │ ├── vlog004u.sir
│ │ └── WS_FTP.LOG
│ └── hexcounter
│ ├── cfg_package
│ │ ├── expand.cfg
│ │ └── WS_FTP.LOG
│ ├── cfg_verilog
│ │ ├── expand.cfg
│ │ └── WS_FTP.LOG
│ ├── cfg_vhdl
│ │ ├── expand.cfg
│ │ └── WS_FTP.LOG
│ ├── entity
│ │ ├── verilog.v
│ │ └── vhdl.vhd
│ ├── opf
│ │ └── props.opf
│ ├── sch_1
│ │ ├── hdldirect.dat
│ │ ├── master.tag
│ │ ├── page1.cpc
│ │ ├── page1.csa
│ │ ├── page1.csb
│ │ ├── page1.csv
│ │ ├── pc.db
│ │ ├── verilog.old
│ │ ├── verilog.v
│ │ ├── viewprps.prp
│ │ └── vlog004u.sir
│ └── sym_1
│ ├── master.tag
│ └── symbol.css
└── testscr.cmd
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