实例介绍
【实例截图】
【文件目录】
uart02
├── doc
│ └── uart.doc
├── pro
│ └── uart
│ ├── uart.cache
│ │ ├── compile_simlib
│ │ │ ├── activehdl
│ │ │ ├── ies
│ │ │ ├── modelsim
│ │ │ ├── questa
│ │ │ ├── riviera
│ │ │ ├── vcs
│ │ │ └── xcelium
│ │ ├── ip
│ │ │ └── 2018.3
│ │ └── wt
│ │ ├── gui_handlers.wdf
│ │ ├── java_command_handlers.wdf
│ │ ├── project.wpc
│ │ ├── synthesis.wdf
│ │ └── webtalk_pa.xml
│ ├── uart.hw
│ │ └── uart.lpr
│ ├── uart.ip_user_files
│ │ ├── README.txt
│ │ ├── ip
│ │ │ └── fifo
│ │ │ ├── fifo.veo
│ │ │ └── fifo.vho
│ │ ├── ipstatic
│ │ │ ├── hdl
│ │ │ │ ├── fifo_generator_v13_2_rfs.v
│ │ │ │ └── fifo_generator_v13_2_rfs.vhd
│ │ │ └── simulation
│ │ │ └── fifo_generator_vlog_beh.v
│ │ └── sim_scripts
│ │ └── fifo
│ │ ├── README.txt
│ │ ├── activehdl
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── fifo.sh
│ │ │ ├── fifo.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── ies
│ │ │ ├── README.txt
│ │ │ ├── fifo.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ └── run.f
│ │ ├── modelsim
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── fifo.sh
│ │ │ ├── fifo.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── questa
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── elaborate.do
│ │ │ ├── fifo.sh
│ │ │ ├── fifo.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── riviera
│ │ │ ├── README.txt
│ │ │ ├── compile.do
│ │ │ ├── fifo.sh
│ │ │ ├── fifo.udo
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ ├── simulate.do
│ │ │ └── wave.do
│ │ ├── vcs
│ │ │ ├── README.txt
│ │ │ ├── fifo.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ └── simulate.do
│ │ ├── xcelium
│ │ │ ├── README.txt
│ │ │ ├── fifo.sh
│ │ │ ├── file_info.txt
│ │ │ ├── glbl.v
│ │ │ └── run.f
│ │ └── xsim
│ │ ├── README.txt
│ │ ├── cmd.tcl
│ │ ├── elab.opt
│ │ ├── fifo.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── vhdl.prj
│ │ ├── vlog.prj
│ │ └── xsim.ini
│ ├── uart.runs
│ │ ├── fifo_synth_1
│ │ │ ├── ISEWrap.js
│ │ │ ├── ISEWrap.sh
│ │ │ ├── __synthesis_is_running__
│ │ │ ├── dont_touch.xdc
│ │ │ ├── fifo.tcl
│ │ │ ├── fifo.vds
│ │ │ ├── gen_run.xml
│ │ │ ├── htr.txt
│ │ │ ├── rundef.js
│ │ │ ├── runme.bat
│ │ │ ├── runme.log
│ │ │ ├── runme.sh
│ │ │ ├── vivado.jou
│ │ │ └── vivado.pb
│ │ └── synth_1
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── project.wdf
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.sh
│ │ └── uart.tcl
│ ├── uart.sim
│ ├── uart.srcs
│ │ └── sources_1
│ │ └── ip
│ │ └── fifo
│ │ ├── doc
│ │ │ └── fifo_generator_v13_2_changelog.txt
│ │ ├── fifo.veo
│ │ ├── fifo.vho
│ │ ├── fifo.xci
│ │ ├── fifo.xdc
│ │ ├── fifo.xml
│ │ ├── fifo_clocks.xdc
│ │ ├── fifo_ooc.xdc
│ │ ├── hdl
│ │ │ ├── blk_mem_gen_v8_4_vhsyn_rfs.vhd
│ │ │ ├── fifo_generator_v13_2_rfs.v
│ │ │ ├── fifo_generator_v13_2_rfs.vhd
│ │ │ └── fifo_generator_v13_2_vhsyn_rfs.vhd
│ │ ├── sim
│ │ │ └── fifo.v
│ │ ├── simulation
│ │ │ └── fifo_generator_vlog_beh.v
│ │ └── synth
│ │ └── fifo.vhd
│ └── uart.xpr
├── rtl
│ ├── band_gen.v
│ ├── receive.v
│ ├── trans.v
│ ├── trans_tb.v
│ └── uart.v
└── sim
├── mysim.cr.mti
├── mysim.mpf
├── mywork
│ ├── _info
│ ├── _lib.qdb
│ ├── _lib1_0.qdb
│ ├── _lib1_0.qpg
│ ├── _lib1_0.qtl
│ └── _vmake
├── spi_tb.mpf
├── vsim.wlf
└── work
├── _info
├── _lib.qdb
├── _lib1_0.qdb
├── _lib1_0.qpg
├── _lib1_0.qtl
└── _vmake
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