UHD中FPGA源码

【实例简介】
UHD中FPGA源码部分，包含USRP1、USRP2、USRP3源码
【实例截图】
【核心代码】
cdb04ffd-f030-49b1-952e-908cebcd7913
└── fpga-master
├── docs
│   ├── Doxyfile
│   ├── Ettus_Logo.png
│   ├── fpga.md
│   ├── Makefile
│   ├── usrp1_build_instructions.md
│   ├── usrp2
│   │   ├── build_instructions.md
│   │   └── customize_signal_chain.md
│   └── usrp3
│   ├── build_instructions.md
│   ├── sim
│   │   ├── libs_axi.md
│   │   ├── libs_general.md
│   │   ├── running_testbenches.md
│   │   └── writing_testbenches.md
│   └── simulation.md
├── README.md
├── usrp1
│   ├── common
│   │   ├── fpga_regs_common.v
│   │   └── fpga_regs_standard.v
│   ├── gen_makefile_extra.py
│   ├── inband_lib
│   │   ├── chan_fifo_reader.v
│   │   ├── channel_demux.v
│   │   ├── channel_ram.v
│   │   ├── cmd_reader.v
│   │   ├── packet_builder.v
│   │   ├── register_io.v
│   │   ├── rx_buffer_inband.v
│   │   ├── tx_buffer_inband.v
│   │   ├── tx_packer.v
│   │   └── usb_packet_fifo.v
│   ├── Makefile.am
│   ├── Makefile.extra
│   ├── megacells
│   │   ├── accum32_bb.v
│   │   ├── accum32.bsf
│   │   ├── accum32.cmp
│   │   ├── accum32.inc
│   │   ├── accum32_inst.v
│   │   ├── accum32.v
│   │   ├── add32_bb.v
│   │   ├── add32.bsf
│   │   ├── add32.cmp
│   │   ├── add32.inc
│   │   ├── add32_inst.v
│   │   ├── add32.v
│   │   ├── addsub16_bb.v
│   │   ├── addsub16.bsf
│   │   ├── addsub16.cmp
│   │   ├── addsub16.inc
│   │   ├── addsub16_inst.v
│   │   ├── addsub16.v
│   │   ├── bustri_bb.v
│   │   ├── bustri.bsf
│   │   ├── bustri.cmp
│   │   ├── bustri.inc
│   │   ├── bustri_inst.v
│   │   ├── bustri.v
│   │   ├── clk_doubler_bb.v
│   │   ├── clk_doubler.v
│   │   ├── dspclkpll_bb.v
│   │   ├── dspclkpll.v
│   │   ├── fifo_1kx16_bb.v
│   │   ├── fifo_1kx16.bsf
│   │   ├── fifo_1kx16.cmp
│   │   ├── fifo_1kx16.inc
│   │   ├── fifo_1kx16_inst.v
│   │   ├── fifo_1kx16.v
│   │   ├── fifo_2k_bb.v
│   │   ├── fifo_2k.v
│   │   ├── fifo_4k_18.v
│   │   ├── fifo_4k_bb.v
│   │   ├── fifo_4k.v
│   │   ├── fifo_4kx16_dc_bb.v
│   │   ├── fifo_4kx16_dc.bsf
│   │   ├── fifo_4kx16_dc.cmp
│   │   ├── fifo_4kx16_dc.inc
│   │   ├── fifo_4kx16_dc_inst.v
│   │   ├── fifo_4kx16_dc.v
│   │   ├── mylpm_addsub_bb.v
│   │   ├── mylpm_addsub.bsf
│   │   ├── mylpm_addsub.cmp
│   │   ├── mylpm_addsub.inc
│   │   ├── mylpm_addsub_inst.v
│   │   ├── mylpm_addsub.v
│   │   ├── pll_bb.v
│   │   ├── pll_inst.v
│   │   ├── pll.v
│   │   ├── sub32_bb.v
│   │   ├── sub32.bsf
│   │   ├── sub32.cmp
│   │   ├── sub32.inc
│   │   ├── sub32_inst.v
│   │   └── sub32.v
│   ├── models
│   │   ├── bustri.v
│   │   ├── fifo_1c_1k.v
│   │   ├── fifo_1c_2k.v
│   │   ├── fifo_1c_4k.v
│   │   ├── fifo_1k.v
│   │   ├── fifo_2k.v
│   │   ├── fifo_4k_18.v
│   │   ├── fifo_4k.v
│   │   ├── fifo.v
│   │   ├── pll.v
│   │   └── ssram.v
│   ├── rbf
│   │   ├── Makefile.am
│   │   ├── rev2
│   │   │   ├── inband_1rxhb_1tx.rbf
│   │   │   ├── inband_2rxhb_2tx.rbf
│   │   │   ├── Makefile.am
│   │   │   ├── multi_2rxhb_2tx.rbf
│   │   │   ├── multi_4rx_0tx.rbf
│   │   │   ├── std_2rxhb_2tx.rbf
│   │   │   └── std_4rx_0tx.rbf
│   │   └── rev4
│   │   ├── inband_1rxhb_1tx.rbf
│   │   ├── inband_2rxhb_2tx.rbf
│   │   ├── Makefile.am
│   │   ├── multi_2rxhb_2tx.rbf
│   │   ├── multi_4rx_0tx.rbf
│   │   ├── std_2rxhb_2tx.rbf
│   │   └── std_4rx_0tx.rbf
│   ├── sdr_lib
│   │   ├── adc_interface.v
│   │   ├── atr_delay.v
│   │   ├── bidir_reg.v
│   │   ├── cic_decim.v
│   │   ├── cic_dec_shifter.v
│   │   ├── cic_interp.v
│   │   ├── cic_int_shifter.v
│   │   ├── clk_divider.v
│   │   ├── cordic_stage.v
│   │   ├── cordic.v
│   │   ├── ddc.v
│   │   ├── dpram.v
│   │   ├── duc.v
│   │   ├── ext_fifo.v
│   │   ├── gen_cordic_consts.py
│   │   ├── gen_sync.v
│   │   ├── hb
│   │   │   ├── acc.v
│   │   │   ├── coeff_rom.v
│   │   │   ├── halfband_decim.v
│   │   │   ├── halfband_interp.v
│   │   │   ├── hbd_tb
│   │   │   │   ├── HBD
│   │   │   │   ├── really_golden
│   │   │   │   ├── regression
│   │   │   │   ├── run_hbd
│   │   │   │   └── test_hbd.v
│   │   │   ├── mac.v
│   │   │   ├── mult.v
│   │   │   ├── ram16_2port.v
│   │   │   ├── ram16_2sum.v
│   │   │   └── ram32_2sum.v
│   │   ├── io_pins.v
│   │   ├── master_control_multi.v
│   │   ├── master_control.v
│   │   ├── phase_acc.v
│   │   ├── ram16.v
│   │   ├── ram32.v
│   │   ├── ram64.v
│   │   ├── ram.v
│   │   ├── rssi.v
│   │   ├── rx_buffer.v
│   │   ├── rx_chain_dual.v
│   │   ├── rx_chain.v
│   │   ├── rx_dcoffset.v
│   │   ├── serial_io.v
│   │   ├── setting_reg_masked.v
│   │   ├── setting_reg.v
│   │   ├── sign_extend.v
│   │   ├── strobe_gen.v
│   │   ├── tx_buffer.v
│   │   ├── tx_chain_hb.v
│   │   └── tx_chain.v
│   ├── tb
│   │   ├── cbus_tb.v
│   │   ├── cordic_tb.v
│   │   ├── decim_tb.v
│   │   ├── fullchip_tb.v
│   │   ├── interp_tb.v
│   │   ├── justinterp_tb.v
│   │   ├── makesine.pl
│   │   ├── run_cordic
│   │   ├── run_fullchip
│   │   └── usrp_tasks.v
│   ├── TODO
│   └── toplevel
│   ├── include
│   │   ├── common_config_1rxhb_1tx.vh
│   │   ├── common_config_2rx_0tx.vh
│   │   ├── common_config_2rxhb_0tx.vh
│   │   ├── common_config_2rxhb_2tx.vh
│   │   ├── common_config_4rx_0tx.vh
│   │   └── common_config_bottom.vh
│   ├── mrfm
│   │   ├── biquad_2stage.v
│   │   ├── biquad_6stage.v
│   │   ├── mrfm_compensator.v
│   │   ├── mrfm.csf
│   │   ├── mrfm.esf
│   │   ├── mrfm_fft.py
│   │   ├── mrfm_proc.v
│   │   ├── mrfm.psf
│   │   ├── mrfm.py
│   │   ├── mrfm.qpf
│   │   ├── mrfm.qsf
│   │   ├── mrfm.v
│   │   ├── mrfm.vh
│   │   └── shifter.v
│   ├── sizetest
│   │   ├── sizetest.csf
│   │   ├── sizetest.psf
│   │   ├── sizetest.quartus
│   │   ├── sizetest.ssf
│   │   └── sizetest.v
│   ├── usrp_inband_usb
│   │   ├── config.vh
│   │   ├── usrp_inband_usb.csf
│   │   ├── usrp_inband_usb.esf
│   │   ├── usrp_inband_usb.psf
│   │   ├── usrp_inband_usb.qpf
│   │   ├── usrp_inband_usb.qsf
│   │   └── usrp_inband_usb.v
│   ├── usrp_multi
│   │   ├── config.vh
│   │   ├── usrp_multi.csf
│   │   ├── usrp_multi.esf
│   │   ├── usrp_multi.psf
│   │   ├── usrp_multi.qpf
│   │   ├── usrp_multi.qsf
│   │   └── usrp_multi.v
│   └── usrp_std
│   ├── config.vh
│   ├── usrp_std.csf
│   ├── usrp_std.esf
│   ├── usrp_std.psf
│   ├── usrp_std.qpf
│   ├── usrp_std.qsf
│   └── usrp_std.v
├── usrp2
│   ├── boot_cpld
│   │   ├── boot_cpld.ipf
│   │   ├── boot_cpld.ise
│   │   ├── boot_cpld.lfp
│   │   ├── boot_cpld.ucf
│   │   ├── boot_cpld.v
│   │   └── _impact.cmd
│   ├── control_lib
│   │   ├── atr_controller16.v
│   │   ├── atr_controller.v
│   │   ├── bin2gray.v
│   │   ├── bootram.v
│   │   ├── bootrom.mem
│   │   ├── clock_bootstrap_rom.v
│   │   ├── clock_control_tb.v
│   │   ├── clock_control.v
│   │   ├── cmdfile
│   │   ├── CRC16_D16.v
│   │   ├── dbsm.v
│   │   ├── dcache.v
│   │   ├── decoder_3_8.v
│   │   ├── double_buffer_tb.v
│   │   ├── double_buffer.v
│   │   ├── dpram32.v
│   │   ├── fifo_to_wb_tb.v
│   │   ├── fifo_to_wb.v
│   │   ├── gpio_atr.v
│   │   ├── gray2bin.v
│   │   ├── gray_send.v
│   │   ├── icache.v
│   │   ├── longfifo.v
│   │   ├── Makefile.srcs
│   │   ├── medfifo.v
│   │   ├── mux_32_4.v
│   │   ├── mux4.v
│   │   ├── mux8.v
│   │   ├── nsgpio16LE.v
│   │   ├── nsgpio.v
│   │   ├── oneshot_2clk.v
│   │   ├── pic.v
│   │   ├── priority_enc.v
│   │   ├── quad_uart.v
│   │   ├── ram_2port_mixed_width.v
│   │   ├── ram_2port.v
│   │   ├── ram_harvard2.v
│   │   ├── ram_harvard.v
│   │   ├── ram_harv_cache.v
│   │   ├── ram_loader.v
│   │   ├── ram_wb_harvard.v
│   │   ├── reset_sync.v
│   │   ├── s3a_icap_wb.v
│   │   ├── sd_spi_tb.v
│   │   ├── sd_spi.v
│   │   ├── sd_spi_wb.v
│   │   ├── setting_reg.v
│   │   ├── settings_bus_16LE.v
│   │   ├── settings_bus_crossclock.v
│   │   ├── settings_bus.v
│   │   ├── settings_fifo_ctrl.v
│   │   ├── shortfifo.v
│   │   ├── simple_i2c_core.v
│   │   ├── simple_spi_core.v
│   │   ├── simple_uart_rx.v
│   │   ├── simple_uart_tx.v
│   │   ├── simple_uart.v
│   │   ├── spi.v
│   │   ├── srl.v
│   │   ├── ss_rcvr.v
│   │   ├── system_control_tb.v
│   │   ├── system_control.v
│   │   ├── traffic_cop.v
│   │   ├── user_settings.v
│   │   ├── v5icap_wb.v
│   │   ├── wb_1master.v
│   │   ├── wb_bridge_16_32.v
│   │   ├── wb_bus_writer.v
│   │   ├── wb_output_pins32.v
│   │   ├── wb_ram_block.v
│   │   ├── wb_ram_dist.v
│   │   ├── wb_readback_mux_16LE.v
│   │   ├── wb_readback_mux.v
│   │   ├── wb_regfile_2clock.v
│   │   ├── wb_semaphore.v
│   │   └── wb_sim.v
│   ├── coregen
│   │   ├── coregen.cgp
│   │   ├── coregen_s6.cgc
│   │   ├── coregen_s6.cgp
│   │   ├── fifo_generator_release_notes.txt
│   │   ├── fifo_generator_ug175.pdf
│   │   ├── fifo_s6_1Kx36_2clk.asy
│   │   ├── fifo_s6_1Kx36_2clk_flist.txt
│   │   ├── fifo_s6_1Kx36_2clk.gise
│   │   ├── fifo_s6_1Kx36_2clk.ngc
│   │   ├── fifo_s6_1Kx36_2clk_readme.txt
│   │   ├── fifo_s6_1Kx36_2clk.v
│   │   ├── fifo_s6_1Kx36_2clk.veo
│   │   ├── fifo_s6_1Kx36_2clk.xco
│   │   ├── fifo_s6_1Kx36_2clk.xise
│   │   ├── fifo_s6_1Kx36_2clk_xmdf.tcl
│   │   ├── fifo_s6_2Kx36_2clk.asy
│   │   ├── fifo_s6_2Kx36_2clk_flist.txt
│   │   ├── fifo_s6_2Kx36_2clk.gise
│   │   ├── fifo_s6_2Kx36_2clk.ngc
│   │   ├── fifo_s6_2Kx36_2clk_readme.txt
│   │   ├── fifo_s6_2Kx36_2clk.v
│   │   ├── fifo_s6_2Kx36_2clk.veo
│   │   ├── fifo_s6_2Kx36_2clk.xco
│   │   ├── fifo_s6_2Kx36_2clk.xise
│   │   ├── fifo_s6_2Kx36_2clk_xmdf.tcl
│   │   ├── fifo_s6_512x36_2clk.asy
│   │   ├── fifo_s6_512x36_2clk_flist.txt
│   │   ├── fifo_s6_512x36_2clk.gise
│   │   ├── fifo_s6_512x36_2clk.ngc
│   │   ├── fifo_s6_512x36_2clk_readme.txt
│   │   ├── fifo_s6_512x36_2clk.v
│   │   ├── fifo_s6_512x36_2clk.veo
│   │   ├── fifo_s6_512x36_2clk.xco
│   │   ├── fifo_s6_512x36_2clk.xise
│   │   ├── fifo_s6_512x36_2clk_xmdf.tcl
│   │   ├── fifo_xlnx_16x19_2clk_fifo_generator_v4_3_xst_1.lso
│   │   ├── fifo_xlnx_16x19_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   │   ├── fifo_xlnx_16x19_2clk_flist.txt
│   │   ├── fifo_xlnx_16x19_2clk.ngc
│   │   ├── fifo_xlnx_16x19_2clk_readme.txt
│   │   ├── fifo_xlnx_16x19_2clk.v
│   │   ├── fifo_xlnx_16x19_2clk.veo
│   │   ├── fifo_xlnx_16x19_2clk.xco
│   │   ├── fifo_xlnx_16x19_2clk_xmdf.tcl
│   │   ├── fifo_xlnx_16x40_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   │   ├── fifo_xlnx_16x40_2clk_flist.txt
│   │   ├── fifo_xlnx_16x40_2clk.ngc
│   │   ├── fifo_xlnx_16x40_2clk_readme.txt
│   │   ├── fifo_xlnx_16x40_2clk.v
│   │   ├── fifo_xlnx_16x40_2clk.veo
│   │   ├── fifo_xlnx_16x40_2clk.xco
│   │   ├── fifo_xlnx_16x40_2clk_xmdf.tcl
│   │   ├── fifo_xlnx_2Kx36_2clk.asy
│   │   ├── fifo_xlnx_2Kx36_2clk_fifo_generator_v4_3_xst_1.lso
│   │   ├── fifo_xlnx_2Kx36_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   │   ├── fifo_xlnx_2Kx36_2clk_flist.txt
│   │   ├── fifo_xlnx_2Kx36_2clk.ngc
│   │   ├── fifo_xlnx_2Kx36_2clk_readme.txt
│   │   ├── fifo_xlnx_2Kx36_2clk.sym
│   │   ├── fifo_xlnx_2Kx36_2clk.v
│   │   ├── fifo_xlnx_2Kx36_2clk.veo
│   │   ├── fifo_xlnx_2Kx36_2clk.vhd
│   │   ├── fifo_xlnx_2Kx36_2clk.vho
│   │   ├── fifo_xlnx_2Kx36_2clk.xco
│   │   ├── fifo_xlnx_2Kx36_2clk_xmdf.tcl
│   │   ├── fifo_xlnx_32x36_2clk_flist.txt
│   │   ├── fifo_xlnx_32x36_2clk.gise
│   │   ├── fifo_xlnx_32x36_2clk.ncf
│   │   ├── fifo_xlnx_32x36_2clk.ngc
│   │   ├── fifo_xlnx_32x36_2clk_readme.txt
│   │   ├── fifo_xlnx_32x36_2clk.v
│   │   ├── fifo_xlnx_32x36_2clk.veo
│   │   ├── fifo_xlnx_32x36_2clk.xco
│   │   ├── fifo_xlnx_32x36_2clk.xise
│   │   ├── fifo_xlnx_32x36_2clk_xmdf.tcl
│   │   ├── fifo_xlnx_512x36_2clk_18to36_flist.txt
│   │   ├── fifo_xlnx_512x36_2clk_18to36.gise
│   │   ├── fifo_xlnx_512x36_2clk_18to36.ncf
│   │   ├── fifo_xlnx_512x36_2clk_18to36.ngc
│   │   ├── fifo_xlnx_512x36_2clk_18to36_readme.txt
│   │   ├── fifo_xlnx_512x36_2clk_18to36.v
│   │   ├── fifo_xlnx_512x36_2clk_18to36.veo
│   │   ├── fifo_xlnx_512x36_2clk_18to36.xco
│   │   ├── fifo_xlnx_512x36_2clk_18to36.xise
│   │   ├── fifo_xlnx_512x36_2clk_18to36_xmdf.tcl
│   │   ├── fifo_xlnx_512x36_2clk_36to18_flist.txt
│   │   ├── fifo_xlnx_512x36_2clk_36to18.gise
│   │   ├── fifo_xlnx_512x36_2clk_36to18.ncf
│   │   ├── fifo_xlnx_512x36_2clk_36to18.ngc
│   │   ├── fifo_xlnx_512x36_2clk_36to18_readme.txt
│   │   ├── fifo_xlnx_512x36_2clk_36to18.v
│   │   ├── fifo_xlnx_512x36_2clk_36to18.veo
│   │   ├── fifo_xlnx_512x36_2clk_36to18.xco
│   │   ├── fifo_xlnx_512x36_2clk_36to18.xise
│   │   ├── fifo_xlnx_512x36_2clk_36to18_xmdf.tcl
│   │   ├── fifo_xlnx_512x36_2clk.asy
│   │   ├── fifo_xlnx_512x36_2clk_fifo_generator_v4_3_xst_1.lso
│   │   ├── fifo_xlnx_512x36_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   │   ├── fifo_xlnx_512x36_2clk_flist.txt
│   │   ├── fifo_xlnx_512x36_2clk.ngc
│   │   ├── fifo_xlnx_512x36_2clk_prog_full_flist.txt
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.gise
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.ncf
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.ngc
│   │   ├── fifo_xlnx_512x36_2clk_prog_full_readme.txt
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.v
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.veo
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.xco
│   │   ├── fifo_xlnx_512x36_2clk_prog_full.xise
│   │   ├── fifo_xlnx_512x36_2clk_prog_full_xmdf.tcl
│   │   ├── fifo_xlnx_512x36_2clk_readme.txt
│   │   ├── fifo_xlnx_512x36_2clk.sym
│   │   ├── fifo_xlnx_512x36_2clk.v
│   │   ├── fifo_xlnx_512x36_2clk.veo
│   │   ├── fifo_xlnx_512x36_2clk.vhd
│   │   ├── fifo_xlnx_512x36_2clk.vho
│   │   ├── fifo_xlnx_512x36_2clk.xco
│   │   ├── fifo_xlnx_512x36_2clk_xmdf.tcl
│   │   ├── fifo_xlnx_64x36_2clk_fifo_generator_v4_3_xst_1.lso
│   │   ├── fifo_xlnx_64x36_2clk_fifo_generator_v4_3_xst_1.ngc_xst.xrpt
│   │   ├── fifo_xlnx_64x36_2clk_flist.txt
│   │   ├── fifo_xlnx_64x36_2clk.ngc
│   │   ├── fifo_xlnx_64x36_2clk_readme.txt
│   │   ├── fifo_xlnx_64x36_2clk.v
│   │   ├── fifo_xlnx_64x36_2clk.veo
│   │   ├── fifo_xlnx_64x36_2clk.xco
│   │   ├── fifo_xlnx_64x36_2clk_xmdf.tcl
│   │   ├── Makefile.srcs
│   │   ├── pll_100_40_75
│   │   │   ├── clk_wiz_v3_5_readme.txt
│   │   │   ├── doc
│   │   │   │   ├── clk_wiz_gsg521.pdf
│   │   │   │   ├── clk_wiz_v3_5_readme.txt
│   │   │   │   └── clk_wiz_v3_5_vinfo.html
│   │   │   ├── example_design
│   │   │   │   ├── pll_100_40_75_exdes.ucf
│   │   │   │   ├── pll_100_40_75_exdes.v
│   │   │   │   └── pll_100_40_75_exdes.xdc
│   │   │   ├── implement
│   │   │   │   ├── implement.bat
│   │   │   │   ├── implement.sh
│   │   │   │   ├── planAhead_ise.bat
│   │   │   │   ├── planAhead_ise.sh
│   │   │   │   ├── planAhead_ise.tcl
│   │   │   │   ├── planAhead_rdn.bat
│   │   │   │   ├── planAhead_rdn.sh
│   │   │   │   ├── planAhead_rdn.tcl
│   │   │   │   ├── xst.prj
│   │   │   │   └── xst.scr
│   │   │   └── simulation
│   │   │   ├── functional
│   │   │   │   ├── simcmds.tcl
│   │   │   │   ├── simulate_isim.bat
│   │   │   │   ├── simulate_isim.sh
│   │   │   │   ├── simulate_mti.bat
│   │   │   │   ├── simulate_mti.do
│   │   │   │   ├── simulate_mti.sh
│   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   ├── simulate_vcs.sh
│   │   │   │   ├── ucli_commands.key
│   │   │   │   ├── vcs_session.tcl
│   │   │   │   ├── wave.do
│   │   │   │   └── wave.sv
│   │   │   ├── pll_100_40_75_tb.v
│   │   │   └── timing
│   │   │   ├── pll_100_40_75_tb.v
│   │   │   ├── sdf_cmd_file
│   │   │   ├── simcmds.tcl
│   │   │   ├── simulate_isim.sh
│   │   │   ├── simulate_mti.bat
│   │   │   ├── simulate_mti.do
│   │   │   ├── simulate_mti.sh
│   │   │   ├── simulate_ncsim.sh
│   │   │   ├── simulate_vcs.sh
│   │   │   ├── ucli_commands.key
│   │   │   ├── vcs_session.tcl
│   │   │   └── wave.do
│   │   ├── pll_100_40_75.asy
│   │   ├── pll_100_40_75_exdes.ncf
│   │   ├── pll_100_40_75_flist.txt
│   │   ├── pll_100_40_75.gise
│   │   ├── pll_100_40_75.ucf
│   │   ├── pll_100_40_75.v
│   │   ├── pll_100_40_75.veo
│   │   ├── pll_100_40_75.xco
│   │   ├── pll_100_40_75.xdc
│   │   ├── pll_100_40_75.xise
│   │   ├── pll_100_40_75_xmdf.tcl
│   │   └── _xmsgs
│   │   └── pn_parser.xmsgs
│   ├── custom
│   │   ├── custom_dsp_rx.v
│   │   ├── custom_dsp_tx.v
│   │   ├── custom_engine_rx.v
│   │   ├── custom_engine_tx.v
│   │   ├── power_trig_tb.v
│   │   └── power_trig.v
│   ├── extramfifo
│   │   ├── ext_fifo_tb.cmd
│   │   ├── ext_fifo_tb.prj
│   │   ├── ext_fifo_tb.sav
│   │   ├── ext_fifo_tb.sh
│   │   ├── ext_fifo_tb.v
│   │   ├── ext_fifo.v
│   │   ├── icon.v
│   │   ├── icon.xco
│   │   ├── ila.v
│   │   ├── ila.xco
│   │   ├── Makefile.srcs
│   │   ├── nobl_fifo.v
│   │   ├── nobl_if.v
│   │   ├── refill_randomizer.v
│   │   └── test_sram_if.v
│   ├── fifo
│   │   ├── add_routing_header.v
│   │   ├── buffer_int2.v
│   │   ├── buffer_int_tb.v
│   │   ├── buffer_int.v
│   │   ├── buffer_pool_tb.v
│   │   ├── buffer_pool.v
│   │   ├── crossbar36.v
│   │   ├── dsp_framer36.v
│   │   ├── fifo19_mux.v
│   │   ├── fifo19_pad.v
│   │   ├── fifo_19to36_tb.v
│   │   ├── fifo19_to_fifo36.v
│   │   ├── fifo19_to_ll8.v
│   │   ├── fifo_2clock_cascade.v
│   │   ├── fifo_2clock.v
│   │   ├── fifo36_demux.v
│   │   ├── fifo36_mux.v
│   │   ├── fifo36_to_fifo19.v
│   │   ├── fifo36_to_fifo72.v
│   │   ├── fifo36_to_ll8.v
│   │   ├── fifo72_to_fifo36.v
│   │   ├── fifo_cascade.v
│   │   ├── fifo_long.v
│   │   ├── fifo_pacer.v
│   │   ├── fifo_short.v
│   │   ├── fifo_spec.txt
│   │   ├── fifo_tb.v
│   │   ├── ll8_shortfifo.v
│   │   ├── ll8_to_fifo19.v
│   │   ├── ll8_to_fifo36.v
│   │   ├── Makefile.srcs
│   │   ├── packet32_tb.v
│   │   ├── packet_dispatcher36_x3.v
│   │   ├── packet_dispatcher36_x4.v
│   │   ├── packet_generator32.v
│   │   ├── packet_generator.v
│   │   ├── packet_padder36.v
│   │   ├── packet_router.v
│   │   ├── packet_tb.v
│   │   ├── packet_verifier32.v
│   │   ├── packet_verifier.v
│   │   ├── resp_packet_padder36.v
│   │   ├── splitter36.v
│   │   └── valve36.v
│   ├── gpif
│   │   ├── fifo36_to_gpmc16.v
│   │   ├── gpif_rd.v
│   │   ├── gpif_tb.v
│   │   ├── gpif.v
│   │   ├── gpif_wr_tb.v
│   │   ├── gpif_wr.v
│   │   ├── gpmc16_to_fifo36.v
│   │   ├── lint
│   │   ├── Makefile.srcs
│   │   ├── packet_padder36.v
│   │   ├── packet_reframer.v
│   │   ├── packet_splitter_tb.v
│   │   ├── packet_splitter.v
│   │   └── slave_fifo.v
│   ├── gpmc
│   │   ├── cross_clock_reader.v
│   │   ├── fifo_to_gpmc.v
│   │   ├── gpmc_to_fifo.v
│   │   ├── gpmc.v
│   │   └── Makefile.srcs
│   ├── models
│   │   ├── adc_model.v
│   │   ├── BUFG.v
│   │   ├── cpld_model.v
│   │   ├── CY7C1356C
│   │   │   ├── cy1356.inp
│   │   │   ├── cy1356.v
│   │   │   ├── readme.txt
│   │   │   └── testbench.v
│   │   ├── DCM_SP.v
│   │   ├── FIFO_GENERATOR_V4_3.v
│   │   ├── FIFO_GENERATOR_V6_1.v
│   │   ├── gpmc_model_async.v
│   │   ├── gpmc_model_sync.v
│   │   ├── IBUFGDS.v
│   │   ├── IBUFG.v
│   │   ├── IDDR2.v
│   │   ├── idt71v65603s150.v
│   │   ├── IOBUF.v
│   │   ├── M24LC024B.v
│   │   ├── M24LC02B.v
│   │   ├── math_real.v
│   │   ├── miim_model.v
│   │   ├── MULT18X18S.v
│   │   ├── ODDR2.v
│   │   ├── phy_sim.v
│   │   ├── PLL_ADV.v
│   │   ├── PLL_BASE.v
│   │   ├── RAMB16_S36_S36.v
│   │   ├── serdes_model.v
│   │   ├── SRL16E.v
│   │   ├── SRLC16E.v
│   │   ├── uart_rx.v
│   │   └── xlnx_glbl.v
│   ├── opencores
│   │   ├── 8b10b
│   │   │   ├── 8b10b_a.mem
│   │   │   ├── decode_8b10b.v
│   │   │   ├── encode_8b10b.v
│   │   │   ├── README
│   │   │   └── validate_8b10b.v
│   │   ├── aemb
│   │   │   ├── doc
│   │   │   │   └── aeMB_datasheet.pdf
│   │   │   ├── rtl
│   │   │   │   └── verilog
│   │   │   │   ├── aeMB_bpcu.v
│   │   │   │   ├── aeMB_core_BE.v
│   │   │   │   ├── aeMB_core.v
│   │   │   │   ├── aeMB_ctrl.v
│   │   │   │   ├── aeMB_edk32.v
│   │   │   │   ├── aeMB_ibuf.v
│   │   │   │   ├── aeMB_regf.v
│   │   │   │   ├── aeMB_sim.v
│   │   │   │   └── aeMB_xecu.v
│   │   │   ├── sim
│   │   │   │   ├── CODE_DEBUG.sav
│   │   │   │   ├── cversim
│   │   │   │   ├── iversim
│   │   │   │   └── verilog
│   │   │   │   ├── aemb2.v
│   │   │   │   └── edk32.v
│   │   │   └── sw
│   │   │   ├── c
│   │   │   │   ├── aeMB_testbench.c
│   │   │   │   ├── endian-test.c
│   │   │   │   └── libaemb.h
│   │   │   └── gccrom
│   │   ├── i2c
│   │   │   ├── bench
│   │   │   │   └── verilog
│   │   │   │   ├── i2c_slave_model.v
│   │   │   │   ├── spi_slave_model.v
│   │   │   │   ├── tst_bench_top.v
│   │   │   │   └── wb_master_model.v
│   │   │   ├── doc
│   │   │   │   ├── i2c_specs.pdf
│   │   │   │   └── src
│   │   │   │   └── I2C_specs.doc
│   │   │   ├── rtl
│   │   │   │   ├── verilog
│   │   │   │   │   ├── i2c_master_bit_ctrl.v
│   │   │   │   │   ├── i2c_master_byte_ctrl.v
│   │   │   │   │   ├── i2c_master_defines.v
│   │   │   │   │   ├── i2c_master_top.v
│   │   │   │   │   └── timescale.v
│   │   │   │   └── vhdl
│   │   │   │   ├── i2c_master_bit_ctrl.vhd
│   │   │   │   ├── i2c_master_byte_ctrl.vhd
│   │   │   │   ├── i2c_master_top.vhd
│   │   │   │   ├── I2C.VHD
│   │   │   │   ├── readme
│   │   │   │   └── tst_ds1621.vhd
│   │   │   ├── sim
│   │   │   │   └── i2c_verilog
│   │   │   │   └── run
│   │   │   │   ├── bench.vcd
│   │   │   │   ├── ncverilog.key
│   │   │   │   └── run
│   │   │   └── software
│   │   │   └── include
│   │   │   └── oc_i2c_master.h
│   │   ├── Makefile.srcs
│   │   ├── README
│   │   ├── simple_gpio
│   │   │   └── rtl
│   │   │   └── simple_gpio.v
│   │   ├── simple_pic
│   │   │   └── rtl
│   │   │   └── simple_pic.v
│   │   ├── spi
│   │   │   ├── bench
│   │   │   │   └── verilog
│   │   │   │   ├── spi_slave_model.v
│   │   │   │   ├── tb_spi_top.v
│   │   │   │   └── wb_master_model.v
│   │   │   ├── doc
│   │   │   │   ├── spi.pdf
│   │   │   │   └── src
│   │   │   │   └── spi.doc
│   │   │   ├── rtl
│   │   │   │   └── verilog
│   │   │   │   ├── spi_clgen.v
│   │   │   │   ├── spi_defines.v
│   │   │   │   ├── spi_shift.v
│   │   │   │   ├── spi_top16.v
│   │   │   │   └── spi_top.v
│   │   │   └── sim
│   │   │   └── rtl_sim
│   │   │   └── run
│   │   │   ├── rtl.fl
│   │   │   ├── run_sim
│   │   │   └── sim.fl
│   │   ├── spi_boot
│   │   │   ├── bench
│   │   │   │   └── vhdl
│   │   │   │   ├── card-c.vhd
│   │   │   │   ├── card.vhd
│   │   │   │   ├── tb-c.vhd
│   │   │   │   ├── tb_elem-full-c.vhd
│   │   │   │   ├── tb_elem-minimal-c.vhd
│   │   │   │   ├── tb_elem-mmc-c.vhd
│   │   │   │   ├── tb_elem-sd-c.vhd
│   │   │   │   ├── tb_elem.vhd
│   │   │   │   ├── tb_pack-p.vhd
│   │   │   │   ├── tb_rl-c.vhd
│   │   │   │   ├── tb_rl.vhd
│   │   │   │   └── tb.vhd
│   │   │   ├── COMPILE_LIST
│   │   │   ├── COPYING
│   │   │   ├── doc
│   │   │   │   ├── spi_boot.pdf
│   │   │   │   ├── spi_boot_schematic.pdf
│   │   │   │   └── src
│   │   │   │   ├── architecture.eps
│   │   │   │   ├── architecture.fig
│   │   │   │   ├── initialization.eps
│   │   │   │   ├── initialization.fig
│   │   │   │   ├── memory_organization.eps
│   │   │   │   ├── memory_organization.fig
│   │   │   │   ├── spi_boot.sxw
│   │   │   │   ├── transfer.eps
│   │   │   │   └── transfer.fig
│   │   │   ├── KNOWN_BUGS
│   │   │   ├── README
│   │   │   ├── rtl
│   │   │   │   └── vhdl
│   │   │   │   ├── chip-e.vhd
│   │   │   │   ├── chip-full-a.vhd
│   │   │   │   ├── chip-full-c.vhd
│   │   │   │   ├── chip-minimal-a.vhd
│   │   │   │   ├── chip-minimal-c.vhd
│   │   │   │   ├── chip-mmc-a.vhd
│   │   │   │   ├── chip-mmc-c.vhd
│   │   │   │   ├── chip-sd-a.vhd
│   │   │   │   ├── chip-sd-c.vhd
│   │   │   │   ├── sample
│   │   │   │   │   ├── ram_loader-c.vhd
│   │   │   │   │   └── ram_loader.vhd
│   │   │   │   ├── spi_boot-c.vhd
│   │   │   │   ├── spi_boot_pack-p.vhd
│   │   │   │   ├── spi_boot.vhd
│   │   │   │   ├── spi_counter-c.vhd
│   │   │   │   └── spi_counter.vhd
│   │   │   ├── sim
│   │   │   │   └── rtl_sim
│   │   │   │   └── Makefile
│   │   │   └── sw
│   │   │   └── misc
│   │   │   └── bit_reverse.c
│   │   ├── wb_zbt
│   │   │   └── wb_zbt.v
│   │   └── zpu
│   │   ├── core
│   │   │   ├── zpu_config.vhd
│   │   │   ├── zpu_core.vhd
│   │   │   └── zpupkg.vhd
│   │   ├── wishbone
│   │   │   ├── wishbone_pkg.vhd
│   │   │   ├── zpu_system.vhd
│   │   │   └── zpu_wb_bridge.vhd
│   │   ├── zpu_top_pkg.vhd
│   │   └── zpu_wb_top.vhd
│   ├── sdr_lib
│   │   ├── acc.v
│   │   ├── add2_and_clip_reg.v
│   │   ├── add2_and_clip.v
│   │   ├── add2_and_round_reg.v
│   │   ├── add2_and_round.v
│   │   ├── add2_reg.v
│   │   ├── add2.v
│   │   ├── cic_decim.v
│   │   ├── cic_dec_shifter.v
│   │   ├── cic_interp.v
│   │   ├── cic_int_shifter.v
│   │   ├── cic_strober.v
│   │   ├── clip_and_round_reg.v
│   │   ├── clip_and_round.v
│   │   ├── clip_reg.v
│   │   ├── clip.v
│   │   ├── cordic_stage.v
│   │   ├── cordic.v
│   │   ├── cordic_z24.v
│   │   ├── ddc_chain.v
│   │   ├── ddc.v
│   │   ├── dsp_core_rx_tb.v
│   │   ├── dspengine_16to8.v
│   │   ├── dspengine_8to16.v
│   │   ├── dsp_rx_glue.v
│   │   ├── dsp_tx_glue.v
│   │   ├── duc_chain.v
│   │   ├── duc.v
│   │   ├── dummy_rx.v
│   │   ├── gen_cordic_consts.py
│   │   ├── halfband_ideal.v
│   │   ├── halfband_tb.v
│   │   ├── hb
│   │   │   ├── acc.v
│   │   │   ├── coeff_ram.v
│   │   │   ├── coeff_rom.v
│   │   │   ├── halfband_decim.v
│   │   │   ├── halfband_interp.v
│   │   │   ├── hbd_tb
│   │   │   │   ├── HBD
│   │   │   │   ├── really_golden
│   │   │   │   ├── regression
│   │   │   │   ├── run_hbd
│   │   │   │   └── test_hbd.v
│   │   │   ├── mac.v
│   │   │   ├── mult.v
│   │   │   ├── ram16_2port.v
│   │   │   ├── ram16_2sum.v
│   │   │   └── ram32_2sum.v
│   │   ├── hb_dec_tb.v
│   │   ├── hb_dec.v
│   │   ├── hb_interp_tb.v
│   │   ├── hb_interp.v
│   │   ├── HB.sav
│   │   ├── hb_tb.v
│   │   ├── input.dat
│   │   ├── integrate.v
│   │   ├── Makefile.srcs
│   │   ├── med_hb_int.v
│   │   ├── output.dat
│   │   ├── pipectrl.v
│   │   ├── pipestage.v
│   │   ├── round_reg.v
│   │   ├── round_sd_tb.v
│   │   ├── round_sd.v
│   │   ├── round_tb.v
│   │   ├── round.v
│   │   ├── rssi.v
│   │   ├── rx_control.v
│   │   ├── rx_dcoffset_tb.v
│   │   ├── rx_dcoffset.v
│   │   ├── rx_frontend_tb.v
│   │   ├── rx_frontend.v
│   │   ├── sign_extend.v
│   │   ├── small_hb_dec_tb.v
│   │   ├── small_hb_dec.v
│   │   ├── small_hb_int_tb.v
│   │   ├── small_hb_int.v
│   │   ├── SMALL_HB.sav
│   │   ├── tx_control.v
│   │   └── tx_frontend.v
│   ├── serdes
│   │   ├── Makefile.srcs
│   │   ├── serdes_fc_rx.v
│   │   ├── serdes_fc_tx.v
│   │   ├── serdes_rx.v
│   │   ├── serdes_tb.v
│   │   ├── serdes_tx.v
│   │   └── serdes.v
│   ├── simple_gemac
│   │   ├── address_filter_promisc.v
│   │   ├── address_filter.v
│   │   ├── crc.v
│   │   ├── delay_line.v
│   │   ├── ethrx_realign.v
│   │   ├── eth_tasks_f19.v
│   │   ├── eth_tasks_f36.v
│   │   ├── eth_tasks.v
│   │   ├── ethtx_realign.v
│   │   ├── flow_ctrl_rx.v
│   │   ├── flow_ctrl_tx.v
│   │   ├── ll8_to_txmac.v
│   │   ├── Makefile.srcs
│   │   ├── miim
│   │   │   ├── eth_clockgen.v
│   │   │   ├── eth_miim.v
│   │   │   ├── eth_outputcontrol.v
│   │   │   └── eth_shiftreg.v
│   │   ├── rxmac_to_ll8.v
│   │   ├── simple_gemac_rx.v
│   │   ├── simple_gemac_tb.v
│   │   ├── simple_gemac_tx.v
│   │   ├── simple_gemac.v
│   │   ├── simple_gemac_wb.v
│   │   ├── simple_gemac_wrapper.build
│   │   ├── simple_gemac_wrapper_f36_tb.v
│   │   ├── simple_gemac_wrapper_tb.v
│   │   ├── simple_gemac_wrapper.v
│   │   └── test_packet.mem
│   ├── testbench
│   │   ├── cmdfile
│   │   ├── Makefile
│   │   ├── README
│   │   └── single_u2_sim.v
│   ├── timing
│   │   ├── Makefile.srcs
│   │   ├── simple_timer.v
│   │   ├── time_64bit.v
│   │   ├── time_compare.v
│   │   ├── time_receiver.v
│   │   ├── timer.v
│   │   ├── time_sender.v
│   │   ├── time_sync.v
│   │   └── time_transfer_tb.v
│   ├── top
│   │   ├── B100
│   │   │   ├── B100.ucf
│   │   │   ├── B100.v
│   │   │   ├── core_compile
│   │   │   ├── Makefile
│   │   │   ├── Makefile.B100
│   │   │   ├── Makefile.B100_2RX
│   │   │   ├── timing.ucf
│   │   │   └── u1plus_core.v
│   │   ├── E1x0
│   │   │   ├── cmdfile
│   │   │   ├── core_compile
│   │   │   ├── E1x0.ucf
│   │   │   ├── E1x0.v
│   │   │   ├── Makefile
│   │   │   ├── Makefile.E100
│   │   │   ├── Makefile.E110
│   │   │   ├── make.sim
│   │   │   ├── README
│   │   │   ├── tb_u1e.v
│   │   │   └── timing.ucf
│   │   ├── extract_usage.py
│   │   ├── impactor.sh
│   │   ├── Makefile.common
│   │   ├── N2x0
│   │   │   ├── bootloader.rmi
│   │   │   ├── capture_ddrlvds.v
│   │   │   ├── Makefile
│   │   │   ├── Makefile.N200R3
│   │   │   ├── Makefile.N200R4
│   │   │   ├── Makefile.N210R3
│   │   │   ├── Makefile.N210R4
│   │   │   ├── u2plus_core.v
│   │   │   ├── u2plus.ucf
│   │   │   └── u2plus.v
│   │   ├── python
│   │   │   ├── check_inout.py
│   │   │   └── check_timing.py
│   │   ├── tcl
│   │   │   └── ise_helper.tcl
│   │   └── USRP2
│   │   ├── Makefile
│   │   ├── u2_core.v
│   │   ├── u2_rev3.ucf
│   │   └── u2_rev3.v
│   ├── udp
│   │   ├── add_onescomp.v
│   │   ├── fifo19_rxrealign.v
│   │   ├── Makefile.srcs
│   │   ├── prot_eng_rx.v
│   │   ├── prot_eng_tx_tb.v
│   │   ├── prot_eng_tx.v
│   │   └── udp_wrapper.v
│   └── vrt
│   ├── gen_context_pkt.v
│   ├── Makefile.srcs
│   ├── trigger_context_pkt.v
│   ├── vita_packet_demux36.v
│   ├── vita_pkt_gen.v
│   ├── vita_rx.build
│   ├── vita_rx_chain.v
│   ├── vita_rx_control.v
│   ├── vita_rx_engine_glue.v
│   ├── vita_rx_framer.v
│   ├── vita_rx_tb.v
│   ├── vita_tx.build
│   ├── vita_tx_chain.v
│   ├── vita_tx_control.v
│   ├── vita_tx_deframer.v
│   ├── vita_tx_engine_glue.v
│   └── vita_tx_tb.v
└── usrp3
├── lib
│   ├── axi
│   │   ├── axi_chdr_header_trigger.v
│   │   ├── axi_chdr_test_pattern.v
│   │   ├── axi_defs.v
│   │   ├── axi_dma_master.v
│   │   ├── axi_dram_fifo.v
│   │   ├── axi_embed_tlast.v
│   │   ├── axi_extract_tlast.v
│   │   ├── axi_fast_extract_tlast.v
│   │   ├── axi_fast_fifo.v
│   │   ├── axi_lite_slave.v
│   │   └── Makefile.srcs
│   ├── control
│   │   ├── arb_qualify_master.v
│   │   ├── axi_crossbar_tb.v
│   │   ├── axi_crossbar.v
│   │   ├── axi_fifo_header.v
│   │   ├── axi_forwarding_cam.v
│   │   ├── axi_slave_mux.v
│   │   ├── axi_test_vfifo.v
│   │   ├── binary_encoder.v
│   │   ├── cvita_uart.v
│   │   ├── dram_2port.v
│   │   ├── filter_bad_sid.v
│   │   ├── gpio_atr.v
│   │   ├── Makefile.srcs
│   │   ├── por_gen.v
│   │   ├── radio_ctrl_proc_tb.v
│   │   ├── radio_ctrl_proc.v
│   │   ├── ram_2port.v
│   │   ├── reset_sync.v
│   │   ├── serial_to_settings_tb.v
│   │   ├── serial_to_settings.v
│   │   ├── setting_reg.v
│   │   ├── settings_bus_crossclock.v
│   │   ├── simple_i2c_core.v
│   │   ├── simple_spi_core.v
│   │   └── synchronizer.v
│   ├── coregen
│   ├── dsp
│   │   ├── acc.v
│   │   ├── add2_and_clip_reg.v
│   │   ├── add2_and_clip.v
│   │   ├── add2_and_round_reg.v
│   │   ├── add2_and_round.v
│   │   ├── add2_reg.v
│   │   ├── add2.v
│   │   ├── add_then_mac.v
│   │   ├── cic_decim.v
│   │   ├── cic_dec_shifter.v
│   │   ├── cic_interp.v
│   │   ├── cic_int_shifter.v
│   │   ├── cic_strober.v
│   │   ├── clip_reg.v
│   │   ├── clip.v
│   │   ├── cordic_stage.v
│   │   ├── cordic_z24.v
│   │   ├── ddc_chain.v
│   │   ├── ddc_chain_x300_tb.v
│   │   ├── ddc_chain_x300.v
│   │   ├── duc_chain.v
│   │   ├── hb47_int_tb.v
│   │   ├── hb47_int.v
│   │   ├── hb_dec.v
│   │   ├── hb_interp.v
│   │   ├── Makefile.srcs
│   │   ├── round_reg.v
│   │   ├── round_sd.v
│   │   ├── round.v
│   │   ├── rx_dcoffset.v
│   │   ├── rx_frontend_tb.v
│   │   ├── rx_frontend.v
│   │   ├── sign_extend.v
│   │   ├── small_hb_dec.v
│   │   ├── small_hb_int.v
│   │   ├── srl.v
│   │   └── tx_frontend.v
│   ├── fifo
│   │   ├── axi_demux4.v
│   │   ├── axi_demux8.v
│   │   ├── axi_fifo_2clk.v
│   │   ├── axi_fifo_32_64_tb.v
│   │   ├── axi_fifo32_to_fifo64.v
│   │   ├── axi_fifo64_to_fifo32.v
│   │   ├── axi_fifo_flop.v
│   │   ├── axi_fifo_short.v
│   │   ├── axi_fifo_tb.v
│   │   ├── axi_fifo.v
│   │   ├── axi_filter_mux4.v
│   │   ├── axi_loopback.v
│   │   ├── axi_mux4.v
│   │   ├── axi_mux8.v
│   │   ├── axi_packet_gate_tb.v
│   │   ├── axi_packet_gate.v
│   │   ├── Makefile.srcs
│   │   ├── monitor_axi_fifo.v
│   │   └── shortfifo.v
│   ├── gpif2
│   │   ├── fifo64_to_gpif2.v
│   │   ├── gpif2_error_checker.v
│   │   ├── gpif2_slave_fifo32.v
│   │   ├── gpif2_to_fifo64.v
│   │   └── Makefile.srcs
│   ├── io_cap_gen
│   │   ├── cap_pattern_verifier.v
│   │   ├── catcap_ddr_cmos.v
│   │   ├── catcap_tb.build
│   │   ├── catcap_tb.v
│   │   ├── catcodec_ddr_cmos.v
│   │   ├── catgen_ddr_cmos.v
│   │   ├── catgen_tb.build
│   │   ├── catgen_tb.v
│   │   ├── Makefile.srcs
│   │   └── sim
│   │   └── cap_pattern_verifier
│   │   ├── cap_pattern_verifier_tb.sv
│   │   └── Makefile
│   ├── io_port2
│   │   ├── create-lvbitx.py
│   │   ├── data_swapper_64.v
│   │   ├── ioport2_msg_codec.v
│   │   ├── LvFpga_Chinch_Interface.ngc
│   │   ├── LvFpga_Chinch_Interface.v
│   │   ├── LvFpga_Chinch_Interface.vh
│   │   ├── Makefile.srcs
│   │   ├── pcie_axi_wb_conv.v
│   │   ├── pcie_basic_regs.v
│   │   ├── pcie_dma_ctrl_tb.v
│   │   ├── pcie_dma_ctrl.v
│   │   ├── pcie_iop2_msg_arbiter_tb.v
│   │   ├── pcie_iop2_msg_arbiter.v
│   │   ├── pcie_lossy_samp_gate.v
│   │   ├── pcie_pkt_route_specifier.v
│   │   ├── pcie_wb_reg_core_tb.v
│   │   └── pcie_wb_reg_core.v
│   ├── packet_proc
│   │   ├── axis_packet_debug.v
│   │   ├── chdr_eth_framer.v
│   │   ├── compressed_vita_to_vrlp.v
│   │   ├── cvita_chunker_tb.v
│   │   ├── cvita_chunker.v
│   │   ├── cvita_dechunker_tb.v
│   │   ├── cvita_dechunker.v
│   │   ├── cvita_dest_lookup.v
│   │   ├── cvita_insert_tlast_tb.v
│   │   ├── cvita_insert_tlast.v
│   │   ├── cvita_packet_debug.v
│   │   ├── eth_dispatch_tb.v
│   │   ├── eth_dispatch.v
│   │   ├── eth_interface.v
│   │   ├── ip_hdr_checksum_tb.v
│   │   ├── ip_hdr_checksum.v
│   │   ├── Makefile.srcs
│   │   ├── source_flow_control_tb.v
│   │   ├── source_flow_control.v
│   │   ├── vita_eth_framer.v
│   │   ├── vrlp_eth_framer.v
│   │   ├── vrlp_to_compressed_vita_tb.v
│   │   └── vrlp_to_compressed_vita.v
│   ├── radio
│   │   ├── Makefile.srcs
│   │   ├── radio_tb.v
│   │   └── radio.v
│   ├── sim
│   │   ├── axi_chdr_tb.v
│   │   ├── axi_crossbar
│   │   │   ├── run_iverilog
│   │   │   ├── run_sim
│   │   │   ├── sim_2x2
│   │   │   │   ├── default.wcfg
│   │   │   │   ├── run_isim
│   │   │   │   ├── run_iverilog
│   │   │   │   └── simulation_script.v
│   │   │   ├── sim_4x4
│   │   │   │   ├── default.wcfg
│   │   │   │   ├── run_isim
│   │   │   │   └── simulation_script.v
│   │   │   └── simulation_script.v
│   │   ├── axi_dram_fifo
│   │   │   ├── default.wcfg
│   │   │   ├── run_isim
│   │   │   ├── sim_sram_1
│   │   │   │   ├── default.wcfg
│   │   │   │   ├── run_isim
│   │   │   │   └── simulation_script.v
│   │   │   └── sim_sram_2
│   │   │   ├── Default.wcfg
│   │   │   ├── run_isim
│   │   │   └── simulation_script.v
│   │   ├── axi_fifo
│   │   │   └── run_sim
│   │   ├── axi_probe_tb.v
│   │   ├── ddc_chain_x300
│   │   │   └── dctest
│   │   │   ├── DDC.sav
│   │   │   ├── run_isim
│   │   │   └── simcmds.tcl
│   │   ├── duc_chain_x300
│   │   │   └── dctest
│   │   │   ├── run_isim
│   │   │   └── simcmds.tcl
│   │   ├── eth_dispatch
│   │   │   ├── default.wcfg
│   │   │   ├── run_sim
│   │   │   └── simulation_script.v
│   │   ├── source_flow_control
│   │   │   └── test_window
│   │   │   ├── default.wcfg
│   │   │   ├── run_isim
│   │   │   └── run_iverilog
│   │   └── tx
│   │   ├── test_seq_error_mid_burst_policy_next_burst
│   │   │   ├── run_isim
│   │   │   ├── run_iverilog
│   │   │   └── simulation_script.v
│   │   ├── test_seq_error_mid_burst_policy_next_packet
│   │   │   ├── run_isim
│   │   │   ├── run_iverilog
│   │   │   └── simulation_script.v
│   │   ├── test_seq_error_policy_next_burst
│   │   │   ├── run_isim
│   │   │   ├── run_iverilog
│   │   │   └── simulation_script.v
│   │   └── test_seq_error_policy_next_packet
│   │   ├── run_isim
│   │   ├── run_iverilog
│   │   └── simulation_script.v
│   ├── simple_gemac
│   │   ├── address_filter_promisc.v
│   │   ├── address_filter.v
│   │   ├── axi64_to_ll8.v
│   │   ├── crc.v
│   │   ├── delay_line.v
│   │   ├── eth_tasks.v
│   │   ├── flow_ctrl_rx.v
│   │   ├── flow_ctrl_tx.v
│   │   ├── ll8_to_axi64_tb.v
│   │   ├── ll8_to_axi64.v
│   │   ├── ll8_to_txmac.v
│   │   ├── Makefile.srcs
│   │   ├── mdio.v
│   │   ├── rxmac_to_ll8.v
│   │   ├── simple_gemac_rx.v
│   │   ├── simple_gemac_tb.v
│   │   ├── simple_gemac_tx.v
│   │   ├── simple_gemac.v
│   │   ├── simple_gemac_wrapper.build
│   │   ├── simple_gemac_wrapper_tb.v
│   │   ├── simple_gemac_wrapper.v
│   │   └── test_packet.mem
│   ├── timing
│   │   ├── Makefile.srcs
│   │   ├── pps.v
│   │   ├── time_compare.v
│   │   ├── timekeeper.v
│   │   └── time_transfer_tb.v
│   ├── vita
│   │   ├── binary_encoder.v
│   │   ├── build_12_to_16
│   │   ├── build_16_to_12
│   │   ├── build_16_to_8
│   │   ├── build_8_to_16
│   │   ├── chdr_12sc_to_16sc_tb.v
│   │   ├── chdr_12sc_to_16sc.v
│   │   ├── chdr_16sc_to_12sc_tb.v
│   │   ├── chdr_16sc_to_12sc.v
│   │   ├── chdr_16sc_to_32f_tb.v
│   │   ├── chdr_16sc_to_32f.v
│   │   ├── chdr_16sc_to_8sc_tb.v
│   │   ├── chdr_16sc_to_8sc.v
│   │   ├── chdr_16sc_to_xxxx_chain.v
│   │   ├── chdr_32f_to_16sc_tb.v
│   │   ├── chdr_32f_to_16sc.v
│   │   ├── chdr_8sc_to_16sc.hex
│   │   ├── chdr_8sc_to_16sc_tb.v
│   │   ├── chdr_8sc_to_16sc.v
│   │   ├── chdr_xxxx_to_16sc_chain.v
│   │   ├── context_packet_gen.v
│   │   ├── float_to_iq_tb.v
│   │   ├── float_to_iq.v
│   │   ├── from12_to_x.hex
│   │   ├── from16_to_x.hex
│   │   ├── from8_to_x.hex
│   │   ├── generate_bits.cpp
│   │   ├── iq_to_float_input.txt
│   │   ├── iq_to_float_output.txt
│   │   ├── iq_to_float_tb.v
│   │   ├── iq_to_float.v
│   │   ├── Makefile.srcs
│   │   ├── new_rx_control.v
│   │   ├── new_rx_framer.v
│   │   ├── new_rx_tb.v
│   │   ├── new_tx_control_tb.v
│   │   ├── new_tx_control.v
│   │   ├── new_tx_deframer.v
│   │   ├── new_tx_tb.v
│   │   ├── trigger_context_pkt.v
│   │   └── tx_responder.v
│   ├── wishbone
│   │   ├── axi_stream_to_wb.v
│   │   ├── i2c_master_bit_ctrl.v
│   │   ├── i2c_master_byte_ctrl.v
│   │   ├── i2c_master_defines.v
│   │   ├── i2c_master_top.v
│   │   ├── Makefile.srcs
│   │   ├── settings_bus.v
│   │   ├── settings_readback.v
│   │   ├── simple_uart_rx.v
│   │   ├── simple_uart_tb.v
│   │   ├── simple_uart_tx.v
│   │   ├── simple_uart.v
│   │   └── wb_1master.v
│   ├── xge
│   │   ├── doc
│   │   │   └── xge_mac_spec.pdf
│   │   ├── Makefile.srcs
│   │   ├── README.txt
│   │   ├── rtl
│   │   │   ├── include
│   │   │   │   ├── CRC32_D64.v
│   │   │   │   ├── CRC32_D8.v
│   │   │   │   ├── defines.v
│   │   │   │   ├── timescale.v
│   │   │   │   └── utils.v
│   │   │   └── verilog
│   │   │   ├── CRC32_D64.v
│   │   │   ├── CRC32_D8.v
│   │   │   ├── defines.v
│   │   │   ├── fault_sm.v
│   │   │   ├── generic_fifo_ctrl.v
│   │   │   ├── generic_fifo.v
│   │   │   ├── generic_mem_medium.v
│   │   │   ├── generic_mem_small.v
│   │   │   ├── generic_mem_xilinx_block.v
│   │   │   ├── meta_sync_single.v
│   │   │   ├── meta_sync.v
│   │   │   ├── rx_checker.v
│   │   │   ├── rx_data_fifo.v
│   │   │   ├── rx_dequeue.v
│   │   │   ├── rx_enqueue.v
│   │   │   ├── rx_hold_fifo.v
│   │   │   ├── sync_clk_core.v
│   │   │   ├── sync_clk_wb.v
│   │   │   ├── sync_clk_xgmii_tx.v
│   │   │   ├── timescale.v
│   │   │   ├── tx_checker.v
│   │   │   ├── tx_data_fifo.v
│   │   │   ├── tx_dequeue.v
│   │   │   ├── tx_enqueue.v
│   │   │   ├── tx_hold_fifo.v
│   │   │   ├── utils.v
│   │   │   ├── wishbone_if.v
│   │   │   └── xge_mac.v
│   │   ├── sim
│   │   │   └── verilog
│   │   │   └── xge_mac.prj
│   │   └── tbench
│   │   └── verilog
│   │   ├── packets_tx.txt
│   │   └── tb_xge_mac.v
│   ├── xge_interface
│   │   ├── axi64_to_xge64.v
│   │   ├── axi_count_packets_in_fifo.v
│   │   ├── Makefile.srcs
│   │   ├── xge64_to_axi64.v
│   │   ├── xge_handshake.v
│   │   └── xge_mac_wrapper.v
│   ├── zpu
│   │   ├── core
│   │   │   ├── zpu_config.vhd
│   │   │   ├── zpu_core.vhd
│   │   │   └── zpupkg.vhd
│   │   ├── Makefile.srcs
│   │   ├── wishbone
│   │   │   ├── wishbone_pkg.vhd
│   │   │   ├── zpu_system.vhd
│   │   │   └── zpu_wb_bridge.vhd
│   │   ├── zpu_top_pkg.vhd
│   │   └── zpu_wb_top.vhd
│   └── zynq_fifo
│   ├── Makefile.srcs
│   ├── zf_arbiter.v
│   ├── zf_host_to_stream.v
│   ├── zf_slave_readback.v
│   ├── zf_slave_settings.v
│   ├── zf_stream_to_host.v
│   └── zynq_fifo_top.v
├── sim
│   ├── axi
│   │   ├── Makefile.srcs
│   │   ├── sim_axi4_lib.sv
│   │   ├── sim_axis_lib.sv
│   │   └── sim_cvita_lib.sv
│   ├── axi_crossbar
│   │   ├── sim_5x5
│   │   │   ├── run_isim
│   │   │   └── simulation_script.v
│   │   └── sim_NxM
│   │   ├── run_isim
│   │   ├── simcmds.tcl
│   │   └── simulation_script.v
│   ├── control
│   │   ├── Makefile.srcs
│   │   └── sim_set_rb_lib.sv
│   ├── general
│   │   ├── Makefile.srcs
│   │   ├── sim_clks_rsts.vh
│   │   ├── sim_exec_report.vh
│   │   ├── sim_file_io.sv
│   │   └── sim_math.v
│   ├── hb47_int
│   │   └── dsp48a_vs_dsp48e
│   │   ├── run_isim
│   │   └── simcmds.tcl
│   ├── serial_to_settings
│   │   ├── serial_settings_tasks.v
│   │   └── sim_serial_to_settings_1
│   │   ├── default.wcfg
│   │   ├── run_isim
│   │   └── simulation_script.v
│   └── task_library.v
├── tools
│   ├── make
│   │   ├── viv_design_builder.mak
│   │   ├── viv_ip_builder.mak
│   │   ├── viv_preamble.mak
│   │   ├── viv_sim_preamble.mak
│   │   └── viv_simulator.mak
│   └── scripts
│   ├── git-hash.sh
│   ├── shared-ip-loc-manage.sh
│   ├── viv_check_timing.py
│   ├── viv_generate_ip.tcl
│   ├── viv_retarget_ip.py
│   ├── viv_sim_project.tcl
│   ├── viv_strategies.tcl
│   ├── viv_upgrade_ip.tcl
│   └── viv_utils.tcl
├── top
│   ├── b200
│   │   ├── b200_core.v
│   │   ├── b200_io.v
│   │   ├── b200.ucf
│   │   ├── b200.v
│   │   ├── check.sh
│   │   ├── core_compile
│   │   ├── coregen
│   │   │   ├── b200_chipscope_icon.asy
│   │   │   ├── b200_chipscope_icon.constraints
│   │   │   │   ├── b200_chipscope_icon.ucf
│   │   │   │   └── b200_chipscope_icon.xdc
│   │   │   ├── b200_chipscope_icon_flist.txt
│   │   │   ├── b200_chipscope_icon.ncf
│   │   │   ├── b200_chipscope_icon.ngc
│   │   │   ├── b200_chipscope_icon_readme.txt
│   │   │   ├── b200_chipscope_icon.ucf
│   │   │   ├── b200_chipscope_icon.v
│   │   │   ├── b200_chipscope_icon.veo
│   │   │   ├── b200_chipscope_icon.xco
│   │   │   ├── b200_chipscope_icon.xdc
│   │   │   ├── b200_chipscope_icon_xmdf.tcl
│   │   │   ├── b200_chipscope_ila.asy
│   │   │   ├── b200_chipscope_ila.cdc
│   │   │   ├── b200_chipscope_ila.constraints
│   │   │   │   ├── b200_chipscope_ila.ucf
│   │   │   │   └── b200_chipscope_ila.xdc
│   │   │   ├── b200_chipscope_ila_flist.txt
│   │   │   ├── b200_chipscope_ila.ncf
│   │   │   ├── b200_chipscope_ila.ngc
│   │   │   ├── b200_chipscope_ila_readme.txt
│   │   │   ├── b200_chipscope_ila.ucf
│   │   │   ├── b200_chipscope_ila.v
│   │   │   ├── b200_chipscope_ila.veo
│   │   │   ├── b200_chipscope_ila.xco
│   │   │   ├── b200_chipscope_ila.xdc
│   │   │   ├── b200_chipscope_ila_xmdf.tcl
│   │   │   ├── b200_clk_gen
│   │   │   │   ├── clk_wiz_v3_6_readme.txt
│   │   │   │   ├── doc
│   │   │   │   │   ├── clk_wiz_v3_6_readme.txt
│   │   │   │   │   ├── clk_wiz_v3_6_vinfo.html
│   │   │   │   │   └── pg065_clk_wiz.pdf
│   │   │   │   ├── example_design
│   │   │   │   │   ├── b200_clk_gen_exdes.ucf
│   │   │   │   │   ├── b200_clk_gen_exdes.v
│   │   │   │   │   └── b200_clk_gen_exdes.xdc
│   │   │   │   ├── implement
│   │   │   │   │   ├── implement.bat
│   │   │   │   │   ├── implement.sh
│   │   │   │   │   ├── planAhead_ise.bat
│   │   │   │   │   ├── planAhead_ise.sh
│   │   │   │   │   ├── planAhead_ise.tcl
│   │   │   │   │   ├── planAhead_rdn.bat
│   │   │   │   │   ├── planAhead_rdn.sh
│   │   │   │   │   ├── planAhead_rdn.tcl
│   │   │   │   │   ├── xst.prj
│   │   │   │   │   └── xst.scr
│   │   │   │   └── simulation
│   │   │   │   ├── b200_clk_gen_tb.v
│   │   │   │   ├── functional
│   │   │   │   │   ├── simcmds.tcl
│   │   │   │   │   ├── simulate_isim.bat
│   │   │   │   │   ├── simulate_isim.sh
│   │   │   │   │   ├── simulate_mti.bat
│   │   │   │   │   ├── simulate_mti.do
│   │   │   │   │   ├── simulate_mti.sh
│   │   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   │   ├── simulate_vcs.sh
│   │   │   │   │   ├── ucli_commands.key
│   │   │   │   │   ├── vcs_session.tcl
│   │   │   │   │   ├── wave.do
│   │   │   │   │   └── wave.sv
│   │   │   │   └── timing
│   │   │   │   ├── b200_clk_gen_tb.v
│   │   │   │   ├── sdf_cmd_file
│   │   │   │   ├── simcmds.tcl
│   │   │   │   ├── simulate_isim.sh
│   │   │   │   ├── simulate_mti.bat
│   │   │   │   ├── simulate_mti.do
│   │   │   │   ├── simulate_mti.sh
│   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   ├── simulate_vcs.sh
│   │   │   │   ├── ucli_commands.key
│   │   │   │   ├── vcs_session.tcl
│   │   │   │   └── wave.do
│   │   │   ├── b200_clk_gen.asy
│   │   │   ├── b200_clk_gen_flist.txt
│   │   │   ├── b200_clk_gen.ucf
│   │   │   ├── b200_clk_gen.v
│   │   │   ├── b200_clk_gen.veo
│   │   │   ├── b200_clk_gen.xco
│   │   │   ├── b200_clk_gen.xdc
│   │   │   ├── b200_clk_gen_xmdf.tcl
│   │   │   ├── chipscope_icon.asy
│   │   │   ├── chipscope_icon.constraints
│   │   │   │   ├── chipscope_icon.ucf
│   │   │   │   └── chipscope_icon.xdc
│   │   │   ├── chipscope_icon_flist.txt
│   │   │   ├── chipscope_icon.ncf
│   │   │   ├── chipscope_icon.ngc
│   │   │   ├── chipscope_icon_readme.txt
│   │   │   ├── chipscope_icon.ucf
│   │   │   ├── chipscope_icon.v
│   │   │   ├── chipscope_icon.veo
│   │   │   ├── chipscope_icon.xco
│   │   │   ├── chipscope_icon.xdc
│   │   │   ├── chipscope_icon_xmdf.tcl
│   │   │   ├── chipscope_ila_128.asy
│   │   │   ├── chipscope_ila_128.cdc
│   │   │   ├── chipscope_ila_128.constraints
│   │   │   │   ├── chipscope_ila_128.ucf
│   │   │   │   └── chipscope_ila_128.xdc
│   │   │   ├── chipscope_ila_128_flist.txt
│   │   │   ├── chipscope_ila_128.ncf
│   │   │   ├── chipscope_ila_128.ngc
│   │   │   ├── chipscope_ila_128_readme.txt
│   │   │   ├── chipscope_ila_128.ucf
│   │   │   ├── chipscope_ila_128.v
│   │   │   ├── chipscope_ila_128.veo
│   │   │   ├── chipscope_ila_128.xco
│   │   │   ├── chipscope_ila_128.xdc
│   │   │   ├── chipscope_ila_128_xmdf.tcl
│   │   │   ├── chipscope_ila_256.asy
│   │   │   ├── chipscope_ila_256.cdc
│   │   │   ├── chipscope_ila_256.constraints
│   │   │   │   ├── chipscope_ila_256.ucf
│   │   │   │   └── chipscope_ila_256.xdc
│   │   │   ├── chipscope_ila_256_flist.txt
│   │   │   ├── chipscope_ila_256.ncf
│   │   │   ├── chipscope_ila_256.ngc
│   │   │   ├── chipscope_ila_256_readme.txt
│   │   │   ├── chipscope_ila_256.ucf
│   │   │   ├── chipscope_ila_256.v
│   │   │   ├── chipscope_ila_256.veo
│   │   │   ├── chipscope_ila_256.xco
│   │   │   ├── chipscope_ila_256.xdc
│   │   │   ├── chipscope_ila_256_xmdf.tcl
│   │   │   ├── chipscope_ila_32.asy
│   │   │   ├── chipscope_ila_32.cdc
│   │   │   ├── chipscope_ila_32.constraints
│   │   │   │   ├── chipscope_ila_32.ucf
│   │   │   │   └── chipscope_ila_32.xdc
│   │   │   ├── chipscope_ila_32_flist.txt
│   │   │   ├── chipscope_ila_32.ncf
│   │   │   ├── chipscope_ila_32.ngc
│   │   │   ├── chipscope_ila_32_readme.txt
│   │   │   ├── chipscope_ila_32.ucf
│   │   │   ├── chipscope_ila_32.v
│   │   │   ├── chipscope_ila_32.veo
│   │   │   ├── chipscope_ila_32.xco
│   │   │   ├── chipscope_ila_32.xdc
│   │   │   ├── chipscope_ila_32_xmdf.tcl
│   │   │   ├── coregen.cgp
│   │   │   ├── fifo_4k_2clk
│   │   │   │   ├── doc
│   │   │   │   │   ├── fifo_generator_v9_3_readme.txt
│   │   │   │   │   ├── fifo_generator_v9_3_vinfo.html
│   │   │   │   │   └── pg057-fifo-generator.pdf
│   │   │   │   ├── example_design
│   │   │   │   │   ├── fifo_4k_2clk_exdes.ucf
│   │   │   │   │   └── fifo_4k_2clk_exdes.vhd
│   │   │   │   ├── fifo_generator_v9_3_readme.txt
│   │   │   │   ├── implement
│   │   │   │   │   ├── implement.bat
│   │   │   │   │   ├── implement.sh
│   │   │   │   │   ├── implement_synplify.bat
│   │   │   │   │   ├── implement_synplify.sh
│   │   │   │   │   ├── planAhead_ise.bat
│   │   │   │   │   ├── planAhead_ise.sh
│   │   │   │   │   ├── planAhead_ise.tcl
│   │   │   │   │   ├── xst.prj
│   │   │   │   │   └── xst.scr
│   │   │   │   └── simulation
│   │   │   │   ├── fifo_4k_2clk_dgen.vhd
│   │   │   │   ├── fifo_4k_2clk_dverif.vhd
│   │   │   │   ├── fifo_4k_2clk_pctrl.vhd
│   │   │   │   ├── fifo_4k_2clk_pkg.vhd
│   │   │   │   ├── fifo_4k_2clk_rng.vhd
│   │   │   │   ├── fifo_4k_2clk_synth.vhd
│   │   │   │   ├── fifo_4k_2clk_tb.vhd
│   │   │   │   ├── functional
│   │   │   │   │   ├── simulate_isim.bat
│   │   │   │   │   ├── simulate_isim.sh
│   │   │   │   │   ├── simulate_mti.bat
│   │   │   │   │   ├── simulate_mti.do
│   │   │   │   │   ├── simulate_mti.sh
│   │   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   │   ├── simulate_vcs.sh
│   │   │   │   │   ├── ucli_commands.key
│   │   │   │   │   ├── vcs_session.tcl
│   │   │   │   │   ├── wave_isim.tcl
│   │   │   │   │   ├── wave_mti.do
│   │   │   │   │   └── wave_ncsim.sv
│   │   │   │   └── timing
│   │   │   │   ├── simulate_isim.bat
│   │   │   │   ├── simulate_isim.sh
│   │   │   │   ├── simulate_mti.bat
│   │   │   │   ├── simulate_mti.do
│   │   │   │   ├── simulate_mti.sh
│   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   ├── simulate_vcs.sh
│   │   │   │   ├── ucli_commands.key
│   │   │   │   ├── vcs_session.tcl
│   │   │   │   ├── wave_isim.tcl
│   │   │   │   ├── wave_mti.do
│   │   │   │   └── wave_ncsim.sv
│   │   │   ├── fifo_4k_2clk.asy
│   │   │   ├── fifo_4k_2clk_flist.txt
│   │   │   ├── fifo_4k_2clk.ncf
│   │   │   ├── fifo_4k_2clk.ngc
│   │   │   ├── fifo_4k_2clk.v
│   │   │   ├── fifo_4k_2clk.veo
│   │   │   ├── fifo_4k_2clk.xco
│   │   │   ├── fifo_4k_2clk_xmdf.tcl
│   │   │   ├── fifo_short_2clk
│   │   │   │   ├── doc
│   │   │   │   │   ├── fifo_generator_v9_3_readme.txt
│   │   │   │   │   ├── fifo_generator_v9_3_vinfo.html
│   │   │   │   │   └── pg057-fifo-generator.pdf
│   │   │   │   ├── example_design
│   │   │   │   │   ├── fifo_short_2clk_exdes.ucf
│   │   │   │   │   └── fifo_short_2clk_exdes.vhd
│   │   │   │   ├── fifo_generator_v9_3_readme.txt
│   │   │   │   ├── implement
│   │   │   │   │   ├── implement.bat
│   │   │   │   │   ├── implement.sh
│   │   │   │   │   ├── implement_synplify.bat
│   │   │   │   │   ├── implement_synplify.sh
│   │   │   │   │   ├── planAhead_ise.bat
│   │   │   │   │   ├── planAhead_ise.sh
│   │   │   │   │   ├── planAhead_ise.tcl
│   │   │   │   │   ├── xst.prj
│   │   │   │   │   └── xst.scr
│   │   │   │   └── simulation
│   │   │   │   ├── fifo_short_2clk_dgen.vhd
│   │   │   │   ├── fifo_short_2clk_dverif.vhd
│   │   │   │   ├── fifo_short_2clk_pctrl.vhd
│   │   │   │   ├── fifo_short_2clk_pkg.vhd
│   │   │   │   ├── fifo_short_2clk_rng.vhd
│   │   │   │   ├── fifo_short_2clk_synth.vhd
│   │   │   │   ├── fifo_short_2clk_tb.vhd
│   │   │   │   ├── functional
│   │   │   │   │   ├── simulate_isim.bat
│   │   │   │   │   ├── simulate_isim.sh
│   │   │   │   │   ├── simulate_mti.bat
│   │   │   │   │   ├── simulate_mti.do
│   │   │   │   │   ├── simulate_mti.sh
│   │   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   │   ├── simulate_vcs.sh
│   │   │   │   │   ├── ucli_commands.key
│   │   │   │   │   ├── vcs_session.tcl
│   │   │   │   │   ├── wave_isim.tcl
│   │   │   │   │   ├── wave_mti.do
│   │   │   │   │   └── wave_ncsim.sv
│   │   │   │   └── timing
│   │   │   │   ├── simulate_isim.bat
│   │   │   │   ├── simulate_isim.sh
│   │   │   │   ├── simulate_mti.bat
│   │   │   │   ├── simulate_mti.do
│   │   │   │   ├── simulate_mti.sh
│   │   │   │   ├── simulate_ncsim.sh
│   │   │   │   ├── simulate_vcs.sh
│   │   │   │   ├── ucli_commands.key
│   │   │   │   ├── vcs_session.tcl
│   │   │   │   ├── wave_isim.tcl
│   │   │   │   ├── wave_mti.do
│   │   │   │   └── wave_ncsim.sv
│   │   │   ├── fifo_short_2clk.asy
│   │   │   ├── fifo_short_2clk_flist.txt
│   │   │   ├── fifo_short_2clk.ncf
│   │   │   ├── fifo_short_2clk.ngc
│   │   │   ├── fifo_short_2clk.v
│   │   │   ├── fifo_short_2clk.veo
│   │   │   ├── fifo_short_2clk.xco
│   │   │   └── fifo_short_2clk_xmdf.tcl
│   │   ├── coregen_dsp
│   │   │   ├── coregen.cgp
│   │   │   ├── filt2.coe
│   │   │   ├── hb31.coe
│   │   │   ├── hb35.coe
│   │   │   ├── hb39.coe
│   │   │   ├── hb43.coe
│   │   │   ├── hb47.coe
│   │   │   ├── hb51.coe
│   │   │   ├── hb55.coe
│   │   │   ├── hb59.coe
│   │   │   ├── hb63.coe
│   │   │   ├── hbdec1.asy
│   │   │   ├── hbdec1COEFF_auto0_0.mif
│   │   │   ├── hbdec1COEFF_auto0_1.mif
│   │   │   ├── hbdec1COEFF_auto0_2.mif
│   │   │   ├── hbdec1COEFF_auto0_3.mif
│   │   │   ├── hbdec1COEFF_auto0_4.mif
│   │   │   ├── hbdec1COEFF_auto0_5.mif
│   │   │   ├── hbdec1COEFF_auto_HALFBAND_CENTRE0.mif
│   │   │   ├── hbdec1filt_decode_rom.mif
│   │   │   ├── hbdec1_flist.txt
│   │   │   ├── hbdec1.mif
│   │   │   ├── hbdec1.ngc
│   │   │   ├── hbdec1_readme.txt
│   │   │   ├── hbdec1_reload_addrfilt_decode_rom.mif
│   │   │   ├── hbdec1_reload_order.txt
│   │   │   ├── hbdec1.v
│   │   │   ├── hbdec1.veo
│   │   │   ├── hbdec1.xco
│   │   │   ├── hbdec1_xmdf.tcl
│   │   │   ├── hbdec2.asy
│   │   │   ├── hbdec2COEFF_auto0_0.mif
│   │   │   ├── hbdec2COEFF_auto0_1.mif
│   │   │   ├── hbdec2COEFF_auto0_2.mif
│   │   │   ├── hbdec2COEFF_auto_HALFBAND_CENTRE0.mif
│   │   │   ├── hbdec2filt_decode_rom.mif
│   │   │   ├── hbdec2_flist.txt
│   │   │   ├── hbdec2.mif
│   │   │   ├── hbdec2.ngc
│   │   │   ├── hbdec2_readme.txt
│   │   │   ├── hbdec2_reload_addrfilt_decode_rom.mif
│   │   │   ├── hbdec2_reload_order.txt
│   │   │   ├── hbdec2.v
│   │   │   ├── hbdec2.veo
│   │   │   ├── hbdec2.xco
│   │   │   ├── hbdec2_xmdf.tcl
│   │   │   └── Makefile.srcs
│   │   ├── gpio.ucf
│   │   ├── Makefile
│   │   ├── Makefile.b200.inc
│   │   ├── planahead
│   │   │   ├── planahead.data
│   │   │   │   ├── cache
│   │   │   │   │   └── b200_ngc_d1c0f267.edif
│   │   │   │   ├── constrs_1
│   │   │   │   │   └── fileset.xml
│   │   │   │   ├── runs
│   │   │   │   │   ├── impl_1
│   │   │   │   │   │   ├── constrs_in.xml
│   │   │   │   │   │   ├── constrs_out.xml
│   │   │   │   │   │   ├── impl_1.psg
│   │   │   │   │   │   └── sources.xml
│   │   │   │   │   ├── impl_1.psg
│   │   │   │   │   └── runs.xml
│   │   │   │   ├── sim_1
│   │   │   │   │   └── fileset.xml
│   │   │   │   ├── sources_1
│   │   │   │   │   └── fileset.xml
│   │   │   │   └── wt
│   │   │   │   ├── java_command_handlers.wdf
│   │   │   │   ├── project.wpc
│   │   │   │   └── webtalk_pa.xml
│   │   │   ├── planahead.ppr
│   │   │   ├── planahead.runs
│   │   │   │   └── impl_1
│   │   │   │   ├── b200.edf
│   │   │   │   ├── b200.ncd
│   │   │   │   ├── b200.twx
│   │   │   │   ├── b200.ucf
│   │   │   │   ├── b200.xdl
│   │   │   │   ├── htr.txt
│   │   │   │   ├── ISEWrap.js
│   │   │   │   ├── ISEWrap.sh
│   │   │   │   ├── rundef.js
│   │   │   │   ├── runme.bat
│   │   │   │   ├── runme.log
│   │   │   │   └── runme.sh
│   │   │   └── planahead.srcs
│   │   │   ├── constrs_1
│   │   │   │   └── imports
│   │   │   │   └── b200
│   │   │   │   ├── b200.ucf
│   │   │   │   └── timing.ucf
│   │   │   └── sources_1
│   │   │   └── imports
│   │   │   └── coregen
│   │   │   └── fifo_4k_2clk.ngc
│   │   ├── radio_b200.v
│   │   ├── S6CLK2PIN.v
│   │   ├── sim
│   │   │   ├── b200_io_tb.v
│   │   │   ├── b200_tb.v
│   │   │   ├── b2x0
│   │   │   │   └── sim_b2x0_1
│   │   │   │   └── run_isim
│   │   │   └── sim_b200_io
│   │   │   ├── mimo
│   │   │   │   ├── mimo.wcfg
│   │   │   │   └── simulation_script.v
│   │   │   ├── run_isim
│   │   │   └── siso
│   │   │   ├── simulation_script.v
│   │   │   └── siso.wcfg
│   │   └── timing.ucf
│   ├── e300
│   │   ├── ad5662_auto_spi.v
│   │   ├── axi_pmu.md
│   │   ├── axi_pmu.v
│   │   ├── build_e300.tcl
│   │   ├── coregen_dsp
│   │   │   ├── coregen.cgc
│   │   │   ├── coregen.cgp
│   │   │   ├── filt2.coe
│   │   │   ├── hb31.coe
│   │   │   ├── hb35.coe
│   │   │   ├── hb39.coe
│   │   │   ├── hb43.coe
│   │   │   ├── hb47.coe
│   │   │   ├── hb51.coe
│   │   │   ├── hb55.coe
│   │   │   ├── hb59.coe
│   │   │   ├── hb63.coe
│   │   │   ├── hbdec1.ngc
│   │   │   ├── hbdec1.v
│   │   │   ├── hbdec1.xco
│   │   │   ├── hbdec2.ngc
│   │   │   ├── hbdec2.v
│   │   │   ├── hbdec2.xco
│   │   │   ├── hbdec3.ngc
│   │   │   ├── hbdec3.v
│   │   │   ├── hbdec3.xco
│   │   │   ├── hbint1.ngc
│   │   │   ├── hbint1.v
│   │   │   ├── hbint1.xco
│   │   │   ├── hbint2.ngc
│   │   │   ├── hbint2.v
│   │   │   ├── hbint2.xco
│   │   │   ├── hbint3.ngc
│   │   │   ├── hbint3.v
│   │   │   ├── hbint3.xco
│   │   │   └── Makefile.srcs
│   │   ├── e300_core.v
│   │   ├── e300_idle.v
│   │   ├── e300_ps.v
│   │   ├── e300.v
│   │   ├── e300.xdc
│   │   ├── ip
│   │   │   ├── axi3_to_axi4lite_protocol_converter
│   │   │   │   ├── axi3_to_axi4lite_protocol_converter.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── axi4_fifo_512x64
│   │   │   │   ├── axi4_fifo_512x64.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── axi4_to_axi3_protocol_converter
│   │   │   │   ├── axi4_to_axi3_protocol_converter.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── axi_datamover
│   │   │   │   ├── axi_datamover.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── axi_interconnect
│   │   │   │   ├── axi_interconnect.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── catcodec_mmcm
│   │   │   │   ├── catcodec_mmcm.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── e300_ps_fclk0_mmcm
│   │   │   │   ├── e300_ps_fclk0_mmcm.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── fifo_4k_2clk
│   │   │   │   ├── fifo_4k_2clk.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── fifo_short_2clk
│   │   │   │   ├── fifo_short_2clk.xci
│   │   │   │   └── Makefile.inc
│   │   │   ├── Makefile.inc
│   │   │   ├── processing_system7
│   │   │   │   ├── e300_preset.tcl
│   │   │   │   ├── Makefile.inc
│   │   │   │   └── processing_system7.xci
│   │   │   └── upgrade_ip.sh
│   │   ├── Makefile
│   │   ├── Makefile.e300.inc
│   │   ├── ppsloop.v
│   │   ├── setupenv.sh
│   │   ├── sim
│   │   │   └── e3x0
│   │   │   ├── catcap_ddr_cmos
│   │   │   │   ├── catcap_tb.build
│   │   │   │   └── catcap_tb.v
│   │   │   └── catgen_ddr_cmos
│   │   │   ├── catgen_tb.build
│   │   │   └── catgen_tb.v
│   │   ├── spi_slave.v
│   │   └── timing.xdc
│   ├── impactor.sh
│   ├── Makefile.common
│   ├── python
│   │   ├── batch-build
│   │   ├── bit_to_zynq_bin.py
│   │   ├── check_inout.py
│   │   ├── check_timing.py
│   │   └── check_timing_vivado.py
│   ├── tcl
│   │   └── ise_helper.tcl
│   └── x300
│   ├── build_x300.tcl
│   ├── bus_int.v
│   ├── capture_ddrlvds.v
│   ├── coregen_dsp
│   │   ├── coregen.cgp
│   │   ├── filt2.coe
│   │   ├── hb31.coe
│   │   ├── hb35.coe
│   │   ├── hb39.coe
│   │   ├── hb43.coe
│   │   ├── hb47.coe
│   │   ├── hb51.coe
│   │   ├── hb55.coe
│   │   ├── hb59.coe
│   │   ├── hb63.coe
│   │   ├── hbdec1.asy
│   │   ├── hbdec1COEFF_auto0_0.mif
│   │   ├── hbdec1COEFF_auto0_1.mif
│   │   ├── hbdec1COEFF_auto0_2.mif
│   │   ├── hbdec1COEFF_auto0_3.mif
│   │   ├── hbdec1COEFF_auto0_4.mif
│   │   ├── hbdec1COEFF_auto0_5.mif
│   │   ├── hbdec1COEFF_auto_HALFBAND_CENTRE0.mif
│   │   ├── hbdec1filt_decode_rom.mif
│   │   ├── hbdec1_flist.txt
│   │   ├── hbdec1.gise
│   │   ├── hbdec1.mif
│   │   ├── hbdec1.ngc
│   │   ├── hbdec1_readme.txt
│   │   ├── hbdec1_reload_addrfilt_decode_rom.mif
│   │   ├── hbdec1_reload_order.txt
│   │   ├── hbdec1.v
│   │   ├── hbdec1.veo
│   │   ├── hbdec1.xco
│   │   ├── hbdec1.xise
│   │   ├── hbdec1_xmdf.tcl
│   │   ├── hbdec2.asy
│   │   ├── hbdec2COEFF_auto0_0.mif
│   │   ├── hbdec2COEFF_auto0_1.mif
│   │   ├── hbdec2COEFF_auto0_2.mif
│   │   ├── hbdec2COEFF_auto_HALFBAND_CENTRE0.mif
│   │   ├── hbdec2filt_decode_rom.mif
│   │   ├── hbdec2_flist.txt
│   │   ├── hbdec2.gise
│   │   ├── hbdec2.mif
│   │   ├── hbdec2.ngc
│   │   ├── hbdec2_readme.txt
│   │   ├── hbdec2_reload_addrfilt_decode_rom.mif
│   │   ├── hbdec2_reload_order.txt
│   │   ├── hbdec2.v
│   │   ├── hbdec2.veo
│   │   ├── hbdec2.xco
│   │   ├── hbdec2.xise
│   │   ├── hbdec2_xmdf.tcl
│   │   ├── hbdec3.asy
│   │   ├── hbdec3COEFF_auto0_0.mif
│   │   ├── hbdec3COEFF_auto0_1.mif
│   │   ├── hbdec3COEFF_auto_HALFBAND_CENTRE0.mif
│   │   ├── hbdec3filt_decode_rom.mif
│   │   ├── hbdec3_flist.txt
│   │   ├── hbdec3.gise
│   │   ├── hbdec3.mif
│   │   ├── hbdec3.ngc
│   │   ├── hbdec3_readme.txt
│   │   ├── hbdec3_reload_addrfilt_decode_rom.mif
│   │   ├── hbdec3_reload_order.txt
│   │   ├── hbdec3.v
│   │   ├── hbdec3.veo
│   │   ├── hbdec3.xco
│   │   ├── hbdec3.xise
│   │   ├── hbdec3_xmdf.tcl
│   │   ├── hbint1.asy
│   │   ├── hbint1COEFF_auto0_0.mif
│   │   ├── hbint1COEFF_auto0_1.mif
│   │   ├── hbint1COEFF_auto0_2.mif
│   │   ├── hbint1COEFF_auto_HALFBAND_CENTRE0.mif
│   │   ├── hbint1filt_decode_rom.mif
│   │   ├── hbint1_flist.txt
│   │   ├── hbint1.gise
│   │   ├── hbint1.mif
│   │   ├── hbint1.ngc
│   │   ├── hbint1_readme.txt
│   │   ├── hbint1_reload_addrfilt_decode_rom.mif
│   │   ├── hbint1_reload_order.txt
│   │   ├── hbint1.v
│   │   ├── hbint1.veo
│   │   ├── hbint1.xco
│   │   ├── hbint1.xise
│   │   ├── hbint1_xmdf.tcl
│   │   ├── hbint2.asy
│   │   ├── hbint2COEFF_auto0_0.mif
│   │   ├── hbint2COEFF_auto0_1.mif
│   │   ├── hbint2COEFF_auto0_2.mif
│   │   ├── hbint2COEFF_auto_HALFBAND_CENTRE0.mif
│   │   ├── hbint2filt_decode_rom.mif
│   │   ├── hbint2_flist.txt
│   │   ├── hbint2.gise
│   │   ├── hbint2.mif
│   │   ├── hbint2.ngc
│   │   ├── hbint2_readme.txt
│   │   ├── hbint2_reload_addrfilt_decode_rom.mif
│   │   ├── hbint2_reload_order.txt
│   │   ├── hbint2.v
│   │   ├── hbint2.veo
│   │   ├── hbint2.xco
│   │   ├── hbint2.xise
│   │   ├── hbint2_xmdf.tcl
│   │   ├── hbint3.asy
│   │   ├── hbint3COEFF_auto0_0.mif
│   │   ├── hbint3COEFF_auto0_1.mif
│   │   ├── hbint3COEFF_auto0_2.mif
│   │   ├── hbint3COEFF_auto0_3.mif
│   │   ├── hbint3COEFF_auto0_4.mif
│   │   ├── hbint3COEFF_auto0_5.mif
│   │   ├── hbint3COEFF_auto_HALFBAND_CENTRE0.mif
│   │   ├── hbint3filt_decode_rom.mif
│   │   ├── hbint3_flist.txt
│   │   ├── hbint3.gise
│   │   ├── hbint3.mif
│   │   ├── hbint3.ngc
│   │   ├── hbint3_readme.txt
│   │   ├── hbint3_reload_addrfilt_decode_rom.mif
│   │   ├── hbint3_reload_order.txt
│   │   ├── hbint3.v
│   │   ├── hbint3.veo
│   │   ├── hbint3.xco
│   │   ├── hbint3.xise
│   │   ├── hbint3_xmdf.tcl
│   │   └── Makefile.srcs
│   ├── dbuf_bootram.v
│   ├── gen_ddrlvds.v
│   ├── ip
│   │   ├── axi4_dualport_sram
│   │   │   ├── axi4_dualport_sram.xci
│   │   │   ├── axi4_dualport_sram.xml
│   │   │   └── Makefile.inc
│   │   ├── axi64_4k_2clk_fifo
│   │   │   ├── axi64_4k_2clk_fifo.xci
│   │   │   └── Makefile.inc
│   │   ├── axi64_8k_2clk_fifo
│   │   │   ├── axi64_8k_2clk_fifo.xci
│   │   │   └── Makefile.inc
│   │   ├── axi_intercon_2x64_128
│   │   │   ├── axi_intercon_2x64_128.xci
│   │   │   └── Makefile.inc
│   │   ├── axi_intercon_4x64_128
│   │   │   ├── axi_intercon_4x64_128.xci
│   │   │   └── Makefile.inc
│   │   ├── bootram
│   │   │   ├── bootram.coe
│   │   │   ├── bootram.xci
│   │   │   └── Makefile.inc
│   │   ├── bus_clk_gen
│   │   │   ├── bus_clk_gen.xci
│   │   │   └── Makefile.inc
│   │   ├── ddr3_32bit
│   │   │   ├── ddr3_32bit_mig_parameters.vh
│   │   │   ├── ddr3_32bit_mig_sim_parameters.vh
│   │   │   ├── ddr3_32bit_mig_sim.v.patch
│   │   │   ├── ddr3_32bit_mig.v.patch
│   │   │   ├── ddr3_32bit.v.patch
│   │   │   ├── ddr3_32bit.xci
│   │   │   ├── Makefile.inc
│   │   │   ├── mig_7series_v2_3_infrastructure.v.patch
│   │   │   ├── mig_7series_v2_3_iodelay_ctrl.v.patch
│   │   │   ├── mig_xc7k325tffg900-2.prj
│   │   │   └── mig_xc7k410tffg900-2.prj
│   │   ├── fifo_4k_2clk
│   │   │   ├── fifo_4k_2clk.xci
│   │   │   └── Makefile.inc
│   │   ├── fifo_short_2clk
│   │   │   ├── fifo_short_2clk.xci
│   │   │   └── Makefile.inc
│   │   ├── input_sample_fifo
│   │   │   ├── input_sample_fifo.xci
│   │   │   └── Makefile.inc
│   │   ├── Makefile.inc
│   │   ├── one_gig_eth_pcs_pma
│   │   │   ├── Makefile.inc
│   │   │   ├── one_gige_phy_clk_gen.v
│   │   │   ├── one_gige_phy.v
│   │   │   ├── one_gige_phy.xdc
│   │   │   ├── one_gig_eth_pcs_pma_clocking.v.patch
│   │   │   ├── one_gig_eth_pcs_pma_support.v.patch
│   │   │   └── one_gig_eth_pcs_pma.xci
│   │   ├── pcie_clk_gen
│   │   │   ├── Makefile.inc
│   │   │   └── pcie_clk_gen.xci
│   │   ├── radio_clk_gen
│   │   │   ├── Makefile.inc
│   │   │   ├── radio_clk_gen.xci
│   │   │   └── radio_clk_gen.xdc.patch
│   │   ├── ten_gig_eth_pcs_pma
│   │   │   ├── Makefile.inc
│   │   │   ├── ten_gige_phy_clk_gen.v
│   │   │   ├── ten_gige_phy.v
│   │   │   ├── ten_gige_phy.xdc
│   │   │   └── ten_gig_eth_pcs_pma.xci
│   │   └── upgrade_ip.sh
│   ├── Makefile
│   ├── Makefile.x300.inc
│   ├── setupenv.sh
│   ├── sim
│   │   ├── bus_int_tb.v
│   │   ├── dram_fifo
│   │   │   ├── axis_dram_fifo_single.sv
│   │   │   ├── dram_fifo_tb.sv
│   │   │   └── Makefile
│   │   ├── dram_fifo_bist
│   │   │   ├── dram_fifo_bist_tb.sv
│   │   │   └── Makefile
│   │   ├── gen_ddrlvds_tb.build
│   │   ├── gen_ddrlvds_tb.v
│   │   ├── sim_dram_example_design
│   │   │   ├── bootram.mif
│   │   │   ├── files.prj
│   │   │   └── run_sim
│   │   ├── sim_vfifo_tester
│   │   │   ├── bootram.mif
│   │   │   ├── files.prj
│   │   │   └── run_sim
│   │   ├── x300_pcie_int
│   │   │   ├── Makefile
│   │   │   └── x300_pcie_int_tb.sv
│   │   └── x300_tb.v
│   ├── soft_ctrl.v
│   ├── timing.xdc
│   ├── x300_10ge_port0.xdc
│   ├── x300_10ge_port1.xdc
│   ├── x300_10ge.xdc
│   ├── x300_1ge.xdc
│   ├── x300_core.v
│   ├── x300_dram.xdc
│   ├── x300_pcie_int.v
│   ├── x300.v
│   ├── x300.xdc
│   ├── x300_zpu_config.vhd
│   └── x3x0_base.lvbitx
└── vita_chdr.txt

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