实例介绍
【实例简介】
LPC43xx 是针对嵌入式应用的 ARM Cortex-M4 微控制器，配有 1 个 ARM Cortex-M0 协处 理器、高达 264 kB SRAM、高级可配置外设 （如状态可配置定时器 (SCT) 和串行通用 I/O (SGPIO) 接口）、 2 个高速 USB 控制器、以太网、液晶显示器、 1 个外部存储控制器和多个 数字和模拟外设。 LPC43xx 系列的 CPU 工作频率高达 204 MHz。 ARM Cortex-M4 是下一代 32 位微控制器内核，具有低功耗、易调试、易集成等多种系统 增强优势。 ARM Cortex-M4 内核 CPU 采用 3 级流水线和哈佛
UM10503 第1章:简介信息 修订版:1-2012年2月1日 初版用户手册 1.1简介 LPC43XX是针对嵌入式应用的 ARM Cortex-M4微控制器,配有1个 ARM Cortex-M0协处 理器、高达264 KB SRAM、高级可配置外设(如状态可配置定时器(SCT)和串行通用l/O sGPO)接口)、2个高速∪SB控制器、以太网、液品显小器、1个外部存储控制器和多个 数字和模拟外设。LPC43XX系列的CPU工作频率高达204MHz ARM Cortex-M4是下一代32位微控制器内核,具有低功耗、易调试、易集成等多种系统 增强优势。 ARM Cortex-M4内核CPU米用3級流水线和哈佛架构,只有独立的本地指令 和数据总线以及用于系统外设的第三总线,同时还包含一个支持不确定分支操作的内部 预取单元。 ARM Cortex-M4支持单周期数字信号处理和SMD指令。内核集成硬件浮点 处理器。 ARM Cortex-M0协处理器是一歊易用性能突出的高能效32位内核,其代码和工具均与 Cortex-M4兼容。作为现有8/16位微处理器的替代器件, Cortex-M0协处理器提供高达204 MHz的卓越性能,采用简单的指令集,代码尺寸也有所降低 1.2功能要点 Cortex-M4处理器内核 ARM Cortex-M4处玛器,工作频率高达204MHz。 ARM Cortex-M4内建的存储器保护单元(MPU)支持8个区。 ARM Cortex-M4内建可嵌套向量中断控制器(NVlC) 硬件浮点单元。 非屏蔽中断(NM)输入。 JTAG和串行线调试(SWD)、串行线路、8个中断点及4个观繁点 强化的跟踪模块(ETM)和强化的跟踪缓冲区(ETB)攴持。 系统定时器。 · Cortex-M0处理器内核 ARM Cortex-M0协处理器能分担 ARM Cortex-M4主应用处理器的负荷。 工作频率高达204MHz。 JTAG、串行线调试和内建NVC。 ·片内存储器 最高264 KB SRAM,供代码和数据使用 多个SRAM块,支持独立总线存取。2个SRAM块可以独立进入掉电模式 64 KB RON,含引导代码和片内软件驱动程序 128位通用一次性可编程(TP)存储器。 ·可配置的数字外设 串行GP|O(SGP|O)接口。 位于AHB上的状态可配置定时器(SCT)子系统 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第3页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 全局输入多路复用器阵列(GMA)允许将多个输入和输出交叉连接至事件驱动型外设 (如定时器、SCT和ADC0/1)。 串行接口 四通道SP闪存接∏(SPIF),其1位、2位或4位数据速率最高可达40Mb/秒。 10/100T以太网MAC,配有RM和M接凵以及DMA支持,在低CPU负载下也 可实现高春吐量。支持EE1588时间戳/高级时间戳(EEE1588-2008v2) 一个高讴USB20主机/设备/OTG接凵,支持DMA并带有片内高速PHY。 1个高速USB2.0主机/设备接口,配有DMA支持、片内全速PHY和可连接外部 高速PHY的ULP|接凵。 ROM USB协议栈集成USB接口电气测试软件。 1个550∪ART,配有DMA支持和全调制解调器接口。 3个550 USART,配有DMA和同步模式支持,并配备1个符合|sO7816规范的智 能卡接口。1个 USART,配有lrDA接口。 2个C_CAN2.0B控制器,各配有一个通道。 2个SsP控制器,配有FFO和多协议支持。2个SSP控制器均支持DMA。 1个SP控制器。 个Fast- mode plus2C总线接口,具备监控模式和符合完整|2C总线规范的廾漏 /O引脚。处理高达1 Mbit/s的数据速率。 一个标准的P2C总线接口,具备监控模式和标准VO引脚 2个12S接口,均配有DMA支持和1个输入和1个输出。 数字外设 外部仔储控制器(EMC),支持外部SRAM、ROM、NOR闪存和 SDRAM设备。 LcD控制器具有DMA支持以及高达1024H×768V的可编程显示分辨率。支持单色 和彩色STN面板和TFT彩色面板;支持1/2/4/8bpp彩色查找表(CLUT)和16/24 位直接像素映射。 安全数宇输入输出(SD/MMC)卡接口。 八通道通用DMA( GPDMA)控制器,可以存取AHB上的所有存储器和所有支持DMA 的AHB从属存储器。 多达164个通用输入/输出(GP|o)引脚,配有可配置上拉/下拉电阳和开漏模式。 -GP|○寄存器位于AHB上,以支持快速存取。GP|O端口支持DMA 最多可以从所有GP|O引中选择8个GPO引脚,作为边缘和电平触发型中断源。 2个GPO分组中断模块,支持基于一组GPO引脚的输入状态的可编程范式进行 中断 -4个通用定时器/计数器,攴持捕获和匹配。 1个电机控制脉冲宽度调制器(PWM),用于三相电机控制。 1个正交编码器接口(QE|)。 重复性中断定时器(R|定时器)。 窗口看门狗定时器(WWDT)。 独立的电源域配有超低功耗实时时钟(RTC),配有256字节的电池供电型备份寄 存器。 报警定时器;可通过电池供电 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第4页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 模拟外设 1个10位DAC,支持DMA,数据转换采样速率为400k/s。 2个10位ADCs,具有DMA支持,数据转换采样速率为400k/s。 安全 AES解密,可通过片内AP进行编程。 2个128位安全OTP存储器,供仨储AES密钥和客广使用。 随机数生成器(RNG)可通过 AES AP访问。 每只芯片有唯一的ID 时钟产生单元 晶振,工作频率范围为1MHz至25MHz。 -12MHz内部RC(RC)振荡器,在全部温度和电压范围内婧度可达1%。 超低功耗实时时钟(RTC)晶振。 3个PLL,使CP∪可达最高速率,而无需使用高频晶振。第二PLL专门用于高速 USB,第三PLL可用作音频PLL 时钟输出。 电溟 采用33V(22V至36V)单电源供电,配有片内DCDC转换器,为内核和RTC 电源域供电。 RTC功耗域可由3V电池单独供电 4种节能模式:睡眠模式、深度睡眠模式、掉电模式和深度掉电模式。 可通过多种外设的唤醒中断从睡眠模式唤醒处理器 攴持通过外部中断和RTG电源域中电池供电模块产生的中断从深度睡眠、掉电和深 度掉电三种模式唤醒。 掉电检测,为中断和强制复位设有4个独立的阈值 上电复位(POR 提供256引脚、180引脚和100引脚LBGA封装,以及208引脚、144引即和100 引脚LQFP封装。 本文斗所提供的全部信息均谅语法声明的妞 E NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第5页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 1.3订购信息(无闪存的器件LPc435030/20/10) 表1.订购信息 产品型号 封装 名称 描述 版本 LPC4350FET256LBGA256塑封薄型球栅阵列封装;256引脚;主体尺寸17×17×1mm soT740-2 LPC4350FET180 TFBGA180薄型小闾距球棚阵列封装;180引脚 soT570-3 LPC4350FBD208LQFP208塑封薄型四方扁平封装;208引脚;主体尺寸×28×14mm SoT459-1 LPG4330FET256LBGA256塑封薄型球栅阵列封装;256引脚;主体尺寸17×17×1mm SOT740-2 LPC4330FET180 TFBGA180薄型小间距球栅阵列封装;180引脚 SOT570-3 LPC4330FET100 TEBGA100塑封精细间距球栅阵列封装;100引脚;主体尺寸9×9×0.7mm soT926-1 LPC4330FBD144LQFP144塑封海型四方扁平封装:144引脚;主体尺寸20×20×14 mm SOT486-1 LPG4320FET100 TFBGA100塑封精细间距球栅阵列封装;100引脚;主体尺寸9×9×07mm SoT926-1 LPG4320FBD144LQFP144塑封薄型四方扁平封装;144引脚;主休尺寸20×20×14m SOT486-1 LPC4320FBD100LQFP100塑封薄型四方扁平封装;100引脚;主体尺寸14×14×1.4mm SOT407-1 LPC4310FET100 TFBGA100塑封精细间距球栅阵列封装;100引脚;主体尺寸9×9×0.7mm sOT926-1 LPC4310FBD144 LQFP 塑封簿型四方肩平封装;144引脚;主体尺寸20×20×14mm SoT486-1 表2.订购选项 产品型号 总 SRAM LCD以太网UsB0UsB1ADc通道 PWM QE GPIO封装 (主机、(主机 设备、设备 oTG)uLP接口 LPC4350FET256264KB是是 有/有8 164LBGA256 LPC4350FET180264kB是是 是是是 有/有8 是是是是 118 TFBGA180 LPC4350FBD208264kB是是 有/有 142 LQFP208 LPC430FET256264KB否是是有/有8 LBGA256 LPC4330FET180264kB否是 有/有8 LPC4330FET100264kB否是 有/无4 LPC4330FBD144264kB否是 有/无8 LPG4320FET100200kB否 LPC4320FBD144200kB否否 LPC4320FBD100200kB否否 是是是是是是否不 否否否否否 是是否是否是否否是 是是是否否杏否否否否 118 TFBGA180 TFBGA100 83 LQFP144 49 TFBGA100 83 LQFP144 LQFP100 LPC4310FET100168kB否否 4 49 TFBGA100 LPC4310FBD144168kB否否 8 83 LQFP144 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第6页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 1.4功能框图 LPc43503020/10 测试/调试接 侧试/调试接口 ARM 高速PHY CORTEX-MO CORTEX-M4 以太对(1) 10100 USBO(1) 品速 En: GPDMA MAC LCD(1) MMC IEEE 1588 设备OTG 主机/没设备 主机 从机 AHB多层矩阵 从机 128kB本地SRAM 桥0匚桥按1[接2[桥接3[桥 桥接 72kB本地SRAM 4 kB ROM WWDT R|定时器 2c1 CGU 报警定时器 32 kB AHB SRAM 电机控 PWM(1) 116 +16 kB AHB SRAM USARTO USART2 10位DAC CCU 备份寄存器 SCT UART1 CO UsART C CANO CCU 功耗模式控制 EMC SSPO 2s0 定时器2 10位ADC0 RG∪ 配置寄存器 高速GP|O 定时器0 定时器3 10位ADC1 事件路由器 AES 定刑器1 C CAN SSPi OTP存储器 QE|(1) SCU RTC RTC OSC SGP GIMA GPO中断 12 MHZ IRC SPIFI GPIO GROUPC RTC功率域 GPIO GROUP1 连接至 GPDMA 002aaf772 图1.LPc43XX框图 初版用户手册 第1版一2012年2月1日 第7页,共1046页 UM10503 第2章:LPC43 XX ARM Cortex-M0协处理器和内核间通信(Pc) 修订版:1-2012年2月1日 初版用户手册 21本章导读 ARM Cortex-M0协处理器可用于所有LPC43XX器件。 22基本配置 ARM Cortex-M0协处理器的置如下所示: ·参见表3以了解时钟与电源控制 ARM Cortex-M0通过 MOAPP RST(复位#56)或通用复位进行复位。 上电后,必须通过清除相应的 RESET CTRL1位来释放 ARM Cortex-M0复位(参见表 106)。 ARM Cortex-M0中断连接到 ARM Cortex-M4NVC中的中断插槽#1。有关连接到ARM Cortex-M0的外设中断,请参见表22 要清除ARM- Cortex-M0中断,使用 MOTXEVENT寄存器(表46)。参见第24.2节 表3. ARM Cortex-M0时钟和电源控制 基本时钟 分支时钟作频率 ARMC○ RTEX-MN0时钟 BASE M4CLK CLK M4 MO 高达204MHz 23简介 在LPC43xX等微处理器中, ARM Cortex-M4用作应用处理器。另有一个第二处理器,即 ARM Cortex-M0,它可用作可减轻 ARM Cortex-M4的负载并执行串行MO任务的协处理 器。两个处理器之间需要一种通信协议。本章说明LPC43XX的内核间通信(PC)协议。 24简介 在LPC43xX上, ARM Cortex-M4主机CPU用作顶级系统控制器。LPC43X还包含另一个 C門U,即 ARM Cortex-M0。 ARM Cortex- MO CPU受主机CPU控制。这两个CPU之问的 通信利用共享的存储器空间和屮断 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第8页,共1046页 恩智浦半导体 UM10503 第2章:LPC43 (X ARM Cortex-M0协处理器和内核间通信(Pc) 中料 写指针 RAM HOST CMD BUFF三R 读指针 Cortex m4 主机 AHB Cortex mo (从机 RAM 写指针 HOST MSG BUFFER 读指针 中断 M0子系统 M4子系统 =共享 图2.双核框图 2.4.1硬件 IPG使用的并非是专用硬件,而是现有的硬件组件。共用存储器中的缓冲区可使用仁何可用 的SRAM。缓冲区指针保持在软件中。中断在处理器NV|C中捕获,在CREG模块中清除 (参见表44和表46)。 242中断处理 ARM Cortex-M4和 ARM Cortex-M0通过CREG寄有器M4 TXEVENT和 MOTXEVENT相 互启动中断(参见表44和表46)。M4至M0中断和M0至M4中断使用 SendEvent指令 (SE∽)来产生信号TXE∨。该信号由CREG捕获。应当逋过接收内核的中断处理器来清除。 2.5IPC协议描述 IPC攴持寄存器级接口等低级別接口,但也支持AP|等级別较高的接口 ARM Cortex-M4主札CPU始终为主机。它发起命令到模拟埂件寄存器级接口的ARM Cortex-MO。命令可以同步(等待回复消息)或异步(不等待回复消息)方式发出,具体 取决于主机应用 ARM Cortex-Mo通过发出消息来响应 ARM Cortex-M4给出的命令。 巾于 ARM Cortex-M4和 ARM Cortex-M0无法在同一时间写入相同的位置,因此这一|PC 中不需要同步对象(如信号量 基本的PC特性为 ARM Cortex-M4初始化 ARM Cortex-M0系统。 ARM Cortex-M4通过命令队列与 ARM Cortex-M0系统通信。 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第9页,共1046页 恩智浦半导体 UM10503 第2章:LPC43 (X ARM Cortex-M0协处理器和内核间通信(Pc) 消息队列位于 ARM Cortex-M4地址空间中,因为 ARM Cortex-M4可以被禁止访问ARM Cortex-M0硬件了系统 251IPc队列 ARM Cortex-M4具有一个输出命令队列和一个输入消息队列。一个队列由4个寄存器来定 义 队列起始地址 2.队列结束地址 3.写指针 4.读指针 ARM Cortex-M4初始化这4个寄存器。这些寄存器驻留在与队列相同的共享SRAM中,以 便确保数据和寄存器更改处于同步状态。其位置是静态的,并且对 ARM Cortex-M0来说是 已知的。 队列之间使用循环缓冲来传递消息。一个队列从起始地址到结束地址填充了命令或消息。当 缓冲指针超出结束地址时,它会返冋来指起始地址。当读指针等于写指针时,队列可以为 空或全满。为了避免这种双重性,队列不可完全填满。因此最小的队列为3个字(最长的 命令/消息+1个字)。写指针和读指针相等将表示队列为空。 命令队列由 ARM Cortex-M4填充,并由 ARM Cortex-M0清空;每次 ARM Cortex-M4添加 个新命令到队列中时,会将写指针前进一位。每次 ARM Cortex-M0从队列中删除一个命 令时,会将读指针前进一位。 消息队列由 ARM Cortex-M0填充,并由 ARM Cortex-M4清空;每当 ARM Cortex-M0添加 一个新消息到队列中时,会将写指针前进一位。每次 ARM Cortex-M4从队列中删除一个消 息时,会将读指针前进一位 当新命令或消息添加到队列中并且写指针被更新后,会向另一处理器产生一个中断。命令通 过返回消息、(接受或失败)来确认。 ARM Cortex-M4和 ARM Cortex-M0仅具有一个PC写任务和一个PC读任务。如果存在 多个实例,则有一个本地仲裁器来确俣所有写入和读取操作都是原子性的;在数据被写入 (读取)后,写(读)指针将被更新,而后再启动另一个写入(读取)操作。 写入队列的进程负责确保队列不被彻底填满;在加载新的项目前,该进程应确认写指针不 等于(或者不超过〕读指针并且保留至少一个可用空间。另一方面,接收的一·端应及时处 理和删除队列中的项日。 不执行任何显式错误处理。假定 ARM Cortex-M0会始终响应 ARM Cortex-M4命令 25.2协议 ARM Cortex-M0用作减轻 ARM Cortex-M4负载并执行串行1O任务的协处理器。ARM Cortex-M4应当能初始化 ARM Cortex-M0上执行的任务。当这些任务完成或失败时,ARM Cortex-Mo应当能够将信号发送给 ARM Cortex-M4。这是通过 ARM Cortex-M4向ARM Cortex-MO发出命令而 ARM COrtex-M0用消息进行响应来实现的。这一命令和消息接口类 似」一种带有命令和状态寄存器的硬件寄存器级接口。 ARM Cortex-M4向 ARM Cortex-M0发出32位命令。每个命令以一个16位|D开头,用来 定义所揞代的任务。LSBi表示命令类型。写命令后接一个32位操作数。有新的可用命令 时, ARM Cortex-M4通过产生中断将它通知给 ARM Cortex-M0 初版用户手册 第1版一2012年2月1日 第10页,共1046页 【实例截图】
【核心代码】
LPC43xx 是针对嵌入式应用的 ARM Cortex-M4 微控制器，配有 1 个 ARM Cortex-M0 协处 理器、高达 264 kB SRAM、高级可配置外设 （如状态可配置定时器 (SCT) 和串行通用 I/O (SGPIO) 接口）、 2 个高速 USB 控制器、以太网、液晶显示器、 1 个外部存储控制器和多个 数字和模拟外设。 LPC43xx 系列的 CPU 工作频率高达 204 MHz。 ARM Cortex-M4 是下一代 32 位微控制器内核，具有低功耗、易调试、易集成等多种系统 增强优势。 ARM Cortex-M4 内核 CPU 采用 3 级流水线和哈佛
UM10503 第1章:简介信息 修订版:1-2012年2月1日 初版用户手册 1.1简介 LPC43XX是针对嵌入式应用的 ARM Cortex-M4微控制器,配有1个 ARM Cortex-M0协处 理器、高达264 KB SRAM、高级可配置外设(如状态可配置定时器(SCT)和串行通用l/O sGPO)接口)、2个高速∪SB控制器、以太网、液品显小器、1个外部存储控制器和多个 数字和模拟外设。LPC43XX系列的CPU工作频率高达204MHz ARM Cortex-M4是下一代32位微控制器内核,具有低功耗、易调试、易集成等多种系统 增强优势。 ARM Cortex-M4内核CPU米用3級流水线和哈佛架构,只有独立的本地指令 和数据总线以及用于系统外设的第三总线,同时还包含一个支持不确定分支操作的内部 预取单元。 ARM Cortex-M4支持单周期数字信号处理和SMD指令。内核集成硬件浮点 处理器。 ARM Cortex-M0协处理器是一歊易用性能突出的高能效32位内核,其代码和工具均与 Cortex-M4兼容。作为现有8/16位微处理器的替代器件, Cortex-M0协处理器提供高达204 MHz的卓越性能,采用简单的指令集,代码尺寸也有所降低 1.2功能要点 Cortex-M4处理器内核 ARM Cortex-M4处玛器,工作频率高达204MHz。 ARM Cortex-M4内建的存储器保护单元(MPU)支持8个区。 ARM Cortex-M4内建可嵌套向量中断控制器(NVlC) 硬件浮点单元。 非屏蔽中断(NM)输入。 JTAG和串行线调试(SWD)、串行线路、8个中断点及4个观繁点 强化的跟踪模块(ETM)和强化的跟踪缓冲区(ETB)攴持。 系统定时器。 · Cortex-M0处理器内核 ARM Cortex-M0协处理器能分担 ARM Cortex-M4主应用处理器的负荷。 工作频率高达204MHz。 JTAG、串行线调试和内建NVC。 ·片内存储器 最高264 KB SRAM,供代码和数据使用 多个SRAM块,支持独立总线存取。2个SRAM块可以独立进入掉电模式 64 KB RON,含引导代码和片内软件驱动程序 128位通用一次性可编程(TP)存储器。 ·可配置的数字外设 串行GP|O(SGP|O)接口。 位于AHB上的状态可配置定时器(SCT)子系统 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第3页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 全局输入多路复用器阵列(GMA)允许将多个输入和输出交叉连接至事件驱动型外设 (如定时器、SCT和ADC0/1)。 串行接口 四通道SP闪存接∏(SPIF),其1位、2位或4位数据速率最高可达40Mb/秒。 10/100T以太网MAC,配有RM和M接凵以及DMA支持,在低CPU负载下也 可实现高春吐量。支持EE1588时间戳/高级时间戳(EEE1588-2008v2) 一个高讴USB20主机/设备/OTG接凵,支持DMA并带有片内高速PHY。 1个高速USB2.0主机/设备接口,配有DMA支持、片内全速PHY和可连接外部 高速PHY的ULP|接凵。 ROM USB协议栈集成USB接口电气测试软件。 1个550∪ART,配有DMA支持和全调制解调器接口。 3个550 USART,配有DMA和同步模式支持,并配备1个符合|sO7816规范的智 能卡接口。1个 USART,配有lrDA接口。 2个C_CAN2.0B控制器,各配有一个通道。 2个SsP控制器,配有FFO和多协议支持。2个SSP控制器均支持DMA。 1个SP控制器。 个Fast- mode plus2C总线接口,具备监控模式和符合完整|2C总线规范的廾漏 /O引脚。处理高达1 Mbit/s的数据速率。 一个标准的P2C总线接口,具备监控模式和标准VO引脚 2个12S接口,均配有DMA支持和1个输入和1个输出。 数字外设 外部仔储控制器(EMC),支持外部SRAM、ROM、NOR闪存和 SDRAM设备。 LcD控制器具有DMA支持以及高达1024H×768V的可编程显示分辨率。支持单色 和彩色STN面板和TFT彩色面板;支持1/2/4/8bpp彩色查找表(CLUT)和16/24 位直接像素映射。 安全数宇输入输出(SD/MMC)卡接口。 八通道通用DMA( GPDMA)控制器,可以存取AHB上的所有存储器和所有支持DMA 的AHB从属存储器。 多达164个通用输入/输出(GP|o)引脚,配有可配置上拉/下拉电阳和开漏模式。 -GP|○寄存器位于AHB上,以支持快速存取。GP|O端口支持DMA 最多可以从所有GP|O引中选择8个GPO引脚,作为边缘和电平触发型中断源。 2个GPO分组中断模块,支持基于一组GPO引脚的输入状态的可编程范式进行 中断 -4个通用定时器/计数器,攴持捕获和匹配。 1个电机控制脉冲宽度调制器(PWM),用于三相电机控制。 1个正交编码器接口(QE|)。 重复性中断定时器(R|定时器)。 窗口看门狗定时器(WWDT)。 独立的电源域配有超低功耗实时时钟(RTC),配有256字节的电池供电型备份寄 存器。 报警定时器;可通过电池供电 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第4页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 模拟外设 1个10位DAC,支持DMA,数据转换采样速率为400k/s。 2个10位ADCs,具有DMA支持,数据转换采样速率为400k/s。 安全 AES解密,可通过片内AP进行编程。 2个128位安全OTP存储器,供仨储AES密钥和客广使用。 随机数生成器(RNG)可通过 AES AP访问。 每只芯片有唯一的ID 时钟产生单元 晶振,工作频率范围为1MHz至25MHz。 -12MHz内部RC(RC)振荡器,在全部温度和电压范围内婧度可达1%。 超低功耗实时时钟(RTC)晶振。 3个PLL,使CP∪可达最高速率,而无需使用高频晶振。第二PLL专门用于高速 USB,第三PLL可用作音频PLL 时钟输出。 电溟 采用33V(22V至36V)单电源供电,配有片内DCDC转换器,为内核和RTC 电源域供电。 RTC功耗域可由3V电池单独供电 4种节能模式:睡眠模式、深度睡眠模式、掉电模式和深度掉电模式。 可通过多种外设的唤醒中断从睡眠模式唤醒处理器 攴持通过外部中断和RTG电源域中电池供电模块产生的中断从深度睡眠、掉电和深 度掉电三种模式唤醒。 掉电检测,为中断和强制复位设有4个独立的阈值 上电复位(POR 提供256引脚、180引脚和100引脚LBGA封装,以及208引脚、144引即和100 引脚LQFP封装。 本文斗所提供的全部信息均谅语法声明的妞 E NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第5页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 1.3订购信息(无闪存的器件LPc435030/20/10) 表1.订购信息 产品型号 封装 名称 描述 版本 LPC4350FET256LBGA256塑封薄型球栅阵列封装;256引脚;主体尺寸17×17×1mm soT740-2 LPC4350FET180 TFBGA180薄型小闾距球棚阵列封装;180引脚 soT570-3 LPC4350FBD208LQFP208塑封薄型四方扁平封装;208引脚;主体尺寸×28×14mm SoT459-1 LPG4330FET256LBGA256塑封薄型球栅阵列封装;256引脚;主体尺寸17×17×1mm SOT740-2 LPC4330FET180 TFBGA180薄型小间距球栅阵列封装;180引脚 SOT570-3 LPC4330FET100 TEBGA100塑封精细间距球栅阵列封装;100引脚;主体尺寸9×9×0.7mm soT926-1 LPC4330FBD144LQFP144塑封海型四方扁平封装:144引脚;主体尺寸20×20×14 mm SOT486-1 LPG4320FET100 TFBGA100塑封精细间距球栅阵列封装;100引脚;主体尺寸9×9×07mm SoT926-1 LPG4320FBD144LQFP144塑封薄型四方扁平封装;144引脚;主休尺寸20×20×14m SOT486-1 LPC4320FBD100LQFP100塑封薄型四方扁平封装;100引脚;主体尺寸14×14×1.4mm SOT407-1 LPC4310FET100 TFBGA100塑封精细间距球栅阵列封装;100引脚;主体尺寸9×9×0.7mm sOT926-1 LPC4310FBD144 LQFP 塑封簿型四方肩平封装;144引脚;主体尺寸20×20×14mm SoT486-1 表2.订购选项 产品型号 总 SRAM LCD以太网UsB0UsB1ADc通道 PWM QE GPIO封装 (主机、(主机 设备、设备 oTG)uLP接口 LPC4350FET256264KB是是 有/有8 164LBGA256 LPC4350FET180264kB是是 是是是 有/有8 是是是是 118 TFBGA180 LPC4350FBD208264kB是是 有/有 142 LQFP208 LPC430FET256264KB否是是有/有8 LBGA256 LPC4330FET180264kB否是 有/有8 LPC4330FET100264kB否是 有/无4 LPC4330FBD144264kB否是 有/无8 LPG4320FET100200kB否 LPC4320FBD144200kB否否 LPC4320FBD100200kB否否 是是是是是是否不 否否否否否 是是否是否是否否是 是是是否否杏否否否否 118 TFBGA180 TFBGA100 83 LQFP144 49 TFBGA100 83 LQFP144 LQFP100 LPC4310FET100168kB否否 4 49 TFBGA100 LPC4310FBD144168kB否否 8 83 LQFP144 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第6页,共1046页 恩智浦半导体 UM10503 第1章:简介信息 1.4功能框图 LPc43503020/10 测试/调试接 侧试/调试接口 ARM 高速PHY CORTEX-MO CORTEX-M4 以太对(1) 10100 USBO(1) 品速 En: GPDMA MAC LCD(1) MMC IEEE 1588 设备OTG 主机/没设备 主机 从机 AHB多层矩阵 从机 128kB本地SRAM 桥0匚桥按1[接2[桥接3[桥 桥接 72kB本地SRAM 4 kB ROM WWDT R|定时器 2c1 CGU 报警定时器 32 kB AHB SRAM 电机控 PWM(1) 116 +16 kB AHB SRAM USARTO USART2 10位DAC CCU 备份寄存器 SCT UART1 CO UsART C CANO CCU 功耗模式控制 EMC SSPO 2s0 定时器2 10位ADC0 RG∪ 配置寄存器 高速GP|O 定时器0 定时器3 10位ADC1 事件路由器 AES 定刑器1 C CAN SSPi OTP存储器 QE|(1) SCU RTC RTC OSC SGP GIMA GPO中断 12 MHZ IRC SPIFI GPIO GROUPC RTC功率域 GPIO GROUP1 连接至 GPDMA 002aaf772 图1.LPc43XX框图 初版用户手册 第1版一2012年2月1日 第7页,共1046页 UM10503 第2章:LPC43 XX ARM Cortex-M0协处理器和内核间通信(Pc) 修订版:1-2012年2月1日 初版用户手册 21本章导读 ARM Cortex-M0协处理器可用于所有LPC43XX器件。 22基本配置 ARM Cortex-M0协处理器的置如下所示: ·参见表3以了解时钟与电源控制 ARM Cortex-M0通过 MOAPP RST(复位#56)或通用复位进行复位。 上电后,必须通过清除相应的 RESET CTRL1位来释放 ARM Cortex-M0复位(参见表 106)。 ARM Cortex-M0中断连接到 ARM Cortex-M4NVC中的中断插槽#1。有关连接到ARM Cortex-M0的外设中断,请参见表22 要清除ARM- Cortex-M0中断,使用 MOTXEVENT寄存器(表46)。参见第24.2节 表3. ARM Cortex-M0时钟和电源控制 基本时钟 分支时钟作频率 ARMC○ RTEX-MN0时钟 BASE M4CLK CLK M4 MO 高达204MHz 23简介 在LPC43xX等微处理器中, ARM Cortex-M4用作应用处理器。另有一个第二处理器,即 ARM Cortex-M0,它可用作可减轻 ARM Cortex-M4的负载并执行串行MO任务的协处理 器。两个处理器之间需要一种通信协议。本章说明LPC43XX的内核间通信(PC)协议。 24简介 在LPC43xX上, ARM Cortex-M4主机CPU用作顶级系统控制器。LPC43X还包含另一个 C門U,即 ARM Cortex-M0。 ARM Cortex- MO CPU受主机CPU控制。这两个CPU之问的 通信利用共享的存储器空间和屮断 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第8页,共1046页 恩智浦半导体 UM10503 第2章:LPC43 (X ARM Cortex-M0协处理器和内核间通信(Pc) 中料 写指针 RAM HOST CMD BUFF三R 读指针 Cortex m4 主机 AHB Cortex mo (从机 RAM 写指针 HOST MSG BUFFER 读指针 中断 M0子系统 M4子系统 =共享 图2.双核框图 2.4.1硬件 IPG使用的并非是专用硬件,而是现有的硬件组件。共用存储器中的缓冲区可使用仁何可用 的SRAM。缓冲区指针保持在软件中。中断在处理器NV|C中捕获,在CREG模块中清除 (参见表44和表46)。 242中断处理 ARM Cortex-M4和 ARM Cortex-M0通过CREG寄有器M4 TXEVENT和 MOTXEVENT相 互启动中断(参见表44和表46)。M4至M0中断和M0至M4中断使用 SendEvent指令 (SE∽)来产生信号TXE∨。该信号由CREG捕获。应当逋过接收内核的中断处理器来清除。 2.5IPC协议描述 IPC攴持寄存器级接口等低级別接口,但也支持AP|等级別较高的接口 ARM Cortex-M4主札CPU始终为主机。它发起命令到模拟埂件寄存器级接口的ARM Cortex-MO。命令可以同步(等待回复消息)或异步(不等待回复消息)方式发出,具体 取决于主机应用 ARM Cortex-Mo通过发出消息来响应 ARM Cortex-M4给出的命令。 巾于 ARM Cortex-M4和 ARM Cortex-M0无法在同一时间写入相同的位置,因此这一|PC 中不需要同步对象(如信号量 基本的PC特性为 ARM Cortex-M4初始化 ARM Cortex-M0系统。 ARM Cortex-M4通过命令队列与 ARM Cortex-M0系统通信。 本文斗所提供的全部信息均谅诵法声明的妞宇 NXP B V.2012.保角所有权和 初版用户手册 第1版一2012年2月1日 第9页,共1046页 恩智浦半导体 UM10503 第2章:LPC43 (X ARM Cortex-M0协处理器和内核间通信(Pc) 消息队列位于 ARM Cortex-M4地址空间中,因为 ARM Cortex-M4可以被禁止访问ARM Cortex-M0硬件了系统 251IPc队列 ARM Cortex-M4具有一个输出命令队列和一个输入消息队列。一个队列由4个寄存器来定 义 队列起始地址 2.队列结束地址 3.写指针 4.读指针 ARM Cortex-M4初始化这4个寄存器。这些寄存器驻留在与队列相同的共享SRAM中,以 便确保数据和寄存器更改处于同步状态。其位置是静态的,并且对 ARM Cortex-M0来说是 已知的。 队列之间使用循环缓冲来传递消息。一个队列从起始地址到结束地址填充了命令或消息。当 缓冲指针超出结束地址时,它会返冋来指起始地址。当读指针等于写指针时,队列可以为 空或全满。为了避免这种双重性,队列不可完全填满。因此最小的队列为3个字(最长的 命令/消息+1个字)。写指针和读指针相等将表示队列为空。 命令队列由 ARM Cortex-M4填充,并由 ARM Cortex-M0清空;每次 ARM Cortex-M4添加 个新命令到队列中时,会将写指针前进一位。每次 ARM Cortex-M0从队列中删除一个命 令时,会将读指针前进一位。 消息队列由 ARM Cortex-M0填充,并由 ARM Cortex-M4清空;每当 ARM Cortex-M0添加 一个新消息到队列中时,会将写指针前进一位。每次 ARM Cortex-M4从队列中删除一个消 息时,会将读指针前进一位 当新命令或消息添加到队列中并且写指针被更新后,会向另一处理器产生一个中断。命令通 过返回消息、(接受或失败)来确认。 ARM Cortex-M4和 ARM Cortex-M0仅具有一个PC写任务和一个PC读任务。如果存在 多个实例,则有一个本地仲裁器来确俣所有写入和读取操作都是原子性的;在数据被写入 (读取)后,写(读)指针将被更新,而后再启动另一个写入(读取)操作。 写入队列的进程负责确保队列不被彻底填满;在加载新的项目前,该进程应确认写指针不 等于(或者不超过〕读指针并且保留至少一个可用空间。另一方面,接收的一·端应及时处 理和删除队列中的项日。 不执行任何显式错误处理。假定 ARM Cortex-M0会始终响应 ARM Cortex-M4命令 25.2协议 ARM Cortex-M0用作减轻 ARM Cortex-M4负载并执行串行1O任务的协处理器。ARM Cortex-M4应当能初始化 ARM Cortex-M0上执行的任务。当这些任务完成或失败时,ARM Cortex-Mo应当能够将信号发送给 ARM Cortex-M4。这是通过 ARM Cortex-M4向ARM Cortex-MO发出命令而 ARM COrtex-M0用消息进行响应来实现的。这一命令和消息接口类 似」一种带有命令和状态寄存器的硬件寄存器级接口。 ARM Cortex-M4向 ARM Cortex-M0发出32位命令。每个命令以一个16位|D开头,用来 定义所揞代的任务。LSBi表示命令类型。写命令后接一个32位操作数。有新的可用命令 时, ARM Cortex-M4通过产生中断将它通知给 ARM Cortex-M0 初版用户手册 第1版一2012年2月1日 第10页,共1046页 【实例截图】
【核心代码】
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