实例介绍
【实例简介】
《高速电路设计与仿真分析：Cadence实例设计详解》的随书实例， 作者邵鹏，书上提到的pcbbbs已经无法下载，费劲千辛万苦获得的随书资料
【实例截图】
【核心代码】
57785941-feda-47b2-94c1-de1f7b929422
└── BookSI
├── CAtutorial
│ ├── ca_bp.top
│ ├── ca_lab.dml
│ ├── ca_lab.iml
│ ├── ca_tutorial.pdf
│ ├── devices.dml
│ ├── devices.dml,1
│ ├── ibis_models.inc,1
│ ├── interconn.iml
│ ├── interconn.iml,1
│ ├── signoise.log
│ ├── signoise.log,1
│ ├── signoise.log,2
│ ├── signoise.log,3
│ ├── sigwave.jrl
│ ├── sigwave.jrl,1
│ ├── sigxp.jrl
│ ├── sigxp.jrl,1
│ ├── sigxp.run
│ │ ├── case0
│ │ │ ├── case.cfg
│ │ │ ├── case.cfg,1
│ │ │ ├── channel.run
│ │ │ │ ├── channel.cfg
│ │ │ │ ├── chcorr.log
│ │ │ │ ├── chcorr.sav
│ │ │ │ ├── chsim.log
│ │ │ │ ├── chsim.sav
│ │ │ │ ├── cktsim.log
│ │ │ │ ├── cktsim.spc
│ │ │ │ ├── comp_rlgc.inc
│ │ │ │ ├── comps.spc
│ │ │ │ ├── cycle.msm
│ │ │ │ ├── cycle.msm,1
│ │ │ │ ├── ibis_models.inc
│ │ │ │ ├── interconn.spc
│ │ │ │ ├── main.spc
│ │ │ │ ├── meas.lsp
│ │ │ │ ├── netdf.tbl
│ │ │ │ ├── net.dl
│ │ │ │ ├── net.dl,1
│ │ │ │ ├── net.dst
│ │ │ │ ├── net.dst,1
│ │ │ │ ├── net.sim
│ │ │ │ ├── net.sim,1
│ │ │ │ ├── net.txt
│ │ │ │ ├── ntl_rlgc.inc
│ │ │ │ ├── runcktlab.bat
│ │ │ │ ├── sim1
│ │ │ │ │ ├── char
│ │ │ │ │ │ ├── DESIGN.DINP2.2i_DESIGN.DINP2.3i_diff_DESIGN.DOUTP2.2_stim.sim
│ │ │ │ │ │ ├── DESIGN.DINP2.2i_DESIGN.DINP2.3i_diff_DESIGN.DOUTP2.2_stim.txt
│ │ │ │ │ │ └── tx.txt
│ │ │ │ │ └── results
│ │ │ │ │ ├── chan.log
│ │ │ │ │ ├── chan.txt
│ │ │ │ │ ├── chcorr.clm
│ │ │ │ │ ├── cherr.txt
│ │ │ │ │ ├── chsim.clm
│ │ │ │ │ ├── chsim.rpt
│ │ │ │ │ ├── corr.sim
│ │ │ │ │ ├── corrsum.txt
│ │ │ │ │ ├── DESIGN.DINP2.2i_DESIGN.DINP2.3i_diff_eye.txt
│ │ │ │ │ ├── eyectr.sim
│ │ │ │ │ ├── eyedist_time.sim
│ │ │ │ │ ├── eyedist_time.txt
│ │ │ │ │ ├── eyedist_volt.sim
│ │ │ │ │ ├── eyedist_volt.txt
│ │ │ │ │ ├── net.sim
│ │ │ │ │ ├── notap.txt
│ │ │ │ │ ├── __otherfiles.txt
│ │ │ │ │ ├── tap_freq.txt
│ │ │ │ │ ├── tapprof.txt
│ │ │ │ │ └── tap.txt
│ │ │ │ ├── stimulus.spc
│ │ │ │ ├── tlsim.log
│ │ │ │ ├── tlsim.log,1
│ │ │ │ └── tlsim.log,2
│ │ │ ├── projstate.dat
│ │ │ ├── sigsimcntl.dat
│ │ │ ├── sigsimres.dat
│ │ │ └── simsparam
│ │ │ ├── comp_rlgc.inc
│ │ │ ├── comps.spc
│ │ │ ├── cycle.msm
│ │ │ ├── ibis_models.inc
│ │ │ ├── interconn.spc
│ │ │ ├── main.spc
│ │ │ ├── net.dl
│ │ │ ├── net.dst
│ │ │ ├── ntl_rlgc.inc
│ │ │ ├── stimulus.spc
│ │ │ ├── tlsim.log
│ │ │ └── tlsim.log,1
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
│ │ ├── signoise.cfg
│ │ └── signoise.cfg,1
│ ├── sigxp_sparamgen_report.log
│ ├── sweep_rpt_tab.txt
│ ├── Test.s4p
│ ├── Test_SParameter_Simple.top
│ └── Test_SParameter.top
├── Content_Readme.txt
├── Datasheets
│ ├── 512MBDDRx4x8x16_BGA.pdf
│ ├── Demonstrating IBIS-AMI Model Interoperability.pdf
│ ├── DS-Virtex-II Pro Complete Data Sheet.pdf
│ ├── IBIS-AMI Termninology Overview.pdf
│ ├── JEDEC DDR Specification.pdf
│ ├── PC1600 and PC2100 Unbuffered DIMM Design Standard.pdf
│ ├── System-level Serial Link Analysis using IBIS-AMI Models.pdf
│ ├── TN0007-IBIS Behavioral Models.pdf
│ ├── ug012-VirtesII Pro UserGuide.pdf
│ └── xapp689 Managing Ground Bounce in Large FPGAs.pdf
├── DemoBoard
│ ├── allegro.jrl
│ ├── Booksi_Demo_Allegro160.brd
│ ├── Booksi_Demo_Allegro160_Unrouted.brd
│ ├── cycle.msm
│ ├── DDR1_A.top
│ ├── DDR1_DQ_DQS.top
│ ├── DDR1_DQS.top
│ ├── DDR1_DQ.top
│ ├── devices.dml
│ ├── eco.txt
│ ├── eco.txt,1
│ ├── interconn.iml
│ ├── master.tag
│ ├── netrev.lst
│ ├── powerAnalysis.run
│ │ ├── Z0vsF.tlsim
│ │ └── ZvsF.tlsim
│ ├── signoise.log
│ ├── signoise.run
│ │ ├── case1
│ │ │ ├── case.cfg
│ │ │ ├── case.cfg,1
│ │ │ ├── sigsimcntl.dat
│ │ │ └── sigsimres.dat
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
│ │ ├── signoise.cfg
│ │ └── signoise.cfg,1
│ ├── sigxp_append_report.txt
│ ├── sigxp.dml
│ ├── sigxp.jrl
│ ├── sigxp.run
│ │ ├── case0
│ │ │ ├── case.cfg
│ │ │ ├── case.cfg,1
│ │ │ ├── projstate.dat
│ │ │ ├── projstate.dat,1
│ │ │ └── sim1
│ │ │ ├── comp_rlgc.inc
│ │ │ ├── comps.spc
│ │ │ ├── cycle.msm
│ │ │ ├── cycle.msm,1
│ │ │ ├── delay.dl
│ │ │ ├── delay.dl,1
│ │ │ ├── distortion.dst
│ │ │ ├── distortion.dst,1
│ │ │ ├── ibis_models.inc
│ │ │ ├── interconn.spc
│ │ │ ├── main.spc
│ │ │ ├── ntl_rlgc.inc
│ │ │ ├── stimulus.spc
│ │ │ ├── tlsim.log
│ │ │ ├── tlsim.log,1
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│ │ │ └── tlsim.log,3
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
│ │ ├── signoise.cfg
│ │ └── signoise.cfg,1
│ ├── sweep_rpt_tab.txt
│ └── tlsim.log
├── Example
│ ├── available_fonts.log
│ ├── cdnbx.dml
│ ├── devices.dml
│ ├── ibis_models.inc,1
│ ├── interconn.iml
│ ├── ks1pr20.dml
│ ├── Pulse.top
│ ├── PWL_5V.top
│ ├── Reflect.top
│ ├── Reflect_Top.pdf
│ ├── Reflect_TopWB.pdf
│ ├── Reflect_Wave.bmp
│ ├── signoise.log
│ ├── signoise.log,1
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│ ├── sigwave.jrl
│ ├── sigwave.jrl,1
│ ├── sigxp.dml
│ ├── sigxp.jrl
│ ├── sigxp.jrl,1
│ ├── sigxp.run
│ │ ├── case0
│ │ │ ├── case.cfg
│ │ │ ├── case.cfg,1
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│ │ │ ├── projstate.dat,1
│ │ │ ├── sigsimcntl.dat
│ │ │ ├── sigsimres.dat
│ │ │ ├── sim1
│ │ │ │ ├── comp_rlgc.inc
│ │ │ │ ├── comps.spc
│ │ │ │ ├── cycle.msm
│ │ │ │ ├── cycle.msm,1
│ │ │ │ ├── delay.dl
│ │ │ │ ├── delay.dl,1
│ │ │ │ ├── distortion.dst
│ │ │ │ ├── distortion.dst,1
│ │ │ │ ├── ibis_models.inc
│ │ │ │ ├── interconn.spc
│ │ │ │ ├── main.spc
│ │ │ │ ├── ntl_rlgc.inc
│ │ │ │ ├── stimulus.spc
│ │ │ │ ├── tlsim.log
│ │ │ │ ├── tlsim.log,1
│ │ │ │ ├── tlsim.log,2
│ │ │ │ └── tlsim.log,3
│ │ │ └── waveforms
│ │ │ └── sim1.sim
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
│ │ ├── signoise.cfg
│ │ └── signoise.cfg,1
│ ├── sweep_rpt_tab.txt
│ ├── Test_Chap3_Branch.bmp
│ ├── Test_Chap3_Branch.pdf
│ ├── Test_Chap3_Branch.top
│ ├── Test_Chap3_Series.bmp
│ ├── Test_Chap3_Series.pdf
│ ├── Test_Chap3_Series.top
│ ├── test.dml
│ ├── Test.top
│ └── Vsources.dml
├── IBISMaterials
│ ├── IBIS_class_2003.zip
│ ├── IBIS_class_JEDEX_2004.zip
│ ├── ibis_parts1.rm
│ ├── ibis_parts2.rm
│ ├── ibis_parts3.rm
│ └── ibis_parts4.rm
├── OtherMaterials
│ ├── FPGA Design for Signal and Power Integrity.pdf
│ ├── IPC1999-Calculation of PCB Track Impedance.pdf
│ ├── Jitter寻根溯源.pdf
│ ├── Power Integrity Analysis of a Microcontroller .pdf
│ ├── PowerIntegrity Codesign of IC Package and Board.pdf
│ ├── Suppressing Power and Ground Noise in High Performance Consumer Electronics.pdf
│ ├── Ten Step to Good Signal Integrity.pdf
│ ├── Virtex-4_power_system_performance.pdf
│ ├── Xilinx_10Gbps Design Kit.pdf
│ ├── 印制电路板特性阻抗的生产可行性设计.pdf
│ └── 特征阻抗.pdf
├── SIModels
│ ├── mi.run
│ │ ├── DQ_FULL_ibs_Pulldown_All.sim
│ │ ├── DQ_FULL_ibs_Pullup_All.sim
│ │ ├── t27b.dml.parse
│ │ ├── t27b.ibs.log
│ │ ├── t27b.ibs.parse
│ │ ├── t27b_original.ibs.parse
│ │ ├── t27z.ibs.parse
│ │ ├── v2pro.dml.parse
│ │ ├── v2pro.ibs.log
│ │ └── v2pro.ibs.parse
│ ├── sigwave.jrl
│ ├── t27b.dml
│ ├── t27b.ibs
│ ├── t27b_original.ibs
│ ├── t27z_ibis.zip
│ ├── t37z_ibis.zip
│ ├── v2pro.dml
│ └── v2pro.ibs
└── XilinxExample
├── ChiptoChipExample
│ ├── Chip_to_Chip_Example.top
│ ├── devices.dml
│ ├── devices.dml,1
│ ├── interconn.iml
│ ├── interconn.iml,1
│ ├── Referenced_Files
│ │ ├── a4.inc
│ │ ├── b_diff2.inc
│ │ ├── decoup_cap.inc
│ │ ├── enmost.inc
│ │ ├── epmost.inc
│ │ ├── esd_in.inc
│ │ ├── insig.dat
│ │ ├── nmos.inc
│ │ ├── nmost.inc
│ │ ├── param.lis
│ │ ├── pdnwdiode.inc
│ │ ├── pmos.inc
│ │ ├── pmost.inc
│ │ ├── psnwdiode.inc
│ │ ├── rxinpad.inc
│ │ ├── tinv.inc
│ │ └── tnand2.inc
│ ├── RocketIO.dml
│ ├── signoise.log
│ ├── signoise.log,1
│ ├── sigxp.jrl
│ └── sigxp.run
│ ├── case0
│ │ ├── case.cfg
│ │ └── case.cfg,1
│ ├── cases.cfg
│ ├── cases.cfg,1
│ ├── signoise.cfg
│ └── signoise.cfg,1
└── ExampleSimulation
├── Already_Simulated
│ ├── no_preemphasis.sim
│ ├── no_preemphasis_sim.zip
│ ├── preemphasis.sim
│ ├── preemphasis_sim.zip
│ ├── RX_without_pre-emphasis.jpg
│ └── RX_with_pre-emphasis.jpg
├── devices.dml
├── devices.dml,1
├── Example_README.txt
├── ibis_models.inc,1
├── interconn.iml
├── interconn.iml,1
├── Referenced_Files
│ ├── a4.inc
│ ├── b_diff2.inc
│ ├── decoup_cap.inc
│ ├── enmost.inc
│ ├── epmost.inc
│ ├── esd_in.inc
│ ├── hsd5ab.cir
│ ├── insig.dat
│ ├── nmos.inc
│ ├── nmost.inc
│ ├── param.lis
│ ├── pdnwdiode.inc
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│ ├── pmost.inc
│ ├── psnwdiode.inc
│ ├── rxinpad.inc
│ ├── tinv.inc
│ └── tnand2.inc
├── RocketIO.dml
├── signoise.log
├── signoise.log,1
├── signoise.log,2
├── signoise.log,3
├── sigwave.jrl
├── sigxp.jrl
├── sigxp.jrl,1
├── sigxp.run
│ ├── case0
│ │ ├── case.cfg
│ │ ├── case.cfg,1
│ │ ├── projstate.dat
│ │ ├── sim1
│ │ │ ├── comp_rlgc.inc
│ │ │ ├── comps.spc
│ │ │ ├── ibis_models.inc
│ │ │ ├── interconn.spc
│ │ │ ├── main_gen.spc
│ │ │ ├── main.spc
│ │ │ ├── MTL_1S_2R_8467.rlc
│ │ │ ├── MTL_2S_2R_41.rlc
│ │ │ ├── MTL_2S_2R_6334.rlc
│ │ │ ├── name.tab
│ │ │ ├── ntl_rlgc.inc
│ │ │ ├── stimulus.spc
│ │ │ ├── waveforms.lis
│ │ │ ├── waveforms.pa0
│ │ │ └── waveforms.st0
│ │ └── simsparam
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│ │ ├── cycle.msm
│ │ ├── ibis_models.inc
│ │ ├── interconn.spc
│ │ ├── main.spc
│ │ ├── net.dl
│ │ ├── net.dst
│ │ ├── ntl_rlgc.inc
│ │ ├── stimulus.spc
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│ └── signoise.cfg,1
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├── SQ_Example.top
├── Test.s4p
└── Via_Models.dml
38 directories, 361 files
《高速电路设计与仿真分析：Cadence实例设计详解》的随书实例， 作者邵鹏，书上提到的pcbbbs已经无法下载，费劲千辛万苦获得的随书资料
【实例截图】
【核心代码】
57785941-feda-47b2-94c1-de1f7b929422
└── BookSI
├── CAtutorial
│ ├── ca_bp.top
│ ├── ca_lab.dml
│ ├── ca_lab.iml
│ ├── ca_tutorial.pdf
│ ├── devices.dml
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│ │ │ ├── case.cfg,1
│ │ │ ├── channel.run
│ │ │ │ ├── channel.cfg
│ │ │ │ ├── chcorr.log
│ │ │ │ ├── chcorr.sav
│ │ │ │ ├── chsim.log
│ │ │ │ ├── chsim.sav
│ │ │ │ ├── cktsim.log
│ │ │ │ ├── cktsim.spc
│ │ │ │ ├── comp_rlgc.inc
│ │ │ │ ├── comps.spc
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│ │ │ │ │ ├── chan.txt
│ │ │ │ │ ├── chcorr.clm
│ │ │ │ │ ├── cherr.txt
│ │ │ │ │ ├── chsim.clm
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│ │ │ │ │ ├── corr.sim
│ │ │ │ │ ├── corrsum.txt
│ │ │ │ │ ├── DESIGN.DINP2.2i_DESIGN.DINP2.3i_diff_eye.txt
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│ │ │ │ │ ├── net.sim
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│ │ │ │ │ ├── __otherfiles.txt
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│ │ │ └── tlsim.log,1
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
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│ ├── sweep_rpt_tab.txt
│ ├── Test.s4p
│ ├── Test_SParameter_Simple.top
│ └── Test_SParameter.top
├── Content_Readme.txt
├── Datasheets
│ ├── 512MBDDRx4x8x16_BGA.pdf
│ ├── Demonstrating IBIS-AMI Model Interoperability.pdf
│ ├── DS-Virtex-II Pro Complete Data Sheet.pdf
│ ├── IBIS-AMI Termninology Overview.pdf
│ ├── JEDEC DDR Specification.pdf
│ ├── PC1600 and PC2100 Unbuffered DIMM Design Standard.pdf
│ ├── System-level Serial Link Analysis using IBIS-AMI Models.pdf
│ ├── TN0007-IBIS Behavioral Models.pdf
│ ├── ug012-VirtesII Pro UserGuide.pdf
│ └── xapp689 Managing Ground Bounce in Large FPGAs.pdf
├── DemoBoard
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│ ├── Booksi_Demo_Allegro160_Unrouted.brd
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│ ├── eco.txt
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│ ├── netrev.lst
│ ├── powerAnalysis.run
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│ │ └── ZvsF.tlsim
│ ├── signoise.log
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│ │ │ └── sigsimres.dat
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
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│ ├── sigxp_append_report.txt
│ ├── sigxp.dml
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│ │ │ └── sim1
│ │ │ ├── comp_rlgc.inc
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│ │ │ ├── main.spc
│ │ │ ├── ntl_rlgc.inc
│ │ │ ├── stimulus.spc
│ │ │ ├── tlsim.log
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│ │ │ ├── tlsim.log,2
│ │ │ └── tlsim.log,3
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
│ │ ├── signoise.cfg
│ │ └── signoise.cfg,1
│ ├── sweep_rpt_tab.txt
│ └── tlsim.log
├── Example
│ ├── available_fonts.log
│ ├── cdnbx.dml
│ ├── devices.dml
│ ├── ibis_models.inc,1
│ ├── interconn.iml
│ ├── ks1pr20.dml
│ ├── Pulse.top
│ ├── PWL_5V.top
│ ├── Reflect.top
│ ├── Reflect_Top.pdf
│ ├── Reflect_TopWB.pdf
│ ├── Reflect_Wave.bmp
│ ├── signoise.log
│ ├── signoise.log,1
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│ │ │ │ ├── distortion.dst,1
│ │ │ │ ├── ibis_models.inc
│ │ │ │ ├── interconn.spc
│ │ │ │ ├── main.spc
│ │ │ │ ├── ntl_rlgc.inc
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│ │ │ │ ├── tlsim.log
│ │ │ │ ├── tlsim.log,1
│ │ │ │ ├── tlsim.log,2
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│ │ │ └── sim1.sim
│ │ ├── cases.cfg
│ │ ├── cases.cfg,1
│ │ ├── signoise.cfg
│ │ └── signoise.cfg,1
│ ├── sweep_rpt_tab.txt
│ ├── Test_Chap3_Branch.bmp
│ ├── Test_Chap3_Branch.pdf
│ ├── Test_Chap3_Branch.top
│ ├── Test_Chap3_Series.bmp
│ ├── Test_Chap3_Series.pdf
│ ├── Test_Chap3_Series.top
│ ├── test.dml
│ ├── Test.top
│ └── Vsources.dml
├── IBISMaterials
│ ├── IBIS_class_2003.zip
│ ├── IBIS_class_JEDEX_2004.zip
│ ├── ibis_parts1.rm
│ ├── ibis_parts2.rm
│ ├── ibis_parts3.rm
│ └── ibis_parts4.rm
├── OtherMaterials
│ ├── FPGA Design for Signal and Power Integrity.pdf
│ ├── IPC1999-Calculation of PCB Track Impedance.pdf
│ ├── Jitter寻根溯源.pdf
│ ├── Power Integrity Analysis of a Microcontroller .pdf
│ ├── PowerIntegrity Codesign of IC Package and Board.pdf
│ ├── Suppressing Power and Ground Noise in High Performance Consumer Electronics.pdf
│ ├── Ten Step to Good Signal Integrity.pdf
│ ├── Virtex-4_power_system_performance.pdf
│ ├── Xilinx_10Gbps Design Kit.pdf
│ ├── 印制电路板特性阻抗的生产可行性设计.pdf
│ └── 特征阻抗.pdf
├── SIModels
│ ├── mi.run
│ │ ├── DQ_FULL_ibs_Pulldown_All.sim
│ │ ├── DQ_FULL_ibs_Pullup_All.sim
│ │ ├── t27b.dml.parse
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│ ├── t27b.ibs
│ ├── t27b_original.ibs
│ ├── t27z_ibis.zip
│ ├── t37z_ibis.zip
│ ├── v2pro.dml
│ └── v2pro.ibs
└── XilinxExample
├── ChiptoChipExample
│ ├── Chip_to_Chip_Example.top
│ ├── devices.dml
│ ├── devices.dml,1
│ ├── interconn.iml
│ ├── interconn.iml,1
│ ├── Referenced_Files
│ │ ├── a4.inc
│ │ ├── b_diff2.inc
│ │ ├── decoup_cap.inc
│ │ ├── enmost.inc
│ │ ├── epmost.inc
│ │ ├── esd_in.inc
│ │ ├── insig.dat
│ │ ├── nmos.inc
│ │ ├── nmost.inc
│ │ ├── param.lis
│ │ ├── pdnwdiode.inc
│ │ ├── pmos.inc
│ │ ├── pmost.inc
│ │ ├── psnwdiode.inc
│ │ ├── rxinpad.inc
│ │ ├── tinv.inc
│ │ └── tnand2.inc
│ ├── RocketIO.dml
│ ├── signoise.log
│ ├── signoise.log,1
│ ├── sigxp.jrl
│ └── sigxp.run
│ ├── case0
│ │ ├── case.cfg
│ │ └── case.cfg,1
│ ├── cases.cfg
│ ├── cases.cfg,1
│ ├── signoise.cfg
│ └── signoise.cfg,1
└── ExampleSimulation
├── Already_Simulated
│ ├── no_preemphasis.sim
│ ├── no_preemphasis_sim.zip
│ ├── preemphasis.sim
│ ├── preemphasis_sim.zip
│ ├── RX_without_pre-emphasis.jpg
│ └── RX_with_pre-emphasis.jpg
├── devices.dml
├── devices.dml,1
├── Example_README.txt
├── ibis_models.inc,1
├── interconn.iml
├── interconn.iml,1
├── Referenced_Files
│ ├── a4.inc
│ ├── b_diff2.inc
│ ├── decoup_cap.inc
│ ├── enmost.inc
│ ├── epmost.inc
│ ├── esd_in.inc
│ ├── hsd5ab.cir
│ ├── insig.dat
│ ├── nmos.inc
│ ├── nmost.inc
│ ├── param.lis
│ ├── pdnwdiode.inc
│ ├── pmos.inc
│ ├── pmost.inc
│ ├── psnwdiode.inc
│ ├── rxinpad.inc
│ ├── tinv.inc
│ └── tnand2.inc
├── RocketIO.dml
├── signoise.log
├── signoise.log,1
├── signoise.log,2
├── signoise.log,3
├── sigwave.jrl
├── sigxp.jrl
├── sigxp.jrl,1
├── sigxp.run
│ ├── case0
│ │ ├── case.cfg
│ │ ├── case.cfg,1
│ │ ├── projstate.dat
│ │ ├── sim1
│ │ │ ├── comp_rlgc.inc
│ │ │ ├── comps.spc
│ │ │ ├── ibis_models.inc
│ │ │ ├── interconn.spc
│ │ │ ├── main_gen.spc
│ │ │ ├── main.spc
│ │ │ ├── MTL_1S_2R_8467.rlc
│ │ │ ├── MTL_2S_2R_41.rlc
│ │ │ ├── MTL_2S_2R_6334.rlc
│ │ │ ├── name.tab
│ │ │ ├── ntl_rlgc.inc
│ │ │ ├── stimulus.spc
│ │ │ ├── waveforms.lis
│ │ │ ├── waveforms.pa0
│ │ │ └── waveforms.st0
│ │ └── simsparam
│ │ ├── comp_rlgc.inc
│ │ ├── comps.spc
│ │ ├── cycle.msm
│ │ ├── ibis_models.inc
│ │ ├── interconn.spc
│ │ ├── main.spc
│ │ ├── net.dl
│ │ ├── net.dst
│ │ ├── ntl_rlgc.inc
│ │ ├── stimulus.spc
│ │ └── tlsim.log
│ ├── cases.cfg
│ ├── signoise.cfg
│ └── signoise.cfg,1
├── sigxp_sparamgen_report.log
├── SQ_Example.top
├── Test.s4p
└── Via_Models.dml
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