锁相环技术原理及FPGA实现 附属光盘

【实例简介】
杜勇老师所著的《锁相环技术原理及FPGA实现》一书附属光盘，包括MATLAB和FPGA实例代码。
【实例截图】
【核心代码】
f8c2d6a8-b999-47c6-b9eb-072f55ab8c00
├── 28738----锁相环技术原理及FPGA实现
│   ├── Chapter_2
│   │   ├── E2_1
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── SymbExam.db_info
│   │   │   │   │   ├── SymbExam.root_partition.cmp.ammdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.cdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.dfp
│   │   │   │   │   ├── SymbExam.root_partition.cmp.hdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.kpt
│   │   │   │   │   ├── SymbExam.root_partition.cmp.logdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.rcfdb
│   │   │   │   │   ├── SymbExam.root_partition.map.cdb
│   │   │   │   │   ├── SymbExam.root_partition.map.dpi
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.sig
│   │   │   │   │   ├── SymbExam.root_partition.map.hdb
│   │   │   │   │   └── SymbExam.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── @symb@exam
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @symb@exam_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── SymbExam_8_1200mv_0c_slow.vo
│   │   │   │   ├── SymbExam_8_1200mv_0c_v_slow.sdo
│   │   │   │   ├── SymbExam_8_1200mv_85c_slow.vo
│   │   │   │   ├── SymbExam_8_1200mv_85c_v_slow.sdo
│   │   │   │   ├── SymbExam_min_1200mv_0c_fast.vo
│   │   │   │   ├── SymbExam_min_1200mv_0c_v_fast.sdo
│   │   │   │   ├── SymbExam_modelsim.xrf
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── SymbExam.sft
│   │   │   │   ├── SymbExam.vo
│   │   │   │   ├── SymbExam_v.sdo
│   │   │   │   ├── SymbExam.vt
│   │   │   │   ├── SymbExam.vt.bak
│   │   │   │   └── vsim.wlf
│   │   │   ├── source
│   │   │   │   ├── SymbExam.v
│   │   │   │   └── SymbExam.v.bak
│   │   │   ├── SymbExam.jdi
│   │   │   ├── SymbExam_nativelink_simulation.rpt
│   │   │   ├── SymbExam.qpf
│   │   │   ├── SymbExam.qsf
│   │   │   └── SymbExam.qws
│   │   └── E2_2
│   │   └── QuantArith.m
│   ├── Chapter_3
│   │   ├── E3_1
│   │   │   └── SVco.svu
│   │   ├── E3_2
│   │   │   └── PllOneOrder.svu
│   │   ├── E3_3
│   │   │   └── PllOneOrder.svu
│   │   └── E3_4
│   │   └── PllOneOrder.svu
│   ├── Chapter_4
│   │   └── E4_1
│   │   ├── din.txt
│   │   ├── FilterCoeQuant.m
│   │   ├── FilterCompare.m
│   │   ├── lpf.txt
│   │   ├── PllOneOrder
│   │   │   ├── fir_compiler-library
│   │   │   │   ├── accum.v
│   │   │   │   ├── addr_cnt_dn_poly.v
│   │   │   │   ├── addr_cnt_dn.v
│   │   │   │   ├── addr_cnt_up.v
│   │   │   │   ├── at_sink_mod_bin.v
│   │   │   │   ├── at_sink_mod_par.v
│   │   │   │   ├── at_sink_mod.v
│   │   │   │   ├── at_src_mod_par.v
│   │   │   │   ├── at_src_mod.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_delay_fir_121.vhd
│   │   │   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   │   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   │   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   │   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   │   │   ├── coef_in_conv.v
│   │   │   │   ├── data_cnt_dn_stat.v
│   │   │   │   ├── data_cnt_up.v
│   │   │   │   ├── data_sel_dec.v
│   │   │   │   ├── dat_mm_brg.v
│   │   │   │   ├── dat_store_c.v
│   │   │   │   ├── dat_store.v
│   │   │   │   ├── decoder_we_cen.v
│   │   │   │   ├── decoder_we.v
│   │   │   │   ├── delay_cen.v
│   │   │   │   ├── delay_mul_cen.v
│   │   │   │   ├── delay_mul.v
│   │   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   │   ├── delay_mux_mch_odd.v
│   │   │   │   ├── delay_mux.v
│   │   │   │   ├── delay_trig_cen.v
│   │   │   │   ├── delay_trig.v
│   │   │   │   ├── delay.v
│   │   │   │   ├── eab_tdl_hc.v
│   │   │   │   ├── eab_tdl_strat_mram.v
│   │   │   │   ├── eab_tdl_strat.v
│   │   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   │   ├── lc_store_cen.v
│   │   │   │   ├── lc_store.v
│   │   │   │   ├── lc_tdl_strat_cen.v
│   │   │   │   ├── lc_tdl_strat.v
│   │   │   │   ├── maccum_cen.v
│   │   │   │   ├── maccum.v
│   │   │   │   ├── mac_tl.ocp
│   │   │   │   ├── mac_tl.v
│   │   │   │   ├── mcv_ctrl_deci.v
│   │   │   │   ├── mcv_ctrl_nc.v
│   │   │   │   ├── mlu_dly1.v
│   │   │   │   ├── mlu_dly2.v
│   │   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   │   ├── mlu_inf_1reg.v
│   │   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   │   ├── mlu_inf_2reg.v
│   │   │   │   ├── mlu_nd_cen.v
│   │   │   │   ├── mlu_nd_lc.v
│   │   │   │   ├── mlu_nd.v
│   │   │   │   ├── mlu.v
│   │   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   │   ├── mr_accum_wr.v
│   │   │   │   ├── mr_decoder_we_wr.v
│   │   │   │   ├── mr_del_coef_set.v
│   │   │   │   ├── mr_dnc_wr.v
│   │   │   │   ├── mr_lcdelay_wr.v
│   │   │   │   ├── mr_lcstore_wr.v
│   │   │   │   ├── mr_lrdy_wr.v
│   │   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   │   ├── mr_mux_2to1_wr.v
│   │   │   │   ├── mr_ser_shift_wr.v
│   │   │   │   ├── mr_upc_reload_wr.v
│   │   │   │   ├── mr_upc_wr.v
│   │   │   │   ├── msft_data_reseq_mc.v
│   │   │   │   ├── msft_data_reseq.v
│   │   │   │   ├── msft_data.v
│   │   │   │   ├── msft_lt_128.v
│   │   │   │   ├── msft_lt_32.v
│   │   │   │   ├── msft_mcv.v
│   │   │   │   ├── msft_mem_coef.v
│   │   │   │   ├── msft_mem_hc.v
│   │   │   │   ├── msft_mem_mcoef.v
│   │   │   │   ├── msft_mem_reseq_hc.v
│   │   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   │   ├── msft_mem_reseq.v
│   │   │   │   ├── msft_mem.v
│   │   │   │   ├── msft_reseq_mc.v
│   │   │   │   ├── msft_scv.v
│   │   │   │   ├── msft.v
│   │   │   │   ├── mul_add.v
│   │   │   │   ├── mux_16_cen.v
│   │   │   │   ├── mux_16.v
│   │   │   │   ├── mux_2to1_cen.v
│   │   │   │   ├── mux_2to1_comb.v
│   │   │   │   ├── mux_2to1.v
│   │   │   │   ├── mux_nc.v
│   │   │   │   ├── para_tdl.v
│   │   │   │   ├── par_ctrl.v
│   │   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   │   ├── par_ld_ser_tdl_wr.v
│   │   │   │   ├── pll_fir.v
│   │   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   │   ├── poly_mac_ctrl_int.v
│   │   │   │   ├── ram_2pt_mram_cen.v
│   │   │   │   ├── ram_2pt_var_cen_hc.v
│   │   │   │   ├── ram_2pt_var_cen.v
│   │   │   │   ├── ram_2pt_var.v
│   │   │   │   ├── ram_inf.v
│   │   │   │   ├── ram_lut_cen.v
│   │   │   │   ├── ram_lut.v
│   │   │   │   ├── rnd_dat.v
│   │   │   │   ├── rom_6_lut_r.v
│   │   │   │   ├── rom_6_lut.v
│   │   │   │   ├── rom_lut_cen.v
│   │   │   │   ├── rom_lut_r_cen.v
│   │   │   │   ├── rom_lut_r.v
│   │   │   │   ├── rom_lut.v
│   │   │   │   ├── rom_mset_lut_r_cen.v
│   │   │   │   ├── rom_mset_lut_r_cen_wr.v
│   │   │   │   ├── rom_mset_lut_r.v
│   │   │   │   ├── rom_mset_lut_r_wr.v
│   │   │   │   ├── rom_mset_lut.v
│   │   │   │   ├── sadd_c_cen.v
│   │   │   │   ├── sadd_cen.v
│   │   │   │   ├── sadd_c.v
│   │   │   │   ├── sadd_load.v
│   │   │   │   ├── sadd_lpm_cen.v
│   │   │   │   ├── sadd_lpm_reg_top_cen.v
│   │   │   │   ├── sadd_lpm.v
│   │   │   │   ├── sadd_reg_top_cen.v
│   │   │   │   ├── sadd_reg_top.v
│   │   │   │   ├── sadd_sub.v
│   │   │   │   ├── sadd.v
│   │   │   │   ├── sat_dat.v
│   │   │   │   ├── sc_add.v
│   │   │   │   ├── scale_accum_cen.v
│   │   │   │   ├── scale_accum.v
│   │   │   │   ├── scale_shft_comb_cen.v
│   │   │   │   ├── scale_shft_comb.v
│   │   │   │   ├── scv_ctrl_deci.v
│   │   │   │   ├── scv_ctrl.v
│   │   │   │   ├── ser_ctrl_cen.v
│   │   │   │   ├── ser_shft_cen.v
│   │   │   │   ├── ser_shft.v
│   │   │   │   ├── ser_shift.v
│   │   │   │   ├── sgn_ext.v
│   │   │   │   ├── shift_in.v
│   │   │   │   ├── shift_out.v
│   │   │   │   ├── slave2slave.v
│   │   │   │   ├── ssub_cen.v
│   │   │   │   ├── ssub_c.v
│   │   │   │   ├── ssub_lpm_cen.v
│   │   │   │   ├── ssub_lpm.v
│   │   │   │   ├── ssub.v
│   │   │   │   ├── sym_add_ser_cen.v
│   │   │   │   ├── sym_add_ser.v
│   │   │   │   ├── sym_sub_ser_cen.v
│   │   │   │   ├── tdl_da_lc.v
│   │   │   │   ├── trig_buf_l.v
│   │   │   │   ├── trig_buf_r.v
│   │   │   │   ├── trig_buf.v
│   │   │   │   ├── tsadd_c_cen.v
│   │   │   │   ├── tsadd_cen.v
│   │   │   │   ├── tsadd_c.v
│   │   │   │   ├── tsadd_lpm_cen.v
│   │   │   │   ├── tsadd_lpm_reg_top_cen.v
│   │   │   │   ├── tsadd_lpm.v
│   │   │   │   ├── tsadd_reg_top_cen.v
│   │   │   │   ├── tsadd.v
│   │   │   │   ├── u2ssub_cen.v
│   │   │   │   ├── u2ssub.v
│   │   │   │   ├── uadd_cen.v
│   │   │   │   ├── uadd.v
│   │   │   │   └── wr_en_gen.v
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.cdb
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.dpi
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.hdb
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.kpt
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.logdb
│   │   │   │   │   ├── PllOneOrder.db_info
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.cdb
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.dpi
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.hdb
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.kpt
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.logdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.ammdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.cdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.dfp
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.hdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.kpt
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.logdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.rcfdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.cdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.dpi
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.sig
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hdb
│   │   │   │   │   └── PllOneOrder.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── nco_bb.v
│   │   │   ├── nco.bsf
│   │   │   ├── nco.html
│   │   │   ├── nco-library
│   │   │   │   ├── asj_altqmcash.ocp
│   │   │   │   ├── asj_altqmcash.v
│   │   │   │   ├── asj_altqmcpipe.ocp
│   │   │   │   ├── asj_altqmcpipe_rst.v
│   │   │   │   ├── asj_altqmcpipe.v
│   │   │   │   ├── asj_altq.ocp
│   │   │   │   ├── asj_altq.v
│   │   │   │   ├── asj_crd.v
│   │   │   │   ├── asj_crs.v
│   │   │   │   ├── asj_dxx_g.v
│   │   │   │   ├── asj_dxx.v
│   │   │   │   ├── asj_gal.v
│   │   │   │   ├── asj_gam_dp.v
│   │   │   │   ├── asj_gam.v
│   │   │   │   ├── asj_gar.v
│   │   │   │   ├── asj_nco_apr_dxx.v
│   │   │   │   ├── asj_nco_aprid_dxx.v
│   │   │   │   ├── asj_nco_as_m_cen.v
│   │   │   │   ├── asj_nco_as_m_dp_cen.v
│   │   │   │   ├── asj_nco_as_m_dp.v
│   │   │   │   ├── asj_nco_as_m.v
│   │   │   │   ├── asj_nco_d1gam.v
│   │   │   │   ├── asj_nco_derot.v
│   │   │   │   ├── asj_nco_fxx.v
│   │   │   │   ├── asj_nco_isdr_mc.v
│   │   │   │   ├── asj_nco_isdr_throughput2.v
│   │   │   │   ├── asj_nco_isdr.v
│   │   │   │   ├── asj_nco_lp_m.v
│   │   │   │   ├── asj_nco_madx_cen.v
│   │   │   │   ├── asj_nco_madx.v
│   │   │   │   ├── asj_nco_mady_cen.v
│   │   │   │   ├── asj_nco_mady.v
│   │   │   │   ├── asj_nco_mcin.v
│   │   │   │   ├── asj_nco_mciosel.v
│   │   │   │   ├── asj_nco_mcout.v
│   │   │   │   ├── asj_nco_mob_rw.v
│   │   │   │   ├── asj_nco_mob_sw.v
│   │   │   │   ├── asj_nco_mob_w.v
│   │   │   │   ├── asj_nco_m.v
│   │   │   │   ├── asj_nco_pmd2gam.v
│   │   │   │   ├── asj_nco_pmd2.v
│   │   │   │   ├── asj_nco_pxx.v
│   │   │   │   ├── asj_xnqg.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   │   │   ├── auk_dspip_delay.vhd
│   │   │   │   ├── auk_dspip_lib_pkg.vhd
│   │   │   │   ├── auk_dspip_math_pkg.vhd
│   │   │   │   ├── auk_dspip_text_pkg.vhd
│   │   │   │   ├── cord_2c.v
│   │   │   │   ├── cord_acc_ena.v
│   │   │   │   ├── cord_en.v
│   │   │   │   ├── cord_fs.v
│   │   │   │   ├── cordic_10_m.v
│   │   │   │   ├── cordic_11_m.v
│   │   │   │   ├── cordic_12_m.v
│   │   │   │   ├── cordic_13_m.v
│   │   │   │   ├── cordic_14_m.v
│   │   │   │   ├── cordic_15_m.v
│   │   │   │   ├── cordic_16_m.v
│   │   │   │   ├── cordic_17_m.v
│   │   │   │   ├── cordic_18_m.v
│   │   │   │   ├── cordic_19_m.v
│   │   │   │   ├── cordic_20_m.v
│   │   │   │   ├── cordic_21_m.v
│   │   │   │   ├── cordic_22_m.v
│   │   │   │   ├── cordic_23_m.v
│   │   │   │   ├── cordic_24_m.v
│   │   │   │   ├── cordic_25_m.v
│   │   │   │   ├── cordic_26_m.v
│   │   │   │   ├── cordic_27_m.v
│   │   │   │   ├── cordic_28_m.v
│   │   │   │   ├── cordic_29_m.v
│   │   │   │   ├── cordic_30_m.v
│   │   │   │   ├── cordic_31_m.v
│   │   │   │   ├── cordic_32_m.v
│   │   │   │   ├── cordic_3_m.v
│   │   │   │   ├── cordic_4_m.v
│   │   │   │   ├── cordic_5_m.v
│   │   │   │   ├── cordic_6_m.v
│   │   │   │   ├── cordic_7_m.v
│   │   │   │   ├── cordic_8_m.v
│   │   │   │   ├── cordic_9_m.v
│   │   │   │   ├── cordic_axor_0p_lpm.v
│   │   │   │   ├── cordic_axor_1p_lpm.v
│   │   │   │   ├── cordic_axor_2p_lpm.v
│   │   │   │   ├── cordic_axor_ser.v
│   │   │   │   ├── cordic_cnt_sig.v
│   │   │   │   ├── cordic_cnt.v
│   │   │   │   ├── cordic_reg_ser.v
│   │   │   │   ├── cordic_sxor_0p_lpm.v
│   │   │   │   ├── cordic_sxor_1p_lpm.v
│   │   │   │   ├── cordic_sxor_2p_lpm.v
│   │   │   │   ├── cordic_sxor_ser.v
│   │   │   │   ├── cordic_zxor_0p_lpm.v
│   │   │   │   ├── cordic_zxor_1p_lpm.v
│   │   │   │   ├── cordic_zxor_2p_lpm.v
│   │   │   │   ├── cordic_zxor_ser.v
│   │   │   │   ├── cord_init_pm.v
│   │   │   │   ├── cord_init_ser_pm.v
│   │   │   │   ├── cord_init_ser.v
│   │   │   │   ├── cord_init.v
│   │   │   │   ├── cord_lut_1p.v
│   │   │   │   ├── cord_lut.v
│   │   │   │   ├── cord_rot_dual.v
│   │   │   │   ├── cord_rot_sgl.v
│   │   │   │   ├── cord_seg_sel.v
│   │   │   │   ├── dop_reg.v
│   │   │   │   ├── freq_sel_st.v
│   │   │   │   ├── las.v
│   │   │   │   ├── lmsd.v
│   │   │   │   ├── lms.v
│   │   │   │   ├── mac_i_lpmd.v
│   │   │   │   ├── mac_i_lpm.v
│   │   │   │   ├── m_output_blk_reg.v
│   │   │   │   ├── m_output_blk_rw.v
│   │   │   │   ├── m_output_blk_w.v
│   │   │   │   ├── segment_arr_tdl.v
│   │   │   │   ├── segment_sel_sgl.v
│   │   │   │   ├── segment_sel.v
│   │   │   │   ├── sid_2c_1p.v
│   │   │   │   └── sop_reg.v
│   │   │   ├── nco_model.m
│   │   │   ├── nco_nativelink.tcl
│   │   │   ├── nco.qip
│   │   │   ├── nco_st.inc
│   │   │   ├── nco_st.v
│   │   │   ├── nco_syn.v
│   │   │   ├── nco_tb.m
│   │   │   ├── nco_tb.v
│   │   │   ├── nco_tb.vhd
│   │   │   ├── nco.v
│   │   │   ├── nco.vec
│   │   │   ├── nco_vho_msim.tcl
│   │   │   ├── nco.vo
│   │   │   ├── nco_vo_msim.tcl
│   │   │   ├── nco_wave.do
│   │   │   ├── pd_filter_ast.vhd
│   │   │   ├── pd_filter_bb.v
│   │   │   ├── pd_filter.bsf
│   │   │   ├── pd_filter_coef_int.txt
│   │   │   ├── pd_filter_constraints.tcl
│   │   │   ├── pd_filter.html
│   │   │   ├── pd_filter_input.txt
│   │   │   ├── pd_filter_mlab.m
│   │   │   ├── pd_filter_model.m
│   │   │   ├── pd_filter_msim.tcl
│   │   │   ├── pd_filter_nativelink.tcl
│   │   │   ├── pd_filter_param.txt
│   │   │   ├── pd_filter.qip
│   │   │   ├── pd_filter_silent_param.txt
│   │   │   ├── pd_filter_st.v
│   │   │   ├── pd_filter.v
│   │   │   ├── pd_filter.vec
│   │   │   ├── pd_filter.vo
│   │   │   ├── pd_mult_bb.v
│   │   │   ├── pd_mult.qip
│   │   │   ├── pd_mult_syn.v
│   │   │   ├── pd_mult.v
│   │   │   ├── PllOneOrder.jdi
│   │   │   ├── PllOneOrder_nativelink_simulation.rpt
│   │   │   ├── PllOneOrder.qpf
│   │   │   ├── PllOneOrder.qsf
│   │   │   ├── PllOneOrder.qws
│   │   │   ├── PllOneOrder.sdc
│   │   │   ├── PllOneOrder.sdc.bak
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── din.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── PllOneOrder.vt
│   │   │   │   ├── PllOneOrder.vt.bak
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── nco
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_filter
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_mult
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@one@order
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@one@order_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── vsim.wlf
│   │   │   │   ├── wlft12x9bw
│   │   │   │   ├── wlft4esmr0
│   │   │   │   ├── wlftcde8s1
│   │   │   │   ├── wlftiqay2j
│   │   │   │   ├── wlftj77cdd
│   │   │   │   ├── wlftww4x96
│   │   │   │   └── wlftye05xg
│   │   │   ├── source
│   │   │   │   ├── greybox_tmp
│   │   │   │   │   └── cbx_args.txt
│   │   │   │   ├── pd_mult.qip
│   │   │   │   ├── PllOneOrder.v
│   │   │   │   ├── PllOneOrder.v.bak
│   │   │   │   └── velocity.log
│   │   │   ├── tb_pd_filter.vhd
│   │   │   ├── tcl
│   │   │   │   ├── PllOneOrder.tcl
│   │   │   │   └── PllOneOrder.tcl.bak
│   │   │   └── velocity.log
│   │   └── Sin400hz.m
│   ├── Chapter_5
│   │   ├── E5_1
│   │   │   └── RectangleDecompose.m
│   │   └── E5_2
│   │   └── OnePolePllOut.m
│   ├── Chapter_6
│   │   ├── ARC_Bode.m
│   │   ├── E6_1
│   │   │   ├── esut.m
│   │   │   └── rlc.svu
│   │   ├── E6_2
│   │   │   └── PLL_RC.svu
│   │   ├── E6_3
│   │   │   └── PLL_RRC_Bode.m
│   │   ├── E6_4
│   │   │   └── PLL_RRC.svu
│   │   ├── E6_5
│   │   │   └── PLL_ARC_Bode.m
│   │   ├── E6_6
│   │   │   └── PLL_ARC.svu
│   │   ├── Ingegrator.m
│   │   ├── PLL_RC_Bode.m
│   │   ├── PLL_RC.m
│   │   ├── RC.m
│   │   └── RRC.m
│   ├── Chapter_7
│   │   └── E7_1
│   │   ├── lpf.txt
│   │   ├── PllTwoOrder
│   │   │   ├── fir_compiler-library
│   │   │   │   ├── accum.v
│   │   │   │   ├── addr_cnt_dn_poly.v
│   │   │   │   ├── addr_cnt_dn.v
│   │   │   │   ├── addr_cnt_up.v
│   │   │   │   ├── at_sink_mod_bin.v
│   │   │   │   ├── at_sink_mod_par.v
│   │   │   │   ├── at_sink_mod.v
│   │   │   │   ├── at_src_mod_par.v
│   │   │   │   ├── at_src_mod.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_delay_fir_121.vhd
│   │   │   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   │   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   │   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   │   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   │   │   ├── coef_in_conv.v
│   │   │   │   ├── data_cnt_dn_stat.v
│   │   │   │   ├── data_cnt_up.v
│   │   │   │   ├── data_sel_dec.v
│   │   │   │   ├── dat_mm_brg.v
│   │   │   │   ├── dat_store_c.v
│   │   │   │   ├── dat_store.v
│   │   │   │   ├── decoder_we_cen.v
│   │   │   │   ├── decoder_we.v
│   │   │   │   ├── delay_cen.v
│   │   │   │   ├── delay_mul_cen.v
│   │   │   │   ├── delay_mul.v
│   │   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   │   ├── delay_mux_mch_odd.v
│   │   │   │   ├── delay_mux.v
│   │   │   │   ├── delay_trig_cen.v
│   │   │   │   ├── delay_trig.v
│   │   │   │   ├── delay.v
│   │   │   │   ├── eab_tdl_hc.v
│   │   │   │   ├── eab_tdl_strat_mram.v
│   │   │   │   ├── eab_tdl_strat.v
│   │   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   │   ├── lc_store_cen.v
│   │   │   │   ├── lc_store.v
│   │   │   │   ├── lc_tdl_strat_cen.v
│   │   │   │   ├── lc_tdl_strat.v
│   │   │   │   ├── maccum_cen.v
│   │   │   │   ├── maccum.v
│   │   │   │   ├── mac_tl.ocp
│   │   │   │   ├── mac_tl.v
│   │   │   │   ├── mcv_ctrl_deci.v
│   │   │   │   ├── mcv_ctrl_nc.v
│   │   │   │   ├── mlu_dly1.v
│   │   │   │   ├── mlu_dly2.v
│   │   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   │   ├── mlu_inf_1reg.v
│   │   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   │   ├── mlu_inf_2reg.v
│   │   │   │   ├── mlu_nd_cen.v
│   │   │   │   ├── mlu_nd_lc.v
│   │   │   │   ├── mlu_nd.v
│   │   │   │   ├── mlu.v
│   │   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   │   ├── mr_accum_wr.v
│   │   │   │   ├── mr_decoder_we_wr.v
│   │   │   │   ├── mr_del_coef_set.v
│   │   │   │   ├── mr_dnc_wr.v
│   │   │   │   ├── mr_lcdelay_wr.v
│   │   │   │   ├── mr_lcstore_wr.v
│   │   │   │   ├── mr_lrdy_wr.v
│   │   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   │   ├── mr_mux_2to1_wr.v
│   │   │   │   ├── mr_ser_shift_wr.v
│   │   │   │   ├── mr_upc_reload_wr.v
│   │   │   │   ├── mr_upc_wr.v
│   │   │   │   ├── msft_data_reseq_mc.v
│   │   │   │   ├── msft_data_reseq.v
│   │   │   │   ├── msft_data.v
│   │   │   │   ├── msft_lt_128.v
│   │   │   │   ├── msft_lt_32.v
│   │   │   │   ├── msft_mcv.v
│   │   │   │   ├── msft_mem_coef.v
│   │   │   │   ├── msft_mem_hc.v
│   │   │   │   ├── msft_mem_mcoef.v
│   │   │   │   ├── msft_mem_reseq_hc.v
│   │   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   │   ├── msft_mem_reseq.v
│   │   │   │   ├── msft_mem.v
│   │   │   │   ├── msft_reseq_mc.v
│   │   │   │   ├── msft_scv.v
│   │   │   │   ├── msft.v
│   │   │   │   ├── mul_add.v
│   │   │   │   ├── mux_16_cen.v
│   │   │   │   ├── mux_16.v
│   │   │   │   ├── mux_2to1_cen.v
│   │   │   │   ├── mux_2to1_comb.v
│   │   │   │   ├── mux_2to1.v
│   │   │   │   ├── mux_nc.v
│   │   │   │   ├── para_tdl.v
│   │   │   │   ├── par_ctrl.v
│   │   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   │   ├── par_ld_ser_tdl_wr.v
│   │   │   │   ├── pll_fir.v
│   │   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   │   ├── poly_mac_ctrl_int.v
│   │   │   │   ├── ram_2pt_mram_cen.v
│   │   │   │   ├── ram_2pt_var_cen_hc.v
│   │   │   │   ├── ram_2pt_var_cen.v
│   │   │   │   ├── ram_2pt_var.v
│   │   │   │   ├── ram_inf.v
│   │   │   │   ├── ram_lut_cen.v
│   │   │   │   ├── ram_lut.v
│   │   │   │   ├── rnd_dat.v
│   │   │   │   ├── rom_6_lut_r.v
│   │   │   │   ├── rom_6_lut.v
│   │   │   │   ├── rom_lut_cen.v
│   │   │   │   ├── rom_lut_r_cen.v
│   │   │   │   ├── rom_lut_r.v
│   │   │   │   ├── rom_lut.v
│   │   │   │   ├── rom_mset_lut_r_cen.v
│   │   │   │   ├── rom_mset_lut_r_cen_wr.v
│   │   │   │   ├── rom_mset_lut_r.v
│   │   │   │   ├── rom_mset_lut_r_wr.v
│   │   │   │   ├── rom_mset_lut.v
│   │   │   │   ├── sadd_c_cen.v
│   │   │   │   ├── sadd_cen.v
│   │   │   │   ├── sadd_c.v
│   │   │   │   ├── sadd_load.v
│   │   │   │   ├── sadd_lpm_cen.v
│   │   │   │   ├── sadd_lpm_reg_top_cen.v
│   │   │   │   ├── sadd_lpm.v
│   │   │   │   ├── sadd_reg_top_cen.v
│   │   │   │   ├── sadd_reg_top.v
│   │   │   │   ├── sadd_sub.v
│   │   │   │   ├── sadd.v
│   │   │   │   ├── sat_dat.v
│   │   │   │   ├── sc_add.v
│   │   │   │   ├── scale_accum_cen.v
│   │   │   │   ├── scale_accum.v
│   │   │   │   ├── scale_shft_comb_cen.v
│   │   │   │   ├── scale_shft_comb.v
│   │   │   │   ├── scv_ctrl_deci.v
│   │   │   │   ├── scv_ctrl.v
│   │   │   │   ├── ser_ctrl_cen.v
│   │   │   │   ├── ser_shft_cen.v
│   │   │   │   ├── ser_shft.v
│   │   │   │   ├── ser_shift.v
│   │   │   │   ├── sgn_ext.v
│   │   │   │   ├── shift_in.v
│   │   │   │   ├── shift_out.v
│   │   │   │   ├── slave2slave.v
│   │   │   │   ├── ssub_cen.v
│   │   │   │   ├── ssub_c.v
│   │   │   │   ├── ssub_lpm_cen.v
│   │   │   │   ├── ssub_lpm.v
│   │   │   │   ├── ssub.v
│   │   │   │   ├── sym_add_ser_cen.v
│   │   │   │   ├── sym_add_ser.v
│   │   │   │   ├── sym_sub_ser_cen.v
│   │   │   │   ├── tdl_da_lc.v
│   │   │   │   ├── trig_buf_l.v
│   │   │   │   ├── trig_buf_r.v
│   │   │   │   ├── trig_buf.v
│   │   │   │   ├── tsadd_c_cen.v
│   │   │   │   ├── tsadd_cen.v
│   │   │   │   ├── tsadd_c.v
│   │   │   │   ├── tsadd_lpm_cen.v
│   │   │   │   ├── tsadd_lpm_reg_top_cen.v
│   │   │   │   ├── tsadd_lpm.v
│   │   │   │   ├── tsadd_reg_top_cen.v
│   │   │   │   ├── tsadd.v
│   │   │   │   ├── u2ssub_cen.v
│   │   │   │   ├── u2ssub.v
│   │   │   │   ├── uadd_cen.v
│   │   │   │   ├── uadd.v
│   │   │   │   └── wr_en_gen.v
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.cdb
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.dpi
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.hdb
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│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.logdb
│   │   │   │   │   ├── PllOneOrder.db_info
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.cdb
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.dpi
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.hdb
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│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.ammdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.cdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.dfp
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.hdb
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│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.sig
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hdb
│   │   │   │   │   └── PllOneOrder.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── nco_bb.v
│   │   │   ├── nco.bsf
│   │   │   ├── nco.html
│   │   │   ├── nco-library
│   │   │   │   ├── asj_altqmcash.ocp
│   │   │   │   ├── asj_altqmcash.v
│   │   │   │   ├── asj_altqmcpipe.ocp
│   │   │   │   ├── asj_altqmcpipe_rst.v
│   │   │   │   ├── asj_altqmcpipe.v
│   │   │   │   ├── asj_altq.ocp
│   │   │   │   ├── asj_altq.v
│   │   │   │   ├── asj_crd.v
│   │   │   │   ├── asj_crs.v
│   │   │   │   ├── asj_dxx_g.v
│   │   │   │   ├── asj_dxx.v
│   │   │   │   ├── asj_gal.v
│   │   │   │   ├── asj_gam_dp.v
│   │   │   │   ├── asj_gam.v
│   │   │   │   ├── asj_gar.v
│   │   │   │   ├── asj_nco_apr_dxx.v
│   │   │   │   ├── asj_nco_aprid_dxx.v
│   │   │   │   ├── asj_nco_as_m_cen.v
│   │   │   │   ├── asj_nco_as_m_dp_cen.v
│   │   │   │   ├── asj_nco_as_m_dp.v
│   │   │   │   ├── asj_nco_as_m.v
│   │   │   │   ├── asj_nco_d1gam.v
│   │   │   │   ├── asj_nco_derot.v
│   │   │   │   ├── asj_nco_fxx.v
│   │   │   │   ├── asj_nco_isdr_mc.v
│   │   │   │   ├── asj_nco_isdr_throughput2.v
│   │   │   │   ├── asj_nco_isdr.v
│   │   │   │   ├── asj_nco_lp_m.v
│   │   │   │   ├── asj_nco_madx_cen.v
│   │   │   │   ├── asj_nco_madx.v
│   │   │   │   ├── asj_nco_mady_cen.v
│   │   │   │   ├── asj_nco_mady.v
│   │   │   │   ├── asj_nco_mcin.v
│   │   │   │   ├── asj_nco_mciosel.v
│   │   │   │   ├── asj_nco_mcout.v
│   │   │   │   ├── asj_nco_mob_rw.v
│   │   │   │   ├── asj_nco_mob_sw.v
│   │   │   │   ├── asj_nco_mob_w.v
│   │   │   │   ├── asj_nco_m.v
│   │   │   │   ├── asj_nco_pmd2gam.v
│   │   │   │   ├── asj_nco_pmd2.v
│   │   │   │   ├── asj_nco_pxx.v
│   │   │   │   ├── asj_xnqg.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   │   │   ├── auk_dspip_delay.vhd
│   │   │   │   ├── auk_dspip_lib_pkg.vhd
│   │   │   │   ├── auk_dspip_math_pkg.vhd
│   │   │   │   ├── auk_dspip_text_pkg.vhd
│   │   │   │   ├── cord_2c.v
│   │   │   │   ├── cord_acc_ena.v
│   │   │   │   ├── cord_en.v
│   │   │   │   ├── cord_fs.v
│   │   │   │   ├── cordic_10_m.v
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│   │   │   │   ├── cordic_27_m.v
│   │   │   │   ├── cordic_28_m.v
│   │   │   │   ├── cordic_29_m.v
│   │   │   │   ├── cordic_30_m.v
│   │   │   │   ├── cordic_31_m.v
│   │   │   │   ├── cordic_32_m.v
│   │   │   │   ├── cordic_3_m.v
│   │   │   │   ├── cordic_4_m.v
│   │   │   │   ├── cordic_5_m.v
│   │   │   │   ├── cordic_6_m.v
│   │   │   │   ├── cordic_7_m.v
│   │   │   │   ├── cordic_8_m.v
│   │   │   │   ├── cordic_9_m.v
│   │   │   │   ├── cordic_axor_0p_lpm.v
│   │   │   │   ├── cordic_axor_1p_lpm.v
│   │   │   │   ├── cordic_axor_2p_lpm.v
│   │   │   │   ├── cordic_axor_ser.v
│   │   │   │   ├── cordic_cnt_sig.v
│   │   │   │   ├── cordic_cnt.v
│   │   │   │   ├── cordic_reg_ser.v
│   │   │   │   ├── cordic_sxor_0p_lpm.v
│   │   │   │   ├── cordic_sxor_1p_lpm.v
│   │   │   │   ├── cordic_sxor_2p_lpm.v
│   │   │   │   ├── cordic_sxor_ser.v
│   │   │   │   ├── cordic_zxor_0p_lpm.v
│   │   │   │   ├── cordic_zxor_1p_lpm.v
│   │   │   │   ├── cordic_zxor_2p_lpm.v
│   │   │   │   ├── cordic_zxor_ser.v
│   │   │   │   ├── cord_init_pm.v
│   │   │   │   ├── cord_init_ser_pm.v
│   │   │   │   ├── cord_init_ser.v
│   │   │   │   ├── cord_init.v
│   │   │   │   ├── cord_lut_1p.v
│   │   │   │   ├── cord_lut.v
│   │   │   │   ├── cord_rot_dual.v
│   │   │   │   ├── cord_rot_sgl.v
│   │   │   │   ├── cord_seg_sel.v
│   │   │   │   ├── dop_reg.v
│   │   │   │   ├── freq_sel_st.v
│   │   │   │   ├── las.v
│   │   │   │   ├── lmsd.v
│   │   │   │   ├── lms.v
│   │   │   │   ├── mac_i_lpmd.v
│   │   │   │   ├── mac_i_lpm.v
│   │   │   │   ├── m_output_blk_reg.v
│   │   │   │   ├── m_output_blk_rw.v
│   │   │   │   ├── m_output_blk_w.v
│   │   │   │   ├── segment_arr_tdl.v
│   │   │   │   ├── segment_sel_sgl.v
│   │   │   │   ├── segment_sel.v
│   │   │   │   ├── sid_2c_1p.v
│   │   │   │   └── sop_reg.v
│   │   │   ├── nco_model.m
│   │   │   ├── nco_nativelink.tcl
│   │   │   ├── nco.qip
│   │   │   ├── nco_st.inc
│   │   │   ├── nco_st.v
│   │   │   ├── nco_syn.v
│   │   │   ├── nco_tb.m
│   │   │   ├── nco_tb.v
│   │   │   ├── nco_tb.vhd
│   │   │   ├── nco.v
│   │   │   ├── nco.vec
│   │   │   ├── nco_vho_msim.tcl
│   │   │   ├── nco.vo
│   │   │   ├── nco_vo_msim.tcl
│   │   │   ├── nco_wave.do
│   │   │   ├── pd_filter_ast.vhd
│   │   │   ├── pd_filter_bb.v
│   │   │   ├── pd_filter.bsf
│   │   │   ├── pd_filter_coef_int.txt
│   │   │   ├── pd_filter_constraints.tcl
│   │   │   ├── pd_filter.html
│   │   │   ├── pd_filter_input.txt
│   │   │   ├── pd_filter_mlab.m
│   │   │   ├── pd_filter_model.m
│   │   │   ├── pd_filter_msim.tcl
│   │   │   ├── pd_filter_nativelink.tcl
│   │   │   ├── pd_filter_param.txt
│   │   │   ├── pd_filter.qip
│   │   │   ├── pd_filter_silent_param.txt
│   │   │   ├── pd_filter_st.v
│   │   │   ├── pd_filter.v
│   │   │   ├── pd_filter.vec
│   │   │   ├── pd_filter.vo
│   │   │   ├── pd_mult_bb.v
│   │   │   ├── pd_mult.qip
│   │   │   ├── pd_mult_syn.v
│   │   │   ├── pd_mult.v
│   │   │   ├── PllOneOrder.jdi
│   │   │   ├── PllOneOrder_nativelink_simulation.rpt
│   │   │   ├── PllOneOrder.qsf
│   │   │   ├── PllOneOrder.qws
│   │   │   ├── PllOneOrder.sdc
│   │   │   ├── PllOneOrder.sdc.bak
│   │   │   ├── PllTwoOrder.qpf
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── din.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak10
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak11
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak9
│   │   │   │   ├── PllOneOrder.vt.bak
│   │   │   │   ├── PllTwoOrder.vt
│   │   │   │   ├── PllTwoOrder.vt.bak
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── @loop@filter
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── nco
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_filter
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_mult
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@two@order
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@two@order_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── vsim.wlf
│   │   │   │   ├── wlft13a8m7
│   │   │   │   ├── wlft5qkit2
│   │   │   │   ├── wlft7i0kw2
│   │   │   │   ├── wlft9kstdh
│   │   │   │   ├── wlftenyrx3
│   │   │   │   ├── wlfth2qmiv
│   │   │   │   ├── wlfti5jq7z
│   │   │   │   └── wlfttg4f6q
│   │   │   ├── source
│   │   │   │   ├── greybox_tmp
│   │   │   │   │   └── cbx_args.txt
│   │   │   │   ├── LoopFilter.v
│   │   │   │   ├── LoopFilter.v.bak
│   │   │   │   ├── pd_mult.qip
│   │   │   │   ├── PllTwoOrder.v
│   │   │   │   ├── PllTwoOrder.v.bak
│   │   │   │   └── velocity.log
│   │   │   ├── tb_pd_filter.vhd
│   │   │   ├── tcl
│   │   │   │   └── PllTwoOrder.tcl
│   │   │   └── velocity.log
│   │   └── Sin400hz.m
│   ├── Chapter_8
│   │   ├── E8_2
│   │   │   ├── Fm_Pll _Gain.svu
│   │   │   └── Fm_Pll.svu
│   │   ├── Es_Fc.m
│   │   ├── Phase_Error_Bode.m
│   │   └── Pll_Two_Order_Bode.m
│   └── Chapter_9
│   ├── E9_1
│   │   └── DPSKSignalProduce.m
│   ├── E9_2
│   │   └── psk_parameters.m
│   ├── E9_3
│   │   ├── filter_ddc.m
│   │   ├── filter_ddc.txt
│   │   └── gain_kz.m
│   └── E9_4
│   ├── dds_bb.v
│   ├── dds.bsf
│   ├── dds_cos.hex
│   ├── dds.html
│   ├── dds_model.m
│   ├── dds_nativelink.tcl
│   ├── dds.qip
│   ├── dds_sin.hex
│   ├── dds_st.inc
│   ├── dds_st.v
│   ├── dds_tb.m
│   ├── dds_tb.v
│   ├── dds_tb.vhd
│   ├── dds.v
│   ├── dds.vec
│   ├── dds_vho_msim.tcl
│   ├── dds.vo
│   ├── dds_vo_msim.tcl
│   ├── dds_wave.do
│   ├── fir_compiler-library
│   │   ├── accum.v
│   │   ├── addr_cnt_dn_poly.v
│   │   ├── addr_cnt_dn.v
│   │   ├── addr_cnt_up.v
│   │   ├── at_sink_mod_bin.v
│   │   ├── at_sink_mod_par.v
│   │   ├── at_sink_mod.v
│   │   ├── at_src_mod_par.v
│   │   ├── at_src_mod.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   ├── auk_dspip_delay_fir_121.vhd
│   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   ├── coef_in_conv.v
│   │   ├── data_cnt_dn_stat.v
│   │   ├── data_cnt_up.v
│   │   ├── data_sel_dec.v
│   │   ├── dat_mm_brg.v
│   │   ├── dat_store_c.v
│   │   ├── dat_store.v
│   │   ├── decoder_we_cen.v
│   │   ├── decoder_we.v
│   │   ├── delay_cen.v
│   │   ├── delay_mul_cen.v
│   │   ├── delay_mul.v
│   │   ├── delay_mux_mch_odd_mcv.v
│   │   ├── delay_mux_mch_odd.v
│   │   ├── delay_mux.v
│   │   ├── delay_trig_cen.v
│   │   ├── delay_trig.v
│   │   ├── delay.v
│   │   ├── eab_tdl_hc.v
│   │   ├── eab_tdl_strat_mram.v
│   │   ├── eab_tdl_strat.v
│   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   ├── lc_store_cen.v
│   │   ├── lc_store.v
│   │   ├── lc_tdl_strat_cen.v
│   │   ├── lc_tdl_strat.v
│   │   ├── maccum_cen.v
│   │   ├── maccum.v
│   │   ├── mac_tl.ocp
│   │   ├── mac_tl.v
│   │   ├── mcv_ctrl_deci.v
│   │   ├── mcv_ctrl_nc.v
│   │   ├── mlu_dly1.v
│   │   ├── mlu_dly2.v
│   │   ├── mlu_inf_1reg_cen.v
│   │   ├── mlu_inf_1reg.v
│   │   ├── mlu_inf_2reg_cen.v
│   │   ├── mlu_inf_2reg.v
│   │   ├── mlu_nd_cen.v
│   │   ├── mlu_nd_lc.v
│   │   ├── mlu_nd.v
│   │   ├── mlu.v
│   │   ├── mr_acc_ctrl_cen_wr.v
│   │   ├── mr_acc_ctrl_wr.v
│   │   ├── mr_accum_wr.v
│   │   ├── mr_decoder_we_wr.v
│   │   ├── mr_del_coef_set.v
│   │   ├── mr_dnc_wr.v
│   │   ├── mr_lcdelay_wr.v
│   │   ├── mr_lcstore_wr.v
│   │   ├── mr_lrdy_wr.v
│   │   ├── mr_mux_2to1_cen_wr.v
│   │   ├── mr_mux_2to1_wr.v
│   │   ├── mr_ser_shift_wr.v
│   │   ├── mr_upc_reload_wr.v
│   │   ├── mr_upc_wr.v
│   │   ├── msft_data_reseq_mc.v
│   │   ├── msft_data_reseq.v
│   │   ├── msft_data.v
│   │   ├── msft_lt_128.v
│   │   ├── msft_lt_32.v
│   │   ├── msft_mcv.v
│   │   ├── msft_mem_coef.v
│   │   ├── msft_mem_hc.v
│   │   ├── msft_mem_mcoef.v
│   │   ├── msft_mem_reseq_hc.v
│   │   ├── msft_mem_reseq_mcycle.v
│   │   ├── msft_mem_reseq.v
│   │   ├── msft_mem.v
│   │   ├── msft_reseq_mc.v
│   │   ├── msft_scv.v
│   │   ├── msft.v
│   │   ├── mul_add.v
│   │   ├── mux_16_cen.v
│   │   ├── mux_16.v
│   │   ├── mux_2to1_cen.v
│   │   ├── mux_2to1_comb.v
│   │   ├── mux_2to1.v
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│   │   ├── para_tdl.v
│   │   ├── par_ctrl.v
│   │   ├── par_ld_ser_tdl_nc.v
│   │   ├── par_ld_ser_tdl_wr.v
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│   │   ├── poly_mac_ctrl_dec.v
│   │   ├── poly_mac_ctrl_int.v
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│   │   ├── ram_2pt_var_cen_hc.v
│   │   ├── ram_2pt_var_cen.v
│   │   ├── ram_2pt_var.v
│   │   ├── ram_inf.v
│   │   ├── ram_lut_cen.v
│   │   ├── ram_lut.v
│   │   ├── rnd_dat.v
│   │   ├── rom_6_lut_r.v
│   │   ├── rom_6_lut.v
│   │   ├── rom_lut_cen.v
│   │   ├── rom_lut_r_cen.v
│   │   ├── rom_lut_r.v
│   │   ├── rom_lut.v
│   │   ├── rom_mset_lut_r_cen.v
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│   │   ├── rom_mset_lut_r.v
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│   │   ├── rom_mset_lut.v
│   │   ├── sadd_c_cen.v
│   │   ├── sadd_cen.v
│   │   ├── sadd_c.v
│   │   ├── sadd_load.v
│   │   ├── sadd_lpm_cen.v
│   │   ├── sadd_lpm_reg_top_cen.v
│   │   ├── sadd_lpm.v
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│   │   ├── sadd_reg_top.v
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│   │   ├── sadd.v
│   │   ├── sat_dat.v
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│   │   ├── scale_accum_cen.v
│   │   ├── scale_accum.v
│   │   ├── scale_shft_comb_cen.v
│   │   ├── scale_shft_comb.v
│   │   ├── scv_ctrl_deci.v
│   │   ├── scv_ctrl.v
│   │   ├── ser_ctrl_cen.v
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│   │   ├── ssub_lpm.v
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│   │   ├── sym_add_ser.v
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│   │   ├── tdl_da_lc.v
│   │   ├── trig_buf_l.v
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│   │   ├── trig_buf.v
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│   │   ├── tsadd_c.v
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│   │   ├── tsadd_lpm.v
│   │   ├── tsadd_reg_top_cen.v
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│   │   ├── u2ssub.v
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│   │   └── wr_en_gen.v
│   ├── greybox_tmp
│   │   └── cbx_args.txt
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│   │   │   ├── PskDemod.autoh_e40e1.map.cdb
│   │   │   ├── PskDemod.autoh_e40e1.map.dpi
│   │   │   ├── PskDemod.autoh_e40e1.map.hdb
│   │   │   ├── PskDemod.autoh_e40e1.map.kpt
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│   │   └── README
│   ├── lpf_ast.vhd
│   ├── lpf_bb.v
│   ├── lpf.bsf
│   ├── lpf_coef_int.txt
│   ├── lpf_constraints.tcl
│   ├── lpf.html
│   ├── lpf_input.txt
│   ├── lpf_mlab.m
│   ├── lpf_model.m
│   ├── lpf_msim.tcl
│   ├── lpf_nativelink.tcl
│   ├── lpf_param.txt
│   ├── lpf.qip
│   ├── lpf_silent_param.txt
│   ├── lpf_st.v
│   ├── lpf.v
│   ├── lpf.vec
│   ├── lpf.vo
│   ├── mult_ddc_bb.v
│   ├── mult_ddc.qip
│   ├── mult_ddc_syn.v
│   ├── mult_ddc.v
│   ├── mult_pd_bb.v
│   ├── mult_pd.qip
│   ├── mult_pd_syn.v
│   ├── mult_pd.v
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
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│   ├── PskDemod_nativelink_simulation.rpt
│   ├── PskDemod.qpf
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│   ├── simulation
│   │   └── modelsim
│   │   ├── dds_cos.hex
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│   │   ├── msim_transcript
│   │   ├── PskDemod_run_msim_rtl_verilog.do
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│   │   ├── PskDemod.vt
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│   │   ├── rtl_work
│   │   │   ├── dds
│   │   │   │   ├── _primary.dat
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│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── filter_loop
│   │   │   │   ├── _primary.dat
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│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── lpf
│   │   │   │   ├── _primary.dat
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│   │   │   │   └── verilog.psm
│   │   │   ├── mult_ddc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
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│   │   │   │   └── verilog.psm
│   │   │   ├── phase_detect
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @psk@demod
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
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│   │   │   │   └── verilog.psm
│   │   │   ├── @psk@demod_vlg_tst
│   │   │   │   ├── _primary.dat
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│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   ├── vsim.wlf
│   │   ├── wlft17fi8r
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│   │   └── wlftyiz8xg
│   ├── source
│   │   ├── filter_loop.v
│   │   ├── filter_loop.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── LoopFilter.v
│   │   ├── LoopFilter.v.bak
│   │   ├── mult_ddc.qip
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│   │   ├── phase_detect.v
│   │   ├── phase_detect.v.bak
│   │   ├── PskDemod.v
│   │   ├── PskDemod.v.bak
│   │   └── velocity.log
│   ├── tb_lpf.vhd
│   └── velocity.log
└── 锁相环技术原理及FPGA实现_光盘
├── 杜勇[锁相环技术原理及FPGA实现]
│   ├── Chapter_2
│   │   ├── E2_1
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── SymbExam.db_info
│   │   │   │   │   ├── SymbExam.root_partition.cmp.ammdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.cdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.dfp
│   │   │   │   │   ├── SymbExam.root_partition.cmp.hdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.kpt
│   │   │   │   │   ├── SymbExam.root_partition.cmp.logdb
│   │   │   │   │   ├── SymbExam.root_partition.cmp.rcfdb
│   │   │   │   │   ├── SymbExam.root_partition.map.cdb
│   │   │   │   │   ├── SymbExam.root_partition.map.dpi
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── SymbExam.root_partition.map.hbdb.sig
│   │   │   │   │   ├── SymbExam.root_partition.map.hdb
│   │   │   │   │   └── SymbExam.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── @symb@exam
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @symb@exam_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── SymbExam_8_1200mv_0c_slow.vo
│   │   │   │   ├── SymbExam_8_1200mv_0c_v_slow.sdo
│   │   │   │   ├── SymbExam_8_1200mv_85c_slow.vo
│   │   │   │   ├── SymbExam_8_1200mv_85c_v_slow.sdo
│   │   │   │   ├── SymbExam_min_1200mv_0c_fast.vo
│   │   │   │   ├── SymbExam_min_1200mv_0c_v_fast.sdo
│   │   │   │   ├── SymbExam_modelsim.xrf
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── SymbExam.sft
│   │   │   │   ├── SymbExam.vo
│   │   │   │   ├── SymbExam_v.sdo
│   │   │   │   ├── SymbExam.vt
│   │   │   │   ├── SymbExam.vt.bak
│   │   │   │   └── vsim.wlf
│   │   │   ├── source
│   │   │   │   ├── SymbExam.v
│   │   │   │   └── SymbExam.v.bak
│   │   │   ├── SymbExam.jdi
│   │   │   ├── SymbExam_nativelink_simulation.rpt
│   │   │   ├── SymbExam.qpf
│   │   │   ├── SymbExam.qsf
│   │   │   └── SymbExam.qws
│   │   └── E2_2
│   │   └── QuantArith.m
│   ├── Chapter_3
│   │   ├── E3_1
│   │   │   └── SVco.svu
│   │   ├── E3_2
│   │   │   └── PllOneOrder.svu
│   │   ├── E3_3
│   │   │   └── PllOneOrder.svu
│   │   └── E3_4
│   │   └── PllOneOrder.svu
│   ├── Chapter_4
│   │   └── E4_1
│   │   ├── din.txt
│   │   ├── FilterCoeQuant.m
│   │   ├── FilterCompare.m
│   │   ├── lpf.txt
│   │   ├── PllOneOrder
│   │   │   ├── fir_compiler-library
│   │   │   │   ├── accum.v
│   │   │   │   ├── addr_cnt_dn_poly.v
│   │   │   │   ├── addr_cnt_dn.v
│   │   │   │   ├── addr_cnt_up.v
│   │   │   │   ├── at_sink_mod_bin.v
│   │   │   │   ├── at_sink_mod_par.v
│   │   │   │   ├── at_sink_mod.v
│   │   │   │   ├── at_src_mod_par.v
│   │   │   │   ├── at_src_mod.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_delay_fir_121.vhd
│   │   │   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   │   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   │   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   │   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   │   │   ├── coef_in_conv.v
│   │   │   │   ├── data_cnt_dn_stat.v
│   │   │   │   ├── data_cnt_up.v
│   │   │   │   ├── data_sel_dec.v
│   │   │   │   ├── dat_mm_brg.v
│   │   │   │   ├── dat_store_c.v
│   │   │   │   ├── dat_store.v
│   │   │   │   ├── decoder_we_cen.v
│   │   │   │   ├── decoder_we.v
│   │   │   │   ├── delay_cen.v
│   │   │   │   ├── delay_mul_cen.v
│   │   │   │   ├── delay_mul.v
│   │   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   │   ├── delay_mux_mch_odd.v
│   │   │   │   ├── delay_mux.v
│   │   │   │   ├── delay_trig_cen.v
│   │   │   │   ├── delay_trig.v
│   │   │   │   ├── delay.v
│   │   │   │   ├── eab_tdl_hc.v
│   │   │   │   ├── eab_tdl_strat_mram.v
│   │   │   │   ├── eab_tdl_strat.v
│   │   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   │   ├── lc_store_cen.v
│   │   │   │   ├── lc_store.v
│   │   │   │   ├── lc_tdl_strat_cen.v
│   │   │   │   ├── lc_tdl_strat.v
│   │   │   │   ├── maccum_cen.v
│   │   │   │   ├── maccum.v
│   │   │   │   ├── mac_tl.ocp
│   │   │   │   ├── mac_tl.v
│   │   │   │   ├── mcv_ctrl_deci.v
│   │   │   │   ├── mcv_ctrl_nc.v
│   │   │   │   ├── mlu_dly1.v
│   │   │   │   ├── mlu_dly2.v
│   │   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   │   ├── mlu_inf_1reg.v
│   │   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   │   ├── mlu_inf_2reg.v
│   │   │   │   ├── mlu_nd_cen.v
│   │   │   │   ├── mlu_nd_lc.v
│   │   │   │   ├── mlu_nd.v
│   │   │   │   ├── mlu.v
│   │   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   │   ├── mr_accum_wr.v
│   │   │   │   ├── mr_decoder_we_wr.v
│   │   │   │   ├── mr_del_coef_set.v
│   │   │   │   ├── mr_dnc_wr.v
│   │   │   │   ├── mr_lcdelay_wr.v
│   │   │   │   ├── mr_lcstore_wr.v
│   │   │   │   ├── mr_lrdy_wr.v
│   │   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   │   ├── mr_mux_2to1_wr.v
│   │   │   │   ├── mr_ser_shift_wr.v
│   │   │   │   ├── mr_upc_reload_wr.v
│   │   │   │   ├── mr_upc_wr.v
│   │   │   │   ├── msft_data_reseq_mc.v
│   │   │   │   ├── msft_data_reseq.v
│   │   │   │   ├── msft_data.v
│   │   │   │   ├── msft_lt_128.v
│   │   │   │   ├── msft_lt_32.v
│   │   │   │   ├── msft_mcv.v
│   │   │   │   ├── msft_mem_coef.v
│   │   │   │   ├── msft_mem_hc.v
│   │   │   │   ├── msft_mem_mcoef.v
│   │   │   │   ├── msft_mem_reseq_hc.v
│   │   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   │   ├── msft_mem_reseq.v
│   │   │   │   ├── msft_mem.v
│   │   │   │   ├── msft_reseq_mc.v
│   │   │   │   ├── msft_scv.v
│   │   │   │   ├── msft.v
│   │   │   │   ├── mul_add.v
│   │   │   │   ├── mux_16_cen.v
│   │   │   │   ├── mux_16.v
│   │   │   │   ├── mux_2to1_cen.v
│   │   │   │   ├── mux_2to1_comb.v
│   │   │   │   ├── mux_2to1.v
│   │   │   │   ├── mux_nc.v
│   │   │   │   ├── para_tdl.v
│   │   │   │   ├── par_ctrl.v
│   │   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   │   ├── par_ld_ser_tdl_wr.v
│   │   │   │   ├── pll_fir.v
│   │   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   │   ├── poly_mac_ctrl_int.v
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│   │   │   │   ├── ram_2pt_var_cen.v
│   │   │   │   ├── ram_2pt_var.v
│   │   │   │   ├── ram_inf.v
│   │   │   │   ├── ram_lut_cen.v
│   │   │   │   ├── ram_lut.v
│   │   │   │   ├── rnd_dat.v
│   │   │   │   ├── rom_6_lut_r.v
│   │   │   │   ├── rom_6_lut.v
│   │   │   │   ├── rom_lut_cen.v
│   │   │   │   ├── rom_lut_r_cen.v
│   │   │   │   ├── rom_lut_r.v
│   │   │   │   ├── rom_lut.v
│   │   │   │   ├── rom_mset_lut_r_cen.v
│   │   │   │   ├── rom_mset_lut_r_cen_wr.v
│   │   │   │   ├── rom_mset_lut_r.v
│   │   │   │   ├── rom_mset_lut_r_wr.v
│   │   │   │   ├── rom_mset_lut.v
│   │   │   │   ├── sadd_c_cen.v
│   │   │   │   ├── sadd_cen.v
│   │   │   │   ├── sadd_c.v
│   │   │   │   ├── sadd_load.v
│   │   │   │   ├── sadd_lpm_cen.v
│   │   │   │   ├── sadd_lpm_reg_top_cen.v
│   │   │   │   ├── sadd_lpm.v
│   │   │   │   ├── sadd_reg_top_cen.v
│   │   │   │   ├── sadd_reg_top.v
│   │   │   │   ├── sadd_sub.v
│   │   │   │   ├── sadd.v
│   │   │   │   ├── sat_dat.v
│   │   │   │   ├── sc_add.v
│   │   │   │   ├── scale_accum_cen.v
│   │   │   │   ├── scale_accum.v
│   │   │   │   ├── scale_shft_comb_cen.v
│   │   │   │   ├── scale_shft_comb.v
│   │   │   │   ├── scv_ctrl_deci.v
│   │   │   │   ├── scv_ctrl.v
│   │   │   │   ├── ser_ctrl_cen.v
│   │   │   │   ├── ser_shft_cen.v
│   │   │   │   ├── ser_shft.v
│   │   │   │   ├── ser_shift.v
│   │   │   │   ├── sgn_ext.v
│   │   │   │   ├── shift_in.v
│   │   │   │   ├── shift_out.v
│   │   │   │   ├── slave2slave.v
│   │   │   │   ├── ssub_cen.v
│   │   │   │   ├── ssub_c.v
│   │   │   │   ├── ssub_lpm_cen.v
│   │   │   │   ├── ssub_lpm.v
│   │   │   │   ├── ssub.v
│   │   │   │   ├── sym_add_ser_cen.v
│   │   │   │   ├── sym_add_ser.v
│   │   │   │   ├── sym_sub_ser_cen.v
│   │   │   │   ├── tdl_da_lc.v
│   │   │   │   ├── trig_buf_l.v
│   │   │   │   ├── trig_buf_r.v
│   │   │   │   ├── trig_buf.v
│   │   │   │   ├── tsadd_c_cen.v
│   │   │   │   ├── tsadd_cen.v
│   │   │   │   ├── tsadd_c.v
│   │   │   │   ├── tsadd_lpm_cen.v
│   │   │   │   ├── tsadd_lpm_reg_top_cen.v
│   │   │   │   ├── tsadd_lpm.v
│   │   │   │   ├── tsadd_reg_top_cen.v
│   │   │   │   ├── tsadd.v
│   │   │   │   ├── u2ssub_cen.v
│   │   │   │   ├── u2ssub.v
│   │   │   │   ├── uadd_cen.v
│   │   │   │   ├── uadd.v
│   │   │   │   └── wr_en_gen.v
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
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│   │   │   │   │   ├── PllOneOrder.db_info
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│   │   │   │   └── README
│   │   │   ├── nco_bb.v
│   │   │   ├── nco.bsf
│   │   │   ├── nco.html
│   │   │   ├── nco-library
│   │   │   │   ├── asj_altqmcash.ocp
│   │   │   │   ├── asj_altqmcash.v
│   │   │   │   ├── asj_altqmcpipe.ocp
│   │   │   │   ├── asj_altqmcpipe_rst.v
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│   │   │   │   ├── asj_altq.ocp
│   │   │   │   ├── asj_altq.v
│   │   │   │   ├── asj_crd.v
│   │   │   │   ├── asj_crs.v
│   │   │   │   ├── asj_dxx_g.v
│   │   │   │   ├── asj_dxx.v
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│   │   │   │   ├── asj_gam_dp.v
│   │   │   │   ├── asj_gam.v
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│   │   │   │   ├── asj_nco_aprid_dxx.v
│   │   │   │   ├── asj_nco_as_m_cen.v
│   │   │   │   ├── asj_nco_as_m_dp_cen.v
│   │   │   │   ├── asj_nco_as_m_dp.v
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│   │   │   │   ├── asj_nco_fxx.v
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│   │   │   │   ├── asj_nco_isdr_throughput2.v
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│   │   │   │   ├── asj_nco_mady.v
│   │   │   │   ├── asj_nco_mcin.v
│   │   │   │   ├── asj_nco_mciosel.v
│   │   │   │   ├── asj_nco_mcout.v
│   │   │   │   ├── asj_nco_mob_rw.v
│   │   │   │   ├── asj_nco_mob_sw.v
│   │   │   │   ├── asj_nco_mob_w.v
│   │   │   │   ├── asj_nco_m.v
│   │   │   │   ├── asj_nco_pmd2gam.v
│   │   │   │   ├── asj_nco_pmd2.v
│   │   │   │   ├── asj_nco_pxx.v
│   │   │   │   ├── asj_xnqg.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   │   │   ├── auk_dspip_delay.vhd
│   │   │   │   ├── auk_dspip_lib_pkg.vhd
│   │   │   │   ├── auk_dspip_math_pkg.vhd
│   │   │   │   ├── auk_dspip_text_pkg.vhd
│   │   │   │   ├── cord_2c.v
│   │   │   │   ├── cord_acc_ena.v
│   │   │   │   ├── cord_en.v
│   │   │   │   ├── cord_fs.v
│   │   │   │   ├── cordic_10_m.v
│   │   │   │   ├── cordic_11_m.v
│   │   │   │   ├── cordic_12_m.v
│   │   │   │   ├── cordic_13_m.v
│   │   │   │   ├── cordic_14_m.v
│   │   │   │   ├── cordic_15_m.v
│   │   │   │   ├── cordic_16_m.v
│   │   │   │   ├── cordic_17_m.v
│   │   │   │   ├── cordic_18_m.v
│   │   │   │   ├── cordic_19_m.v
│   │   │   │   ├── cordic_20_m.v
│   │   │   │   ├── cordic_21_m.v
│   │   │   │   ├── cordic_22_m.v
│   │   │   │   ├── cordic_23_m.v
│   │   │   │   ├── cordic_24_m.v
│   │   │   │   ├── cordic_25_m.v
│   │   │   │   ├── cordic_26_m.v
│   │   │   │   ├── cordic_27_m.v
│   │   │   │   ├── cordic_28_m.v
│   │   │   │   ├── cordic_29_m.v
│   │   │   │   ├── cordic_30_m.v
│   │   │   │   ├── cordic_31_m.v
│   │   │   │   ├── cordic_32_m.v
│   │   │   │   ├── cordic_3_m.v
│   │   │   │   ├── cordic_4_m.v
│   │   │   │   ├── cordic_5_m.v
│   │   │   │   ├── cordic_6_m.v
│   │   │   │   ├── cordic_7_m.v
│   │   │   │   ├── cordic_8_m.v
│   │   │   │   ├── cordic_9_m.v
│   │   │   │   ├── cordic_axor_0p_lpm.v
│   │   │   │   ├── cordic_axor_1p_lpm.v
│   │   │   │   ├── cordic_axor_2p_lpm.v
│   │   │   │   ├── cordic_axor_ser.v
│   │   │   │   ├── cordic_cnt_sig.v
│   │   │   │   ├── cordic_cnt.v
│   │   │   │   ├── cordic_reg_ser.v
│   │   │   │   ├── cordic_sxor_0p_lpm.v
│   │   │   │   ├── cordic_sxor_1p_lpm.v
│   │   │   │   ├── cordic_sxor_2p_lpm.v
│   │   │   │   ├── cordic_sxor_ser.v
│   │   │   │   ├── cordic_zxor_0p_lpm.v
│   │   │   │   ├── cordic_zxor_1p_lpm.v
│   │   │   │   ├── cordic_zxor_2p_lpm.v
│   │   │   │   ├── cordic_zxor_ser.v
│   │   │   │   ├── cord_init_pm.v
│   │   │   │   ├── cord_init_ser_pm.v
│   │   │   │   ├── cord_init_ser.v
│   │   │   │   ├── cord_init.v
│   │   │   │   ├── cord_lut_1p.v
│   │   │   │   ├── cord_lut.v
│   │   │   │   ├── cord_rot_dual.v
│   │   │   │   ├── cord_rot_sgl.v
│   │   │   │   ├── cord_seg_sel.v
│   │   │   │   ├── dop_reg.v
│   │   │   │   ├── freq_sel_st.v
│   │   │   │   ├── las.v
│   │   │   │   ├── lmsd.v
│   │   │   │   ├── lms.v
│   │   │   │   ├── mac_i_lpmd.v
│   │   │   │   ├── mac_i_lpm.v
│   │   │   │   ├── m_output_blk_reg.v
│   │   │   │   ├── m_output_blk_rw.v
│   │   │   │   ├── m_output_blk_w.v
│   │   │   │   ├── segment_arr_tdl.v
│   │   │   │   ├── segment_sel_sgl.v
│   │   │   │   ├── segment_sel.v
│   │   │   │   ├── sid_2c_1p.v
│   │   │   │   └── sop_reg.v
│   │   │   ├── nco_model.m
│   │   │   ├── nco_nativelink.tcl
│   │   │   ├── nco.qip
│   │   │   ├── nco_st.inc
│   │   │   ├── nco_st.v
│   │   │   ├── nco_syn.v
│   │   │   ├── nco_tb.m
│   │   │   ├── nco_tb.v
│   │   │   ├── nco_tb.vhd
│   │   │   ├── nco.v
│   │   │   ├── nco.vec
│   │   │   ├── nco_vho_msim.tcl
│   │   │   ├── nco.vo
│   │   │   ├── nco_vo_msim.tcl
│   │   │   ├── nco_wave.do
│   │   │   ├── pd_filter_ast.vhd
│   │   │   ├── pd_filter_bb.v
│   │   │   ├── pd_filter.bsf
│   │   │   ├── pd_filter_coef_int.txt
│   │   │   ├── pd_filter_constraints.tcl
│   │   │   ├── pd_filter.html
│   │   │   ├── pd_filter_input.txt
│   │   │   ├── pd_filter_mlab.m
│   │   │   ├── pd_filter_model.m
│   │   │   ├── pd_filter_msim.tcl
│   │   │   ├── pd_filter_nativelink.tcl
│   │   │   ├── pd_filter_param.txt
│   │   │   ├── pd_filter.qip
│   │   │   ├── pd_filter_silent_param.txt
│   │   │   ├── pd_filter_st.v
│   │   │   ├── pd_filter.v
│   │   │   ├── pd_filter.vec
│   │   │   ├── pd_filter.vo
│   │   │   ├── pd_mult_bb.v
│   │   │   ├── pd_mult.qip
│   │   │   ├── pd_mult_syn.v
│   │   │   ├── pd_mult.v
│   │   │   ├── PllOneOrder.jdi
│   │   │   ├── PllOneOrder_nativelink_simulation.rpt
│   │   │   ├── PllOneOrder.qpf
│   │   │   ├── PllOneOrder.qsf
│   │   │   ├── PllOneOrder.qws
│   │   │   ├── PllOneOrder.sdc
│   │   │   ├── PllOneOrder.sdc.bak
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── din.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── PllOneOrder.vt
│   │   │   │   ├── PllOneOrder.vt.bak
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── nco
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_filter
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_mult
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@one@order
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@one@order_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── vsim.wlf
│   │   │   │   ├── wlft12x9bw
│   │   │   │   ├── wlft4esmr0
│   │   │   │   ├── wlftcde8s1
│   │   │   │   ├── wlftiqay2j
│   │   │   │   ├── wlftj77cdd
│   │   │   │   ├── wlftww4x96
│   │   │   │   └── wlftye05xg
│   │   │   ├── source
│   │   │   │   ├── greybox_tmp
│   │   │   │   │   └── cbx_args.txt
│   │   │   │   ├── pd_mult.qip
│   │   │   │   ├── PllOneOrder.v
│   │   │   │   ├── PllOneOrder.v.bak
│   │   │   │   └── velocity.log
│   │   │   ├── tb_pd_filter.vhd
│   │   │   ├── tcl
│   │   │   │   ├── PllOneOrder.tcl
│   │   │   │   └── PllOneOrder.tcl.bak
│   │   │   └── velocity.log
│   │   └── Sin400hz.m
│   ├── Chapter_5
│   │   ├── E5_1
│   │   │   └── RectangleDecompose.m
│   │   └── E5_2
│   │   └── OnePolePllOut.m
│   ├── Chapter_6
│   │   ├── ARC_Bode.m
│   │   ├── E6_1
│   │   │   ├── esut.m
│   │   │   └── rlc.svu
│   │   ├── E6_2
│   │   │   └── PLL_RC.svu
│   │   ├── E6_3
│   │   │   └── PLL_RRC_Bode.m
│   │   ├── E6_4
│   │   │   └── PLL_RRC.svu
│   │   ├── E6_5
│   │   │   └── PLL_ARC_Bode.m
│   │   ├── E6_6
│   │   │   └── PLL_ARC.svu
│   │   ├── Ingegrator.m
│   │   ├── PLL_RC_Bode.m
│   │   ├── PLL_RC.m
│   │   ├── RC.m
│   │   └── RRC.m
│   ├── Chapter_7
│   │   └── E7_1
│   │   ├── lpf.txt
│   │   ├── PllTwoOrder
│   │   │   ├── fir_compiler-library
│   │   │   │   ├── accum.v
│   │   │   │   ├── addr_cnt_dn_poly.v
│   │   │   │   ├── addr_cnt_dn.v
│   │   │   │   ├── addr_cnt_up.v
│   │   │   │   ├── at_sink_mod_bin.v
│   │   │   │   ├── at_sink_mod_par.v
│   │   │   │   ├── at_sink_mod.v
│   │   │   │   ├── at_src_mod_par.v
│   │   │   │   ├── at_src_mod.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   │   │   ├── auk_dspip_delay_fir_121.vhd
│   │   │   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   │   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   │   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   │   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   │   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   │   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   │   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   │   │   ├── coef_in_conv.v
│   │   │   │   ├── data_cnt_dn_stat.v
│   │   │   │   ├── data_cnt_up.v
│   │   │   │   ├── data_sel_dec.v
│   │   │   │   ├── dat_mm_brg.v
│   │   │   │   ├── dat_store_c.v
│   │   │   │   ├── dat_store.v
│   │   │   │   ├── decoder_we_cen.v
│   │   │   │   ├── decoder_we.v
│   │   │   │   ├── delay_cen.v
│   │   │   │   ├── delay_mul_cen.v
│   │   │   │   ├── delay_mul.v
│   │   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   │   ├── delay_mux_mch_odd.v
│   │   │   │   ├── delay_mux.v
│   │   │   │   ├── delay_trig_cen.v
│   │   │   │   ├── delay_trig.v
│   │   │   │   ├── delay.v
│   │   │   │   ├── eab_tdl_hc.v
│   │   │   │   ├── eab_tdl_strat_mram.v
│   │   │   │   ├── eab_tdl_strat.v
│   │   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   │   ├── lc_store_cen.v
│   │   │   │   ├── lc_store.v
│   │   │   │   ├── lc_tdl_strat_cen.v
│   │   │   │   ├── lc_tdl_strat.v
│   │   │   │   ├── maccum_cen.v
│   │   │   │   ├── maccum.v
│   │   │   │   ├── mac_tl.ocp
│   │   │   │   ├── mac_tl.v
│   │   │   │   ├── mcv_ctrl_deci.v
│   │   │   │   ├── mcv_ctrl_nc.v
│   │   │   │   ├── mlu_dly1.v
│   │   │   │   ├── mlu_dly2.v
│   │   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   │   ├── mlu_inf_1reg.v
│   │   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   │   ├── mlu_inf_2reg.v
│   │   │   │   ├── mlu_nd_cen.v
│   │   │   │   ├── mlu_nd_lc.v
│   │   │   │   ├── mlu_nd.v
│   │   │   │   ├── mlu.v
│   │   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   │   ├── mr_accum_wr.v
│   │   │   │   ├── mr_decoder_we_wr.v
│   │   │   │   ├── mr_del_coef_set.v
│   │   │   │   ├── mr_dnc_wr.v
│   │   │   │   ├── mr_lcdelay_wr.v
│   │   │   │   ├── mr_lcstore_wr.v
│   │   │   │   ├── mr_lrdy_wr.v
│   │   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   │   ├── mr_mux_2to1_wr.v
│   │   │   │   ├── mr_ser_shift_wr.v
│   │   │   │   ├── mr_upc_reload_wr.v
│   │   │   │   ├── mr_upc_wr.v
│   │   │   │   ├── msft_data_reseq_mc.v
│   │   │   │   ├── msft_data_reseq.v
│   │   │   │   ├── msft_data.v
│   │   │   │   ├── msft_lt_128.v
│   │   │   │   ├── msft_lt_32.v
│   │   │   │   ├── msft_mcv.v
│   │   │   │   ├── msft_mem_coef.v
│   │   │   │   ├── msft_mem_hc.v
│   │   │   │   ├── msft_mem_mcoef.v
│   │   │   │   ├── msft_mem_reseq_hc.v
│   │   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   │   ├── msft_mem_reseq.v
│   │   │   │   ├── msft_mem.v
│   │   │   │   ├── msft_reseq_mc.v
│   │   │   │   ├── msft_scv.v
│   │   │   │   ├── msft.v
│   │   │   │   ├── mul_add.v
│   │   │   │   ├── mux_16_cen.v
│   │   │   │   ├── mux_16.v
│   │   │   │   ├── mux_2to1_cen.v
│   │   │   │   ├── mux_2to1_comb.v
│   │   │   │   ├── mux_2to1.v
│   │   │   │   ├── mux_nc.v
│   │   │   │   ├── para_tdl.v
│   │   │   │   ├── par_ctrl.v
│   │   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   │   ├── par_ld_ser_tdl_wr.v
│   │   │   │   ├── pll_fir.v
│   │   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   │   ├── poly_mac_ctrl_int.v
│   │   │   │   ├── ram_2pt_mram_cen.v
│   │   │   │   ├── ram_2pt_var_cen_hc.v
│   │   │   │   ├── ram_2pt_var_cen.v
│   │   │   │   ├── ram_2pt_var.v
│   │   │   │   ├── ram_inf.v
│   │   │   │   ├── ram_lut_cen.v
│   │   │   │   ├── ram_lut.v
│   │   │   │   ├── rnd_dat.v
│   │   │   │   ├── rom_6_lut_r.v
│   │   │   │   ├── rom_6_lut.v
│   │   │   │   ├── rom_lut_cen.v
│   │   │   │   ├── rom_lut_r_cen.v
│   │   │   │   ├── rom_lut_r.v
│   │   │   │   ├── rom_lut.v
│   │   │   │   ├── rom_mset_lut_r_cen.v
│   │   │   │   ├── rom_mset_lut_r_cen_wr.v
│   │   │   │   ├── rom_mset_lut_r.v
│   │   │   │   ├── rom_mset_lut_r_wr.v
│   │   │   │   ├── rom_mset_lut.v
│   │   │   │   ├── sadd_c_cen.v
│   │   │   │   ├── sadd_cen.v
│   │   │   │   ├── sadd_c.v
│   │   │   │   ├── sadd_load.v
│   │   │   │   ├── sadd_lpm_cen.v
│   │   │   │   ├── sadd_lpm_reg_top_cen.v
│   │   │   │   ├── sadd_lpm.v
│   │   │   │   ├── sadd_reg_top_cen.v
│   │   │   │   ├── sadd_reg_top.v
│   │   │   │   ├── sadd_sub.v
│   │   │   │   ├── sadd.v
│   │   │   │   ├── sat_dat.v
│   │   │   │   ├── sc_add.v
│   │   │   │   ├── scale_accum_cen.v
│   │   │   │   ├── scale_accum.v
│   │   │   │   ├── scale_shft_comb_cen.v
│   │   │   │   ├── scale_shft_comb.v
│   │   │   │   ├── scv_ctrl_deci.v
│   │   │   │   ├── scv_ctrl.v
│   │   │   │   ├── ser_ctrl_cen.v
│   │   │   │   ├── ser_shft_cen.v
│   │   │   │   ├── ser_shft.v
│   │   │   │   ├── ser_shift.v
│   │   │   │   ├── sgn_ext.v
│   │   │   │   ├── shift_in.v
│   │   │   │   ├── shift_out.v
│   │   │   │   ├── slave2slave.v
│   │   │   │   ├── ssub_cen.v
│   │   │   │   ├── ssub_c.v
│   │   │   │   ├── ssub_lpm_cen.v
│   │   │   │   ├── ssub_lpm.v
│   │   │   │   ├── ssub.v
│   │   │   │   ├── sym_add_ser_cen.v
│   │   │   │   ├── sym_add_ser.v
│   │   │   │   ├── sym_sub_ser_cen.v
│   │   │   │   ├── tdl_da_lc.v
│   │   │   │   ├── trig_buf_l.v
│   │   │   │   ├── trig_buf_r.v
│   │   │   │   ├── trig_buf.v
│   │   │   │   ├── tsadd_c_cen.v
│   │   │   │   ├── tsadd_cen.v
│   │   │   │   ├── tsadd_c.v
│   │   │   │   ├── tsadd_lpm_cen.v
│   │   │   │   ├── tsadd_lpm_reg_top_cen.v
│   │   │   │   ├── tsadd_lpm.v
│   │   │   │   ├── tsadd_reg_top_cen.v
│   │   │   │   ├── tsadd.v
│   │   │   │   ├── u2ssub_cen.v
│   │   │   │   ├── u2ssub.v
│   │   │   │   ├── uadd_cen.v
│   │   │   │   ├── uadd.v
│   │   │   │   └── wr_en_gen.v
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.cdb
│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.dpi
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│   │   │   │   │   ├── PllOneOrder.autoh_e40e1.map.logdb
│   │   │   │   │   ├── PllOneOrder.db_info
│   │   │   │   │   ├── PllOneOrder.nabbo_fd801.map.cdb
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│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.ammdb
│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.cdb
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│   │   │   │   │   ├── PllOneOrder.root_partition.cmp.hdb
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│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hbdb.sig
│   │   │   │   │   ├── PllOneOrder.root_partition.map.hdb
│   │   │   │   │   └── PllOneOrder.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── nco_bb.v
│   │   │   ├── nco.bsf
│   │   │   ├── nco.html
│   │   │   ├── nco-library
│   │   │   │   ├── asj_altqmcash.ocp
│   │   │   │   ├── asj_altqmcash.v
│   │   │   │   ├── asj_altqmcpipe.ocp
│   │   │   │   ├── asj_altqmcpipe_rst.v
│   │   │   │   ├── asj_altqmcpipe.v
│   │   │   │   ├── asj_altq.ocp
│   │   │   │   ├── asj_altq.v
│   │   │   │   ├── asj_crd.v
│   │   │   │   ├── asj_crs.v
│   │   │   │   ├── asj_dxx_g.v
│   │   │   │   ├── asj_dxx.v
│   │   │   │   ├── asj_gal.v
│   │   │   │   ├── asj_gam_dp.v
│   │   │   │   ├── asj_gam.v
│   │   │   │   ├── asj_gar.v
│   │   │   │   ├── asj_nco_apr_dxx.v
│   │   │   │   ├── asj_nco_aprid_dxx.v
│   │   │   │   ├── asj_nco_as_m_cen.v
│   │   │   │   ├── asj_nco_as_m_dp_cen.v
│   │   │   │   ├── asj_nco_as_m_dp.v
│   │   │   │   ├── asj_nco_as_m.v
│   │   │   │   ├── asj_nco_d1gam.v
│   │   │   │   ├── asj_nco_derot.v
│   │   │   │   ├── asj_nco_fxx.v
│   │   │   │   ├── asj_nco_isdr_mc.v
│   │   │   │   ├── asj_nco_isdr_throughput2.v
│   │   │   │   ├── asj_nco_isdr.v
│   │   │   │   ├── asj_nco_lp_m.v
│   │   │   │   ├── asj_nco_madx_cen.v
│   │   │   │   ├── asj_nco_madx.v
│   │   │   │   ├── asj_nco_mady_cen.v
│   │   │   │   ├── asj_nco_mady.v
│   │   │   │   ├── asj_nco_mcin.v
│   │   │   │   ├── asj_nco_mciosel.v
│   │   │   │   ├── asj_nco_mcout.v
│   │   │   │   ├── asj_nco_mob_rw.v
│   │   │   │   ├── asj_nco_mob_sw.v
│   │   │   │   ├── asj_nco_mob_w.v
│   │   │   │   ├── asj_nco_m.v
│   │   │   │   ├── asj_nco_pmd2gam.v
│   │   │   │   ├── asj_nco_pmd2.v
│   │   │   │   ├── asj_nco_pxx.v
│   │   │   │   ├── asj_xnqg.v
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   │   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   │   │   ├── auk_dspip_delay.vhd
│   │   │   │   ├── auk_dspip_lib_pkg.vhd
│   │   │   │   ├── auk_dspip_math_pkg.vhd
│   │   │   │   ├── auk_dspip_text_pkg.vhd
│   │   │   │   ├── cord_2c.v
│   │   │   │   ├── cord_acc_ena.v
│   │   │   │   ├── cord_en.v
│   │   │   │   ├── cord_fs.v
│   │   │   │   ├── cordic_10_m.v
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│   │   │   │   ├── cordic_26_m.v
│   │   │   │   ├── cordic_27_m.v
│   │   │   │   ├── cordic_28_m.v
│   │   │   │   ├── cordic_29_m.v
│   │   │   │   ├── cordic_30_m.v
│   │   │   │   ├── cordic_31_m.v
│   │   │   │   ├── cordic_32_m.v
│   │   │   │   ├── cordic_3_m.v
│   │   │   │   ├── cordic_4_m.v
│   │   │   │   ├── cordic_5_m.v
│   │   │   │   ├── cordic_6_m.v
│   │   │   │   ├── cordic_7_m.v
│   │   │   │   ├── cordic_8_m.v
│   │   │   │   ├── cordic_9_m.v
│   │   │   │   ├── cordic_axor_0p_lpm.v
│   │   │   │   ├── cordic_axor_1p_lpm.v
│   │   │   │   ├── cordic_axor_2p_lpm.v
│   │   │   │   ├── cordic_axor_ser.v
│   │   │   │   ├── cordic_cnt_sig.v
│   │   │   │   ├── cordic_cnt.v
│   │   │   │   ├── cordic_reg_ser.v
│   │   │   │   ├── cordic_sxor_0p_lpm.v
│   │   │   │   ├── cordic_sxor_1p_lpm.v
│   │   │   │   ├── cordic_sxor_2p_lpm.v
│   │   │   │   ├── cordic_sxor_ser.v
│   │   │   │   ├── cordic_zxor_0p_lpm.v
│   │   │   │   ├── cordic_zxor_1p_lpm.v
│   │   │   │   ├── cordic_zxor_2p_lpm.v
│   │   │   │   ├── cordic_zxor_ser.v
│   │   │   │   ├── cord_init_pm.v
│   │   │   │   ├── cord_init_ser_pm.v
│   │   │   │   ├── cord_init_ser.v
│   │   │   │   ├── cord_init.v
│   │   │   │   ├── cord_lut_1p.v
│   │   │   │   ├── cord_lut.v
│   │   │   │   ├── cord_rot_dual.v
│   │   │   │   ├── cord_rot_sgl.v
│   │   │   │   ├── cord_seg_sel.v
│   │   │   │   ├── dop_reg.v
│   │   │   │   ├── freq_sel_st.v
│   │   │   │   ├── las.v
│   │   │   │   ├── lmsd.v
│   │   │   │   ├── lms.v
│   │   │   │   ├── mac_i_lpmd.v
│   │   │   │   ├── mac_i_lpm.v
│   │   │   │   ├── m_output_blk_reg.v
│   │   │   │   ├── m_output_blk_rw.v
│   │   │   │   ├── m_output_blk_w.v
│   │   │   │   ├── segment_arr_tdl.v
│   │   │   │   ├── segment_sel_sgl.v
│   │   │   │   ├── segment_sel.v
│   │   │   │   ├── sid_2c_1p.v
│   │   │   │   └── sop_reg.v
│   │   │   ├── nco_model.m
│   │   │   ├── nco_nativelink.tcl
│   │   │   ├── nco.qip
│   │   │   ├── nco_st.inc
│   │   │   ├── nco_st.v
│   │   │   ├── nco_syn.v
│   │   │   ├── nco_tb.m
│   │   │   ├── nco_tb.v
│   │   │   ├── nco_tb.vhd
│   │   │   ├── nco.v
│   │   │   ├── nco.vec
│   │   │   ├── nco_vho_msim.tcl
│   │   │   ├── nco.vo
│   │   │   ├── nco_vo_msim.tcl
│   │   │   ├── nco_wave.do
│   │   │   ├── pd_filter_ast.vhd
│   │   │   ├── pd_filter_bb.v
│   │   │   ├── pd_filter.bsf
│   │   │   ├── pd_filter_coef_int.txt
│   │   │   ├── pd_filter_constraints.tcl
│   │   │   ├── pd_filter.html
│   │   │   ├── pd_filter_input.txt
│   │   │   ├── pd_filter_mlab.m
│   │   │   ├── pd_filter_model.m
│   │   │   ├── pd_filter_msim.tcl
│   │   │   ├── pd_filter_nativelink.tcl
│   │   │   ├── pd_filter_param.txt
│   │   │   ├── pd_filter.qip
│   │   │   ├── pd_filter_silent_param.txt
│   │   │   ├── pd_filter_st.v
│   │   │   ├── pd_filter.v
│   │   │   ├── pd_filter.vec
│   │   │   ├── pd_filter.vo
│   │   │   ├── pd_mult_bb.v
│   │   │   ├── pd_mult.qip
│   │   │   ├── pd_mult_syn.v
│   │   │   ├── pd_mult.v
│   │   │   ├── PllOneOrder.jdi
│   │   │   ├── PllOneOrder_nativelink_simulation.rpt
│   │   │   ├── PllOneOrder.qsf
│   │   │   ├── PllOneOrder.qws
│   │   │   ├── PllOneOrder.sdc
│   │   │   ├── PllOneOrder.sdc.bak
│   │   │   ├── PllTwoOrder.qpf
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── din.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak10
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak11
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── PllOneOrder_run_msim_rtl_verilog.do.bak9
│   │   │   │   ├── PllOneOrder.vt.bak
│   │   │   │   ├── PllTwoOrder.vt
│   │   │   │   ├── PllTwoOrder.vt.bak
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── @loop@filter
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── nco
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_filter
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── pd_mult
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@two@order
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @pll@two@order_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── vsim.wlf
│   │   │   │   ├── wlft13a8m7
│   │   │   │   ├── wlft5qkit2
│   │   │   │   ├── wlft7i0kw2
│   │   │   │   ├── wlft9kstdh
│   │   │   │   ├── wlftenyrx3
│   │   │   │   ├── wlfth2qmiv
│   │   │   │   ├── wlfti5jq7z
│   │   │   │   └── wlfttg4f6q
│   │   │   ├── source
│   │   │   │   ├── greybox_tmp
│   │   │   │   │   └── cbx_args.txt
│   │   │   │   ├── LoopFilter.v
│   │   │   │   ├── LoopFilter.v.bak
│   │   │   │   ├── pd_mult.qip
│   │   │   │   ├── PllTwoOrder.v
│   │   │   │   ├── PllTwoOrder.v.bak
│   │   │   │   └── velocity.log
│   │   │   ├── tb_pd_filter.vhd
│   │   │   ├── tcl
│   │   │   │   └── PllTwoOrder.tcl
│   │   │   └── velocity.log
│   │   └── Sin400hz.m
│   ├── Chapter_8
│   │   ├── E8_2
│   │   │   ├── Fm_Pll _Gain.svu
│   │   │   └── Fm_Pll.svu
│   │   ├── Es_Fc.m
│   │   ├── Phase_Error_Bode.m
│   │   └── Pll_Two_Order_Bode.m
│   └── Chapter_9
│   ├── E9_1
│   │   └── DPSKSignalProduce.m
│   ├── E9_2
│   │   └── psk_parameters.m
│   ├── E9_3
│   │   ├── filter_ddc.m
│   │   ├── filter_ddc.txt
│   │   └── gain_kz.m
│   └── E9_4
│   ├── dds_bb.v
│   ├── dds.bsf
│   ├── dds_cos.hex
│   ├── dds.html
│   ├── dds_model.m
│   ├── dds_nativelink.tcl
│   ├── dds.qip
│   ├── dds_sin.hex
│   ├── dds_st.inc
│   ├── dds_st.v
│   ├── dds_tb.m
│   ├── dds_tb.v
│   ├── dds_tb.vhd
│   ├── dds.v
│   ├── dds.vec
│   ├── dds_vho_msim.tcl
│   ├── dds.vo
│   ├── dds_vo_msim.tcl
│   ├── dds_wave.do
│   ├── fir_compiler-library
│   │   ├── accum.v
│   │   ├── addr_cnt_dn_poly.v
│   │   ├── addr_cnt_dn.v
│   │   ├── addr_cnt_up.v
│   │   ├── at_sink_mod_bin.v
│   │   ├── at_sink_mod_par.v
│   │   ├── at_sink_mod.v
│   │   ├── at_src_mod_par.v
│   │   ├── at_src_mod.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   ├── auk_dspip_delay_fir_121.vhd
│   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   ├── coef_in_conv.v
│   │   ├── data_cnt_dn_stat.v
│   │   ├── data_cnt_up.v
│   │   ├── data_sel_dec.v
│   │   ├── dat_mm_brg.v
│   │   ├── dat_store_c.v
│   │   ├── dat_store.v
│   │   ├── decoder_we_cen.v
│   │   ├── decoder_we.v
│   │   ├── delay_cen.v
│   │   ├── delay_mul_cen.v
│   │   ├── delay_mul.v
│   │   ├── delay_mux_mch_odd_mcv.v
│   │   ├── delay_mux_mch_odd.v
│   │   ├── delay_mux.v
│   │   ├── delay_trig_cen.v
│   │   ├── delay_trig.v
│   │   ├── delay.v
│   │   ├── eab_tdl_hc.v
│   │   ├── eab_tdl_strat_mram.v
│   │   ├── eab_tdl_strat.v
│   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   ├── lc_store_cen.v
│   │   ├── lc_store.v
│   │   ├── lc_tdl_strat_cen.v
│   │   ├── lc_tdl_strat.v
│   │   ├── maccum_cen.v
│   │   ├── maccum.v
│   │   ├── mac_tl.ocp
│   │   ├── mac_tl.v
│   │   ├── mcv_ctrl_deci.v
│   │   ├── mcv_ctrl_nc.v
│   │   ├── mlu_dly1.v
│   │   ├── mlu_dly2.v
│   │   ├── mlu_inf_1reg_cen.v
│   │   ├── mlu_inf_1reg.v
│   │   ├── mlu_inf_2reg_cen.v
│   │   ├── mlu_inf_2reg.v
│   │   ├── mlu_nd_cen.v
│   │   ├── mlu_nd_lc.v
│   │   ├── mlu_nd.v
│   │   ├── mlu.v
│   │   ├── mr_acc_ctrl_cen_wr.v
│   │   ├── mr_acc_ctrl_wr.v
│   │   ├── mr_accum_wr.v
│   │   ├── mr_decoder_we_wr.v
│   │   ├── mr_del_coef_set.v
│   │   ├── mr_dnc_wr.v
│   │   ├── mr_lcdelay_wr.v
│   │   ├── mr_lcstore_wr.v
│   │   ├── mr_lrdy_wr.v
│   │   ├── mr_mux_2to1_cen_wr.v
│   │   ├── mr_mux_2to1_wr.v
│   │   ├── mr_ser_shift_wr.v
│   │   ├── mr_upc_reload_wr.v
│   │   ├── mr_upc_wr.v
│   │   ├── msft_data_reseq_mc.v
│   │   ├── msft_data_reseq.v
│   │   ├── msft_data.v
│   │   ├── msft_lt_128.v
│   │   ├── msft_lt_32.v
│   │   ├── msft_mcv.v
│   │   ├── msft_mem_coef.v
│   │   ├── msft_mem_hc.v
│   │   ├── msft_mem_mcoef.v
│   │   ├── msft_mem_reseq_hc.v
│   │   ├── msft_mem_reseq_mcycle.v
│   │   ├── msft_mem_reseq.v
│   │   ├── msft_mem.v
│   │   ├── msft_reseq_mc.v
│   │   ├── msft_scv.v
│   │   ├── msft.v
│   │   ├── mul_add.v
│   │   ├── mux_16_cen.v
│   │   ├── mux_16.v
│   │   ├── mux_2to1_cen.v
│   │   ├── mux_2to1_comb.v
│   │   ├── mux_2to1.v
│   │   ├── mux_nc.v
│   │   ├── para_tdl.v
│   │   ├── par_ctrl.v
│   │   ├── par_ld_ser_tdl_nc.v
│   │   ├── par_ld_ser_tdl_wr.v
│   │   ├── pll_fir.v
│   │   ├── poly_mac_ctrl_dec.v
│   │   ├── poly_mac_ctrl_int.v
│   │   ├── ram_2pt_mram_cen.v
│   │   ├── ram_2pt_var_cen_hc.v
│   │   ├── ram_2pt_var_cen.v
│   │   ├── ram_2pt_var.v
│   │   ├── ram_inf.v
│   │   ├── ram_lut_cen.v
│   │   ├── ram_lut.v
│   │   ├── rnd_dat.v
│   │   ├── rom_6_lut_r.v
│   │   ├── rom_6_lut.v
│   │   ├── rom_lut_cen.v
│   │   ├── rom_lut_r_cen.v
│   │   ├── rom_lut_r.v
│   │   ├── rom_lut.v
│   │   ├── rom_mset_lut_r_cen.v
│   │   ├── rom_mset_lut_r_cen_wr.v
│   │   ├── rom_mset_lut_r.v
│   │   ├── rom_mset_lut_r_wr.v
│   │   ├── rom_mset_lut.v
│   │   ├── sadd_c_cen.v
│   │   ├── sadd_cen.v
│   │   ├── sadd_c.v
│   │   ├── sadd_load.v
│   │   ├── sadd_lpm_cen.v
│   │   ├── sadd_lpm_reg_top_cen.v
│   │   ├── sadd_lpm.v
│   │   ├── sadd_reg_top_cen.v
│   │   ├── sadd_reg_top.v
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│   │   ├── sadd.v
│   │   ├── sat_dat.v
│   │   ├── sc_add.v
│   │   ├── scale_accum_cen.v
│   │   ├── scale_accum.v
│   │   ├── scale_shft_comb_cen.v
│   │   ├── scale_shft_comb.v
│   │   ├── scv_ctrl_deci.v
│   │   ├── scv_ctrl.v
│   │   ├── ser_ctrl_cen.v
│   │   ├── ser_shft_cen.v
│   │   ├── ser_shft.v
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│   │   ├── sgn_ext.v
│   │   ├── shift_in.v
│   │   ├── shift_out.v
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│   │   ├── ssub_c.v
│   │   ├── ssub_lpm_cen.v
│   │   ├── ssub_lpm.v
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│   │   ├── sym_add_ser_cen.v
│   │   ├── sym_add_ser.v
│   │   ├── sym_sub_ser_cen.v
│   │   ├── tdl_da_lc.v
│   │   ├── trig_buf_l.v
│   │   ├── trig_buf_r.v
│   │   ├── trig_buf.v
│   │   ├── tsadd_c_cen.v
│   │   ├── tsadd_cen.v
│   │   ├── tsadd_c.v
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│   │   ├── tsadd_lpm_reg_top_cen.v
│   │   ├── tsadd_lpm.v
│   │   ├── tsadd_reg_top_cen.v
│   │   ├── tsadd.v
│   │   ├── u2ssub_cen.v
│   │   ├── u2ssub.v
│   │   ├── uadd_cen.v
│   │   ├── uadd.v
│   │   └── wr_en_gen.v
│   ├── greybox_tmp
│   │   └── cbx_args.txt
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── PskDemod.autoh_e40e1.map.cdb
│   │   │   ├── PskDemod.autoh_e40e1.map.dpi
│   │   │   ├── PskDemod.autoh_e40e1.map.hdb
│   │   │   ├── PskDemod.autoh_e40e1.map.kpt
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│   │   │   ├── PskDemod.db_info
│   │   │   ├── PskDemod.nabbo_fd801.map.cdb
│   │   │   ├── PskDemod.nabbo_fd801.map.dpi
│   │   │   ├── PskDemod.nabbo_fd801.map.hdb
│   │   │   ├── PskDemod.nabbo_fd801.map.kpt
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│   │   │   ├── PskDemod.root_partition.cmp.ammdb
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│   │   │   ├── PskDemod.root_partition.map.hbdb.hdb
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│   │   │   ├── PskDemod.root_partition.map.hdb
│   │   │   └── PskDemod.root_partition.map.kpt
│   │   └── README
│   ├── lpf_ast.vhd
│   ├── lpf_bb.v
│   ├── lpf.bsf
│   ├── lpf_coef_int.txt
│   ├── lpf_constraints.tcl
│   ├── lpf.html
│   ├── lpf_input.txt
│   ├── lpf_mlab.m
│   ├── lpf_model.m
│   ├── lpf_msim.tcl
│   ├── lpf_nativelink.tcl
│   ├── lpf_param.txt
│   ├── lpf.qip
│   ├── lpf_silent_param.txt
│   ├── lpf_st.v
│   ├── lpf.v
│   ├── lpf.vec
│   ├── lpf.vo
│   ├── mult_ddc_bb.v
│   ├── mult_ddc.qip
│   ├── mult_ddc_syn.v
│   ├── mult_ddc.v
│   ├── mult_pd_bb.v
│   ├── mult_pd.qip
│   ├── mult_pd_syn.v
│   ├── mult_pd.v
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
│   │   ├── asj_altqmcpipe_rst.v
│   │   ├── asj_altqmcpipe.v
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│   │   ├── asj_altq.v
│   │   ├── asj_crd.v
│   │   ├── asj_crs.v
│   │   ├── asj_dxx_g.v
│   │   ├── asj_dxx.v
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│   │   ├── asj_gam_dp.v
│   │   ├── asj_gam.v
│   │   ├── asj_gar.v
│   │   ├── asj_nco_apr_dxx.v
│   │   ├── asj_nco_aprid_dxx.v
│   │   ├── asj_nco_as_m_cen.v
│   │   ├── asj_nco_as_m_dp_cen.v
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│   │   ├── asj_nco_as_m.v
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│   │   ├── asj_nco_fxx.v
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│   │   ├── asj_nco_madx.v
│   │   ├── asj_nco_mady_cen.v
│   │   ├── asj_nco_mady.v
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│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
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│   │   ├── cord_2c.v
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│   │   ├── cordic_cnt_sig.v
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│   ├── PskDemod.jdi
│   ├── PskDemod_nativelink_simulation.rpt
│   ├── PskDemod.qpf
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│   ├── simulation
│   │   └── modelsim
│   │   ├── dds_cos.hex
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│   │   ├── dds_sin.hex
│   │   ├── dds_sin.ver
│   │   ├── dpsk_data.txt
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── PskDemod_run_msim_rtl_verilog.do
│   │   ├── PskDemod_run_msim_rtl_verilog.do.bak
│   │   ├── PskDemod_run_msim_rtl_verilog.do.bak1
│   │   ├── PskDemod_run_msim_rtl_verilog.do.bak10
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│   │   ├── PskDemod.vt
│   │   ├── PskDemod.vt.bak
│   │   ├── rtl_work
│   │   │   ├── dds
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── filter_loop
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
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│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── lpf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
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│   │   │   │   └── verilog.psm
│   │   │   ├── mult_ddc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
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│   │   │   │   └── verilog.psm
│   │   │   ├── phase_detect
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @psk@demod
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @psk@demod_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
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│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   ├── vsim.wlf
│   │   ├── wlft17fi8r
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│   │   ├── wlftyfz3gj
│   │   └── wlftyiz8xg
│   ├── source
│   │   ├── filter_loop.v
│   │   ├── filter_loop.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── LoopFilter.v
│   │   ├── LoopFilter.v.bak
│   │   ├── mult_ddc.qip
│   │   ├── mult_pd.qip
│   │   ├── phase_detect.v
│   │   ├── phase_detect.v.bak
│   │   ├── PskDemod.v
│   │   ├── PskDemod.v.bak
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