实例介绍
【实例简介】具有两种舍入方式，直接choping和就近舍入，考虑就近舍入引起阶码增加的情况。
【实例截图】
【核心代码】
always@(posedge clk or negedge rst)
begin
if(!rst)
begin
result_sign <= 1'b0;
result_exp <= 9'd0;
result_mantissa <= 48'd0;
end
else
begin
{a_sign,a_exp,a_mantissa} <= float_a;
{b_sign,b_exp,b_mantissa} <= float_b;
result_sign <=a_sign^b_sign;
result_exp <= {1'b0,a_exp}-8'b01111111 {1'b0,b_exp}-8'b01111111 9'b001111111;
result_mantissa <= {1'b1,a_mantissa} * {1'b1,b_mantissa};
end
end
【实例截图】
【核心代码】
always@(posedge clk or negedge rst)
begin
if(!rst)
begin
result_sign <= 1'b0;
result_exp <= 9'd0;
result_mantissa <= 48'd0;
end
else
begin
{a_sign,a_exp,a_mantissa} <= float_a;
{b_sign,b_exp,b_mantissa} <= float_b;
result_sign <=a_sign^b_sign;
result_exp <= {1'b0,a_exp}-8'b01111111 {1'b0,b_exp}-8'b01111111 9'b001111111;
result_mantissa <= {1'b1,a_mantissa} * {1'b1,b_mantissa};
end
end
标签： verilog HDL浮点乘法器
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