实例介绍
【实例简介】
利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。下载资源的人需要先了解一下ARM指令集与ARM架构。
【实例截图】
【核心代码】
基于Vivado的精简指令CPU设计
└── 基于Vivado的精简指令CPU设计
├── control.v
├── control.v.bak
├── db
│ ├── altsyncram_8od1.tdf
│ ├── altsyncram_abh1.tdf
│ ├── altsyncram_irg1.tdf
│ ├── altsyncram_ouc1.tdf
│ ├── altsyncram_rhg1.tdf
│ ├── logic_util_heursitic.dat
│ ├── prev_cmp_RSIC.qmsg
│ ├── RSIC.(0).cnf.cdb
│ ├── RSIC.(0).cnf.hdb
│ ├── RSIC.(10).cnf.cdb
│ ├── RSIC.(10).cnf.hdb
│ ├── RSIC.(11).cnf.cdb
│ ├── RSIC.(11).cnf.hdb
│ ├── RSIC.(12).cnf.cdb
│ ├── RSIC.(12).cnf.hdb
│ ├── RSIC.(13).cnf.cdb
│ ├── RSIC.(13).cnf.hdb
│ ├── RSIC.(14).cnf.cdb
│ ├── RSIC.(14).cnf.hdb
│ ├── RSIC.(15).cnf.cdb
│ ├── RSIC.(15).cnf.hdb
│ ├── RSIC.(16).cnf.cdb
│ ├── RSIC.(16).cnf.hdb
│ ├── RSIC.(17).cnf.cdb
│ ├── RSIC.(17).cnf.hdb
│ ├── RSIC.(1).cnf.cdb
│ ├── RSIC.(1).cnf.hdb
│ ├── RSIC.(2).cnf.cdb
│ ├── RSIC.(2).cnf.hdb
│ ├── RSIC.(3).cnf.cdb
│ ├── RSIC.(3).cnf.hdb
│ ├── RSIC.(4).cnf.cdb
│ ├── RSIC.(4).cnf.hdb
│ ├── RSIC.(5).cnf.cdb
│ ├── RSIC.(5).cnf.hdb
│ ├── RSIC.(6).cnf.cdb
│ ├── RSIC.(6).cnf.hdb
│ ├── RSIC.(7).cnf.cdb
│ ├── RSIC.(7).cnf.hdb
│ ├── RSIC.(8).cnf.cdb
│ ├── RSIC.(8).cnf.hdb
│ ├── RSIC.(9).cnf.cdb
│ ├── RSIC.(9).cnf.hdb
│ ├── RSIC.ae.hdb
│ ├── RSIC.amm.cdb
│ ├── RSIC.asm_labs.ddb
│ ├── RSIC.asm.qmsg
│ ├── RSIC.asm.rdb
│ ├── RSIC.cbx.xml
│ ├── RSIC.cmp0.ddb
│ ├── RSIC.cmp1.ddb
│ ├── RSIC.cmp2.ddb
│ ├── RSIC.cmp.bpm
│ ├── RSIC.cmp.cdb
│ ├── RSIC.cmp.hdb
│ ├── RSIC.cmp.kpt
│ ├── RSIC.cmp.logdb
│ ├── RSIC.cmp_merge.kpt
│ ├── RSIC.cmp.rdb
│ ├── RSIC.db_info
│ ├── RSIC.eda.qmsg
│ ├── RSIC.fit.qmsg
│ ├── RSIC.hier_info
│ ├── RSIC.hif
│ ├── RSIC.idb.cdb
│ ├── RSIC.lpc.html
│ ├── RSIC.lpc.rdb
│ ├── RSIC.lpc.txt
│ ├── RSIC.map_bb.cdb
│ ├── RSIC.map_bb.hdb
│ ├── RSIC.map_bb.logdb
│ ├── RSIC.map.bpm
│ ├── RSIC.map.cdb
│ ├── RSIC.map.hdb
│ ├── RSIC.map.kpt
│ ├── RSIC.map.logdb
│ ├── RSIC.map.qmsg
│ ├── RSIC.pre_map.cdb
│ ├── RSIC.pre_map.hdb
│ ├── RSIC.rpp.qmsg
│ ├── RSIC.rtlv.hdb
│ ├── RSIC.rtlv_sg.cdb
│ ├── RSIC.rtlv_sg_swap.cdb
│ ├── RSIC.sgate.rvd
│ ├── RSIC.sgate_sm.rvd
│ ├── RSIC.sgdiff.cdb
│ ├── RSIC.sgdiff.hdb
│ ├── RSIC.sld_design_entry_dsc.sci
│ ├── RSIC.sld_design_entry.sci
│ ├── RSIC.smart_action.txt
│ ├── RSIC.smp_dump.txt
│ ├── RSIC.sta_cmp.7A_slow.tdb
│ ├── RSIC.sta.qmsg
│ ├── RSIC.sta.rdb
│ ├── RSIC.syn_hier_info
│ └── RSIC.tis_db_list.ddb
├── exe_module
│ ├── exe_module.v
│ └── exe_module.v.bak
├── id_module
│ ├── id_module.v
│ └── id_module.v.bak
├── if_module
│ ├── if_module.v
│ ├── if_module.v.bak
│ ├── if_sub.v
│ ├── if_sub.v.bak
│ ├── rom.v
│ └── rom.v.bak
├── if_module_t.v.bak
├── incremental_db
│ ├── compiled_partitions
│ │ ├── RSIC.db_info
│ │ ├── RSIC.root_partition.cmp.cdb
│ │ ├── RSIC.root_partition.cmp.dfp
│ │ ├── RSIC.root_partition.cmp.hdb
│ │ ├── RSIC.root_partition.cmp.kpt
│ │ ├── RSIC.root_partition.cmp.logdb
│ │ ├── RSIC.root_partition.cmp.rcfdb
│ │ ├── RSIC.root_partition.map.cdb
│ │ ├── RSIC.root_partition.map.dpi
│ │ ├── RSIC.root_partition.map.hbdb.cdb
│ │ ├── RSIC.root_partition.map.hbdb.hb_info
│ │ ├── RSIC.root_partition.map.hbdb.hdb
│ │ ├── RSIC.root_partition.map.hbdb.sig
│ │ ├── RSIC.root_partition.map.hdb
│ │ └── RSIC.root_partition.map.kpt
│ └── README
├── ir_stack.v
├── ir_stack.v.bak
├── mem_module
│ ├── mem_module.v
│ ├── mem_module.v.bak
│ ├── mem_sub.v
│ ├── mem_sub.v.bak
│ ├── ram.v
│ └── ram.v.bak
├── RSIC.asm.rpt
├── RSIC.done
├── RSIC.eda.rpt
├── RSIC.fit.rpt
├── RSIC.fit.smsg
├── RSIC.fit.summary
├── RSIC.flow.rpt
├── RSIC.map.rpt
├── RSIC.map.smsg
├── RSIC.map.summary
├── RSIC_nativelink_simulation.rpt
├── RSIC.pin
├── RSIC.pof
├── RSIC.qpf
├── RSIC.qsf
├── RSIC.sof
├── RSIC.sta.rpt
├── RSIC.sta.summary
├── RSIC.v
├── RSIC.v.bak
├── sim_file
│ ├── id_module_t.v
│ ├── id__module_t.wlf
│ ├── id模块仿真脚本.txt
│ ├── if_ir_module_t.v
│ ├── if_ir_module_t.v.bak
│ ├── if_module_t.v
│ ├── if_rom.dat
│ ├── ir_stack_data.dat
│ ├── mem_module_t.v
│ ├── mem_module_t.wlf
│ ├── mem_ram.dat
│ ├── mem模块仿真脚本.txt
│ ├── rom1.dat
│ ├── rom2.dat
│ ├── rom3.dat
│ ├── RSIC_TEST.v
│ ├── RSIC_TEST.v.bak
│ ├── wb_module_t.v
│ ├── wb_module_t.wlf
│ └── wb模块仿真脚本.txt
├── simulation
│ └── modelsim
│ ├── if_rom.dat
│ ├── ir_stack.dat
│ ├── ir_stack_data.dat
│ ├── mem_ram.dat
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── rom1.dat
│ ├── rom2.dat
│ ├── rom3.dat
│ ├── RSIC_fast.vho
│ ├── RSIC_modelsim.xrf
│ ├── RSIC_run_msim_rtl_verilog.do
│ ├── RSIC_run_msim_rtl_verilog.do.bak
│ ├── RSIC_run_msim_rtl_verilog.do.bak1
│ ├── RSIC_run_msim_rtl_verilog.do.bak10
│ ├── RSIC_run_msim_rtl_verilog.do.bak11
│ ├── RSIC_run_msim_rtl_verilog.do.bak2
│ ├── RSIC_run_msim_rtl_verilog.do.bak3
│ ├── RSIC_run_msim_rtl_verilog.do.bak4
│ ├── RSIC_run_msim_rtl_verilog.do.bak5
│ ├── RSIC_run_msim_rtl_verilog.do.bak6
│ ├── RSIC_run_msim_rtl_verilog.do.bak7
│ ├── RSIC_run_msim_rtl_verilog.do.bak8
│ ├── RSIC_run_msim_rtl_verilog.do.bak9
│ ├── RSIC.sft
│ ├── RSIC_vhd_fast.sdo
│ ├── RSIC_vhd.sdo
│ ├── RSIC.vho
│ ├── rtl_work
│ │ ├── _info
│ │ ├── mem_module
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── mem_module_t
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── mem_sub
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── ram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── _vmake
│ ├── vsim.wlf
│ └── wave.do
├── test_module
│ ├── test_id_ir.v
│ ├── test_id_ir.v.bak
│ ├── test_if_ir.v
│ ├── test_if_ir.v.bak
│ ├── test_wb_ir.v
│ └── test_wb_ir.v.bak
└── wb_module
├── wb_module.v
└── wb_module.v.bak
18 directories, 233 files
利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。下载资源的人需要先了解一下ARM指令集与ARM架构。
【实例截图】
【核心代码】
基于Vivado的精简指令CPU设计
└── 基于Vivado的精简指令CPU设计
├── control.v
├── control.v.bak
├── db
│ ├── altsyncram_8od1.tdf
│ ├── altsyncram_abh1.tdf
│ ├── altsyncram_irg1.tdf
│ ├── altsyncram_ouc1.tdf
│ ├── altsyncram_rhg1.tdf
│ ├── logic_util_heursitic.dat
│ ├── prev_cmp_RSIC.qmsg
│ ├── RSIC.(0).cnf.cdb
│ ├── RSIC.(0).cnf.hdb
│ ├── RSIC.(10).cnf.cdb
│ ├── RSIC.(10).cnf.hdb
│ ├── RSIC.(11).cnf.cdb
│ ├── RSIC.(11).cnf.hdb
│ ├── RSIC.(12).cnf.cdb
│ ├── RSIC.(12).cnf.hdb
│ ├── RSIC.(13).cnf.cdb
│ ├── RSIC.(13).cnf.hdb
│ ├── RSIC.(14).cnf.cdb
│ ├── RSIC.(14).cnf.hdb
│ ├── RSIC.(15).cnf.cdb
│ ├── RSIC.(15).cnf.hdb
│ ├── RSIC.(16).cnf.cdb
│ ├── RSIC.(16).cnf.hdb
│ ├── RSIC.(17).cnf.cdb
│ ├── RSIC.(17).cnf.hdb
│ ├── RSIC.(1).cnf.cdb
│ ├── RSIC.(1).cnf.hdb
│ ├── RSIC.(2).cnf.cdb
│ ├── RSIC.(2).cnf.hdb
│ ├── RSIC.(3).cnf.cdb
│ ├── RSIC.(3).cnf.hdb
│ ├── RSIC.(4).cnf.cdb
│ ├── RSIC.(4).cnf.hdb
│ ├── RSIC.(5).cnf.cdb
│ ├── RSIC.(5).cnf.hdb
│ ├── RSIC.(6).cnf.cdb
│ ├── RSIC.(6).cnf.hdb
│ ├── RSIC.(7).cnf.cdb
│ ├── RSIC.(7).cnf.hdb
│ ├── RSIC.(8).cnf.cdb
│ ├── RSIC.(8).cnf.hdb
│ ├── RSIC.(9).cnf.cdb
│ ├── RSIC.(9).cnf.hdb
│ ├── RSIC.ae.hdb
│ ├── RSIC.amm.cdb
│ ├── RSIC.asm_labs.ddb
│ ├── RSIC.asm.qmsg
│ ├── RSIC.asm.rdb
│ ├── RSIC.cbx.xml
│ ├── RSIC.cmp0.ddb
│ ├── RSIC.cmp1.ddb
│ ├── RSIC.cmp2.ddb
│ ├── RSIC.cmp.bpm
│ ├── RSIC.cmp.cdb
│ ├── RSIC.cmp.hdb
│ ├── RSIC.cmp.kpt
│ ├── RSIC.cmp.logdb
│ ├── RSIC.cmp_merge.kpt
│ ├── RSIC.cmp.rdb
│ ├── RSIC.db_info
│ ├── RSIC.eda.qmsg
│ ├── RSIC.fit.qmsg
│ ├── RSIC.hier_info
│ ├── RSIC.hif
│ ├── RSIC.idb.cdb
│ ├── RSIC.lpc.html
│ ├── RSIC.lpc.rdb
│ ├── RSIC.lpc.txt
│ ├── RSIC.map_bb.cdb
│ ├── RSIC.map_bb.hdb
│ ├── RSIC.map_bb.logdb
│ ├── RSIC.map.bpm
│ ├── RSIC.map.cdb
│ ├── RSIC.map.hdb
│ ├── RSIC.map.kpt
│ ├── RSIC.map.logdb
│ ├── RSIC.map.qmsg
│ ├── RSIC.pre_map.cdb
│ ├── RSIC.pre_map.hdb
│ ├── RSIC.rpp.qmsg
│ ├── RSIC.rtlv.hdb
│ ├── RSIC.rtlv_sg.cdb
│ ├── RSIC.rtlv_sg_swap.cdb
│ ├── RSIC.sgate.rvd
│ ├── RSIC.sgate_sm.rvd
│ ├── RSIC.sgdiff.cdb
│ ├── RSIC.sgdiff.hdb
│ ├── RSIC.sld_design_entry_dsc.sci
│ ├── RSIC.sld_design_entry.sci
│ ├── RSIC.smart_action.txt
│ ├── RSIC.smp_dump.txt
│ ├── RSIC.sta_cmp.7A_slow.tdb
│ ├── RSIC.sta.qmsg
│ ├── RSIC.sta.rdb
│ ├── RSIC.syn_hier_info
│ └── RSIC.tis_db_list.ddb
├── exe_module
│ ├── exe_module.v
│ └── exe_module.v.bak
├── id_module
│ ├── id_module.v
│ └── id_module.v.bak
├── if_module
│ ├── if_module.v
│ ├── if_module.v.bak
│ ├── if_sub.v
│ ├── if_sub.v.bak
│ ├── rom.v
│ └── rom.v.bak
├── if_module_t.v.bak
├── incremental_db
│ ├── compiled_partitions
│ │ ├── RSIC.db_info
│ │ ├── RSIC.root_partition.cmp.cdb
│ │ ├── RSIC.root_partition.cmp.dfp
│ │ ├── RSIC.root_partition.cmp.hdb
│ │ ├── RSIC.root_partition.cmp.kpt
│ │ ├── RSIC.root_partition.cmp.logdb
│ │ ├── RSIC.root_partition.cmp.rcfdb
│ │ ├── RSIC.root_partition.map.cdb
│ │ ├── RSIC.root_partition.map.dpi
│ │ ├── RSIC.root_partition.map.hbdb.cdb
│ │ ├── RSIC.root_partition.map.hbdb.hb_info
│ │ ├── RSIC.root_partition.map.hbdb.hdb
│ │ ├── RSIC.root_partition.map.hbdb.sig
│ │ ├── RSIC.root_partition.map.hdb
│ │ └── RSIC.root_partition.map.kpt
│ └── README
├── ir_stack.v
├── ir_stack.v.bak
├── mem_module
│ ├── mem_module.v
│ ├── mem_module.v.bak
│ ├── mem_sub.v
│ ├── mem_sub.v.bak
│ ├── ram.v
│ └── ram.v.bak
├── RSIC.asm.rpt
├── RSIC.done
├── RSIC.eda.rpt
├── RSIC.fit.rpt
├── RSIC.fit.smsg
├── RSIC.fit.summary
├── RSIC.flow.rpt
├── RSIC.map.rpt
├── RSIC.map.smsg
├── RSIC.map.summary
├── RSIC_nativelink_simulation.rpt
├── RSIC.pin
├── RSIC.pof
├── RSIC.qpf
├── RSIC.qsf
├── RSIC.sof
├── RSIC.sta.rpt
├── RSIC.sta.summary
├── RSIC.v
├── RSIC.v.bak
├── sim_file
│ ├── id_module_t.v
│ ├── id__module_t.wlf
│ ├── id模块仿真脚本.txt
│ ├── if_ir_module_t.v
│ ├── if_ir_module_t.v.bak
│ ├── if_module_t.v
│ ├── if_rom.dat
│ ├── ir_stack_data.dat
│ ├── mem_module_t.v
│ ├── mem_module_t.wlf
│ ├── mem_ram.dat
│ ├── mem模块仿真脚本.txt
│ ├── rom1.dat
│ ├── rom2.dat
│ ├── rom3.dat
│ ├── RSIC_TEST.v
│ ├── RSIC_TEST.v.bak
│ ├── wb_module_t.v
│ ├── wb_module_t.wlf
│ └── wb模块仿真脚本.txt
├── simulation
│ └── modelsim
│ ├── if_rom.dat
│ ├── ir_stack.dat
│ ├── ir_stack_data.dat
│ ├── mem_ram.dat
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── rom1.dat
│ ├── rom2.dat
│ ├── rom3.dat
│ ├── RSIC_fast.vho
│ ├── RSIC_modelsim.xrf
│ ├── RSIC_run_msim_rtl_verilog.do
│ ├── RSIC_run_msim_rtl_verilog.do.bak
│ ├── RSIC_run_msim_rtl_verilog.do.bak1
│ ├── RSIC_run_msim_rtl_verilog.do.bak10
│ ├── RSIC_run_msim_rtl_verilog.do.bak11
│ ├── RSIC_run_msim_rtl_verilog.do.bak2
│ ├── RSIC_run_msim_rtl_verilog.do.bak3
│ ├── RSIC_run_msim_rtl_verilog.do.bak4
│ ├── RSIC_run_msim_rtl_verilog.do.bak5
│ ├── RSIC_run_msim_rtl_verilog.do.bak6
│ ├── RSIC_run_msim_rtl_verilog.do.bak7
│ ├── RSIC_run_msim_rtl_verilog.do.bak8
│ ├── RSIC_run_msim_rtl_verilog.do.bak9
│ ├── RSIC.sft
│ ├── RSIC_vhd_fast.sdo
│ ├── RSIC_vhd.sdo
│ ├── RSIC.vho
│ ├── rtl_work
│ │ ├── _info
│ │ ├── mem_module
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── mem_module_t
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── mem_sub
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── ram
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── _vmake
│ ├── vsim.wlf
│ └── wave.do
├── test_module
│ ├── test_id_ir.v
│ ├── test_id_ir.v.bak
│ ├── test_if_ir.v
│ ├── test_if_ir.v.bak
│ ├── test_wb_ir.v
│ └── test_wb_ir.v.bak
└── wb_module
├── wb_module.v
└── wb_module.v.bak
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