一种异步fifo实现(论文+hdl实现)

【实例简介】
FIFOs are often used to safely pass data from one clock domain to another asynchronous clock domain. Using a FIFO to pass data from one clock domain to another clock domain requires multi-asynchronous clock design techniques. There are many ways to design a FIFO wrong. There are many ways to design
【实例截图】
【核心代码】
asynchronous-fifo
├── Asynchronous FIFO_201212181408840.pdf
├── fifo1.xml
├── src
│   ├── fifo1_tb.v
│   ├── fifo1.v
│   ├── fifomem.v
│   ├── rptr_empty.v
│   ├── sync_r2w.v
│   ├── sync_w2r.v
│   └── wptr_full.v
├── tb.do
├── vsim.wlf
├── wave.bmp
├── wave.do
└── work
├── fifo1
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── fifo1_tb
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── fifomem
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── _info
├── rptr_empty
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── sync_r2w
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── sync_w2r
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── _vmake
└── wptr_full
├── _primary.dat
├── _primary.dbs
├── _primary.vhd
├── verilog.prw
└── verilog.psm

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