基于fpga的2psk

【实例简介】
基于FPGA的2PSK调制与解调系统设计 m序列 产生 串口调控 等
【实例截图】
【核心代码】
psk
└── psk
├── psk
│   ├── psk.cache
│   │   └── wt
│   │   ├── gui_handlers.wdf
│   │   ├── java_command_handlers.wdf
│   │   ├── project.wpc
│   │   ├── synthesis_details.wdf
│   │   ├── synthesis.wdf
│   │   └── webtalk_pa.xml
│   ├── psk.hw
│   │   ├── fsk.lpr
│   │   ├── hw_1
│   │   │   └── hw.xml
│   │   └── psk.lpr
│   ├── psk.ip_user_files
│   │   ├── ip
│   │   │   └── sin_0
│   │   │   ├── sin_0.veo
│   │   │   └── sin_0.vho
│   │   ├── ipstatic
│   │   │   └── simulation
│   │   │   └── blk_mem_gen_v8_4.v
│   │   ├── mem_init_files
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin1.coe
│   │   │   ├── sin_1.mif
│   │   │   └── summary.log
│   │   ├── README.txt
│   │   └── sim_scripts
│   │   └── sin_0
│   │   ├── activehdl
│   │   │   ├── compile.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   ├── sin_0.udo
│   │   │   ├── summary.log
│   │   │   └── wave.do
│   │   ├── ies
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── run.f
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   └── summary.log
│   │   ├── modelsim
│   │   │   ├── compile.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   ├── sin_0.udo
│   │   │   ├── summary.log
│   │   │   └── wave.do
│   │   ├── questa
│   │   │   ├── compile.do
│   │   │   ├── elaborate.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   ├── sin_0.udo
│   │   │   ├── summary.log
│   │   │   └── wave.do
│   │   ├── README.txt
│   │   ├── riviera
│   │   │   ├── compile.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   ├── sin_0.udo
│   │   │   ├── summary.log
│   │   │   └── wave.do
│   │   ├── vcs
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   └── summary.log
│   │   ├── xcelium
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── run.f
│   │   │   ├── sin0.coe
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0.sh
│   │   │   └── summary.log
│   │   └── xsim
│   │   ├── cmd.tcl
│   │   ├── elab.opt
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── README.txt
│   │   ├── sin0.coe
│   │   ├── sin_0.mif
│   │   ├── sin_0.sh
│   │   ├── summary.log
│   │   ├── vlog.prj
│   │   └── xsim.ini
│   ├── psk.runs
│   │   ├── impl_1
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── init_design.pb
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── last_top_13616.backup.vdi
│   │   │   ├── last_top_15124.backup.vdi
│   │   │   ├── last_top_3852.backup.vdi
│   │   │   ├── last_top_6096.backup.vdi
│   │   │   ├── last_top_8144.backup.vdi
│   │   │   ├── last_top.bit
│   │   │   ├── last_top_clock_utilization_routed.rpt
│   │   │   ├── last_top_control_sets_placed.rpt
│   │   │   ├── last_top_drc_opted.pb
│   │   │   ├── last_top_drc_opted.rpt
│   │   │   ├── last_top_drc_opted.rpx
│   │   │   ├── last_top_drc_routed.pb
│   │   │   ├── last_top_drc_routed.rpt
│   │   │   ├── last_top_drc_routed.rpx
│   │   │   ├── last_top_io_placed.rpt
│   │   │   ├── last_top_methodology_drc_routed.pb
│   │   │   ├── last_top_methodology_drc_routed.rpt
│   │   │   ├── last_top_methodology_drc_routed.rpx
│   │   │   ├── last_top_opt.dcp
│   │   │   ├── last_top_placed.dcp
│   │   │   ├── last_top_power_routed.rpt
│   │   │   ├── last_top_power_routed.rpx
│   │   │   ├── last_top_power_summary_routed.pb
│   │   │   ├── last_top_routed.dcp
│   │   │   ├── last_top_route_status.pb
│   │   │   ├── last_top_route_status.rpt
│   │   │   ├── last_top.tcl
│   │   │   ├── last_top_timing_summary_routed.pb
│   │   │   ├── last_top_timing_summary_routed.rpt
│   │   │   ├── last_top_timing_summary_routed.rpx
│   │   │   ├── last_top_utilization_placed.pb
│   │   │   ├── last_top_utilization_placed.rpt
│   │   │   ├── last_top.vdi
│   │   │   ├── opt_design.pb
│   │   │   ├── place_design.pb
│   │   │   ├── project.wdf
│   │   │   ├── route_design.pb
│   │   │   ├── route_report_bus_skew_0.rpt
│   │   │   ├── route_report_bus_skew_0.rpx
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── usage_statistics_webtalk.html
│   │   │   ├── usage_statistics_webtalk.xml
│   │   │   ├── vivado_13616.backup.jou
│   │   │   ├── vivado_15124.backup.jou
│   │   │   ├── vivado_3852.backup.jou
│   │   │   ├── vivado_6096.backup.jou
│   │   │   ├── vivado_8144.backup.jou
│   │   │   ├── vivado.jou
│   │   │   ├── vivado.pb
│   │   │   └── write_bitstream.pb
│   │   └── synth_1
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── last_top.dcp
│   │   ├── last_top.tcl
│   │   ├── last_top_utilization_synth.pb
│   │   ├── last_top_utilization_synth.rpt
│   │   ├── last_top.vds
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── __synthesis_is_complete__
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   ├── psk.srcs
│   │   ├── constrs_1
│   │   │   └── new
│   │   │   └── fsk_ucf.xdc
│   │   └── sources_1
│   │   ├── ip
│   │   │   └── sin_0
│   │   │   ├── doc
│   │   │   │   └── blk_mem_gen_v8_4_changelog.txt
│   │   │   ├── hdl
│   │   │   │   └── blk_mem_gen_v8_4_vhsyn_rfs.vhd
│   │   │   ├── misc
│   │   │   │   └── blk_mem_gen_v8_4.vhd
│   │   │   ├── sim
│   │   │   │   └── sin_0.v
│   │   │   ├── simulation
│   │   │   │   └── blk_mem_gen_v8_4.v
│   │   │   ├── sin_0.mif
│   │   │   ├── sin_0_ooc.xdc
│   │   │   ├── sin_0.veo
│   │   │   ├── sin_0.vho
│   │   │   ├── sin_0.xci
│   │   │   ├── sin_0.xml
│   │   │   ├── summary.log
│   │   │   └── synth
│   │   │   └── sin_0.vhd
│   │   └── new
│   │   ├── clk_100Hz.v
│   │   ├── clk_1KHz.v
│   │   ├── control_module.v
│   │   ├── dac.v
│   │   ├── detect.v
│   │   ├── last_top.v
│   │   ├── modulation.v
│   │   ├── m_sequence.v
│   │   ├── rx_bps.v
│   │   ├── rx_control_module.v
│   │   ├── rx_module_demo.v
│   │   ├── rx_module.v
│   │   ├── rx_top.v
│   │   ├── selective_frequency.v
│   │   ├── sin0_out.v
│   │   ├── uart_clk.v
│   │   ├── uart_rx_in.v
│   │   └── uart_start_singal.v
│   ├── psk.xpr
│   ├── vivado_1436.backup.jou
│   ├── vivado_1436.backup.log
│   ├── vivado_2664.backup.jou
│   ├── vivado_2664.backup.log
│   ├── vivado_3408.backup.jou
│   ├── vivado_3408.backup.log
│   ├── vivado_4068.backup.jou
│   ├── vivado_4068.backup.log
│   ├── vivado_5244.backup.jou
│   ├── vivado_5244.backup.log
│   ├── vivado.jou
│   └── vivado.log
├── sin0.coe
└── sin1.coe

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