实例介绍
【实例简介】
VHDL语言的简化教程pdf,通过文档可以全面了解VHDL的语法。
VHDL概述: ●●●● ⅤHDL→Ⅴ HSIC Hardwarter Description Language ⅤHSIC→Ⅴ ery High speed integrated circuit VHDL是美国国防部在20世纪80年代初为实现其高速集成电路 硬件ⅤHSIC计划提出的描述语言; IEEE从1986年开始致力于ⅤHD标准化工作,融合了其它 ASIC芯片制造商开发的硬件描述语言的优点,于93年形成了标 准版本( IEEE std1164)。 1995年,我国国家技术监督局推荐ⅤHDL做为电子设计自动化 硬件描述语言的国家标准。 ●●●● VHDL优点 ●●0 覆盖面广,系统硬件描述能力强,是一个多层次的硬件描述语言; VHDL语言具有良好的可读性,既可以被计算机接受,也容易被人们 所理解; ⅤHDL语言可以与工艺无关编程; VHDL语言已做为一种IEEE的工业标准,便于使用、交流和推广。 VHDL语言的不足之处 设计的最终实现取决于针对目标器件的编程器,工具的不同会导致综 合质量不一样 31VHDL语言基础 ●●●● 3.1.1标识符( Identifiers) ●●0 标识符用来定义常数、变量、信号、端口、子程序或参数的名字, 由字母(A~z,a-z)、数字(0-9)和下划线()字符组成。 要求: ●首字符必须是字母 未字符不能为下划线 ●不允许出现两个连续的下划线 不区分大小写 ●ⅥHDL定义的保留字(关键字),不能用作标识符 ●标识符字符最长可以是32个字符。 注释由两个连续的虚线(--)引导 关键字(保留字) ●●●● 关键字( keyword)是VHDL中具有特别含义的单词,只 ●●0 能做为固定的用途,用户不能用其做为标识符。 BJ]0: ABS, ACCESS, AFTER, ALL, AND, ARCHITECTURE ARRAY ATTRIBUTE. BEGIN. BODY BUFFER BUS CASE COMPONENT, CONSTANT, DISCONNECT, DOWNTO, ELSE ELSIF END ENTITY EXIT. FILE. FOR. FUNCTION GENERIC. GROUP IF INPURE. IN. INOUT. IS. LABEL LIBRARY LINKAGE. LOOP MAP MOD. NAND. NEW. NEXT NOR NOT NULL. OF ON OPEN OR OTHERS OUT PACKAGE. POUT. PROCEDURE. PROCESS. PURE. RANGE RECODE. REM REPORT RETURN ROL. ROR SELECT SHARED SIGNAL SLA SLL SRA SUBTYPE. THEN TRANSPORT. TO. TYPE UNAFFECTED. UNITS UNTIL. USE VARIABLE WAIT. WHEN. WHILE. WITH. XOR XNOR 3.1.2数据对象( Date Objects) ●●●● 数据对象包括常量、变量、信号和文件四种类型。 常量 Constant 常量是对某一常量名赋予一个固定的值,而且只能赋值一次。通常赋 值在程序开始前进行,该值的数据类型则在说明语句中指明。 Constant常数名:数据类型:=表达式 Constant vcc:real:=5.0;-定义vcc的数据类型是实数,赋值为5.0V Constant bus width: integer:=8;-定义总线宽度为常数8 常量所赋的值应和定义的数据类型一致; 常量在程序包、实体、构造体或进程的说明性区域內必须加以说明。定义在程序包 内的常量可供所含的任何实体、构造体所引用,定义在实体说明内的常量只能在该 实体内可见,定义在进程说明性区域中的常量只能在该进程内可见。 变量 ariable ●●●● 变量只能在进程语句、函数语句和过程语句结构中使用。变 量的赋值是直接的,非预设的,分配给变量的值立即成为当前 值,变量不能表达“连线”或存储元件,不能设置传输延迟量。 变量定义语句 Variable变量名:数据类型:=初始值; Variable count: integer0to255:=20;-定义counηt整数变量,变化 范围0255,初始值为20。 变量赋值语句: 目标变量名:=表达式; x:=10.0;-实数变量赋值为10.0 Y:=1.5+x;-运算表达式赋值,注意表达式必须与目标变量的数据类型相同 A(3to6):=(“1101”);-位矢量赋值 信号 Signa 信号表示逻辑门的输入或输出,类似于连接线,也可以表达存/ 储元件的状态。信号通常在构造体、程序包和实体中说明。 信号定义语句 Signa信号名:数据类型:=初始值 Signal clock:bit:=‘0’;-定义时钟信号类型,初始值为0 Signa| count: BIT VECTOR(3 DOWNTO0);-定义 count为4位位矢量 信号赋值语句: 目标信号名<=表达式; x<=9 z<= x after5ns;-在5ns后将x的值赋予z 312数据类型 ●●●● VHDL的预定义数据类型 ●●0 在VHDL标准程序包 STANDARD中定义好,实际使用过程中,已 自动包含进vHDL源文件中,不需要通过USE语句显式调用。 ●布尔:( Boolean) TYPE BOOLEAN IS( FALSE,TRUE);-取值为 FALSE和TRUE,不是数值,不 能运算,一般用于关系运算符 ●位:(Bit TYPE BIT IS(0,1);-取值为0和1,用于逻辑运算 ●位矢量:( Bit vector) TYPE BIT VECTOR| S ARRAY( Natural range<)OFBT;-基于Bit类型的数 组,用于逻辑运算 SIGNAL a: Bit vector(0 To 7); SIGNAL a: Bit Vector(7 DOWNTo 0) 【实例截图】
【核心代码】
VHDL语言的简化教程pdf,通过文档可以全面了解VHDL的语法。
VHDL概述: ●●●● ⅤHDL→Ⅴ HSIC Hardwarter Description Language ⅤHSIC→Ⅴ ery High speed integrated circuit VHDL是美国国防部在20世纪80年代初为实现其高速集成电路 硬件ⅤHSIC计划提出的描述语言; IEEE从1986年开始致力于ⅤHD标准化工作,融合了其它 ASIC芯片制造商开发的硬件描述语言的优点,于93年形成了标 准版本( IEEE std1164)。 1995年,我国国家技术监督局推荐ⅤHDL做为电子设计自动化 硬件描述语言的国家标准。 ●●●● VHDL优点 ●●0 覆盖面广,系统硬件描述能力强,是一个多层次的硬件描述语言; VHDL语言具有良好的可读性,既可以被计算机接受,也容易被人们 所理解; ⅤHDL语言可以与工艺无关编程; VHDL语言已做为一种IEEE的工业标准,便于使用、交流和推广。 VHDL语言的不足之处 设计的最终实现取决于针对目标器件的编程器,工具的不同会导致综 合质量不一样 31VHDL语言基础 ●●●● 3.1.1标识符( Identifiers) ●●0 标识符用来定义常数、变量、信号、端口、子程序或参数的名字, 由字母(A~z,a-z)、数字(0-9)和下划线()字符组成。 要求: ●首字符必须是字母 未字符不能为下划线 ●不允许出现两个连续的下划线 不区分大小写 ●ⅥHDL定义的保留字(关键字),不能用作标识符 ●标识符字符最长可以是32个字符。 注释由两个连续的虚线(--)引导 关键字(保留字) ●●●● 关键字( keyword)是VHDL中具有特别含义的单词,只 ●●0 能做为固定的用途,用户不能用其做为标识符。 BJ]0: ABS, ACCESS, AFTER, ALL, AND, ARCHITECTURE ARRAY ATTRIBUTE. BEGIN. BODY BUFFER BUS CASE COMPONENT, CONSTANT, DISCONNECT, DOWNTO, ELSE ELSIF END ENTITY EXIT. FILE. FOR. FUNCTION GENERIC. GROUP IF INPURE. IN. INOUT. IS. LABEL LIBRARY LINKAGE. LOOP MAP MOD. NAND. NEW. NEXT NOR NOT NULL. OF ON OPEN OR OTHERS OUT PACKAGE. POUT. PROCEDURE. PROCESS. PURE. RANGE RECODE. REM REPORT RETURN ROL. ROR SELECT SHARED SIGNAL SLA SLL SRA SUBTYPE. THEN TRANSPORT. TO. TYPE UNAFFECTED. UNITS UNTIL. USE VARIABLE WAIT. WHEN. WHILE. WITH. XOR XNOR 3.1.2数据对象( Date Objects) ●●●● 数据对象包括常量、变量、信号和文件四种类型。 常量 Constant 常量是对某一常量名赋予一个固定的值,而且只能赋值一次。通常赋 值在程序开始前进行,该值的数据类型则在说明语句中指明。 Constant常数名:数据类型:=表达式 Constant vcc:real:=5.0;-定义vcc的数据类型是实数,赋值为5.0V Constant bus width: integer:=8;-定义总线宽度为常数8 常量所赋的值应和定义的数据类型一致; 常量在程序包、实体、构造体或进程的说明性区域內必须加以说明。定义在程序包 内的常量可供所含的任何实体、构造体所引用,定义在实体说明内的常量只能在该 实体内可见,定义在进程说明性区域中的常量只能在该进程内可见。 变量 ariable ●●●● 变量只能在进程语句、函数语句和过程语句结构中使用。变 量的赋值是直接的,非预设的,分配给变量的值立即成为当前 值,变量不能表达“连线”或存储元件,不能设置传输延迟量。 变量定义语句 Variable变量名:数据类型:=初始值; Variable count: integer0to255:=20;-定义counηt整数变量,变化 范围0255,初始值为20。 变量赋值语句: 目标变量名:=表达式; x:=10.0;-实数变量赋值为10.0 Y:=1.5+x;-运算表达式赋值,注意表达式必须与目标变量的数据类型相同 A(3to6):=(“1101”);-位矢量赋值 信号 Signa 信号表示逻辑门的输入或输出,类似于连接线,也可以表达存/ 储元件的状态。信号通常在构造体、程序包和实体中说明。 信号定义语句 Signa信号名:数据类型:=初始值 Signal clock:bit:=‘0’;-定义时钟信号类型,初始值为0 Signa| count: BIT VECTOR(3 DOWNTO0);-定义 count为4位位矢量 信号赋值语句: 目标信号名<=表达式; x<=9 z<= x after5ns;-在5ns后将x的值赋予z 312数据类型 ●●●● VHDL的预定义数据类型 ●●0 在VHDL标准程序包 STANDARD中定义好,实际使用过程中,已 自动包含进vHDL源文件中,不需要通过USE语句显式调用。 ●布尔:( Boolean) TYPE BOOLEAN IS( FALSE,TRUE);-取值为 FALSE和TRUE,不是数值,不 能运算,一般用于关系运算符 ●位:(Bit TYPE BIT IS(0,1);-取值为0和1,用于逻辑运算 ●位矢量:( Bit vector) TYPE BIT VECTOR| S ARRAY( Natural range<)OFBT;-基于Bit类型的数 组,用于逻辑运算 SIGNAL a: Bit vector(0 To 7); SIGNAL a: Bit Vector(7 DOWNTo 0) 【实例截图】
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