用FPGA设计SSI接口和RAM，用于数据接口

【实例简介】
用FPGA设计SSI接口和RAM，用于数据接口
【实例截图】
【核心代码】
FPGA_SSIV
└── FPGA_SSIV
├── db
│   ├── FPGA_RAM.(0).cnf.cdb
│   ├── FPGA_RAM.(0).cnf.hdb
│   ├── FPGA_RAM.(10).cnf.cdb
│   ├── FPGA_RAM.(10).cnf.hdb
│   ├── FPGA_RAM.(1).cnf.cdb
│   ├── FPGA_RAM.(1).cnf.hdb
│   ├── FPGA_RAM.(2).cnf.cdb
│   ├── FPGA_RAM.(2).cnf.hdb
│   ├── FPGA_RAM.(3).cnf.cdb
│   ├── FPGA_RAM.(3).cnf.hdb
│   ├── FPGA_RAM.(4).cnf.cdb
│   ├── FPGA_RAM.(4).cnf.hdb
│   ├── FPGA_RAM.(5).cnf.cdb
│   ├── FPGA_RAM.(5).cnf.hdb
│   ├── FPGA_RAM.(6).cnf.cdb
│   ├── FPGA_RAM.(6).cnf.hdb
│   ├── FPGA_RAM.(7).cnf.cdb
│   ├── FPGA_RAM.(7).cnf.hdb
│   ├── FPGA_RAM.(8).cnf.cdb
│   ├── FPGA_RAM.(8).cnf.hdb
│   ├── FPGA_RAM.(9).cnf.cdb
│   ├── FPGA_RAM.(9).cnf.hdb
│   ├── FPGA_RAM.analyze_file.qmsg
│   ├── FPGA_RAM.asm_labs.ddb
│   ├── FPGA_RAM.asm.qmsg
│   ├── FPGA_RAM.cbx.xml
│   ├── FPGA_RAM.cmp0.ddb
│   ├── FPGA_RAM.cmp2.ddb
│   ├── FPGA_RAM.cmp_bb.cdb
│   ├── FPGA_RAM.cmp_bb.hdb
│   ├── FPGA_RAM.cmp_bb.logdb
│   ├── FPGA_RAM.cmp_bb.rcf
│   ├── FPGA_RAM.cmp.bpm
│   ├── FPGA_RAM.cmp.cdb
│   ├── FPGA_RAM.cmp.ecobp
│   ├── FPGA_RAM.cmp.hdb
│   ├── FPGA_RAM.cmp.logdb
│   ├── FPGA_RAM.cmp.rdb
│   ├── FPGA_RAM.cmp.tdb
│   ├── FPGA_RAM.db_info
│   ├── FPGA_RAM.dbp
│   ├── FPGA_RAM.eco.cdb
│   ├── FPGA_RAM.eds_overflow
│   ├── FPGA_RAM.fit.qmsg
│   ├── FPGA_RAM.hier_info
│   ├── FPGA_RAM.hif
│   ├── FPGA_RAM.map_bb.cdb
│   ├── FPGA_RAM.map_bb.hdb
│   ├── FPGA_RAM.map_bb.logdb
│   ├── FPGA_RAM.map.bpm
│   ├── FPGA_RAM.map.cdb
│   ├── FPGA_RAM.map.ecobp
│   ├── FPGA_RAM.map.hdb
│   ├── FPGA_RAM.map.logdb
│   ├── FPGA_RAM.map.qmsg
│   ├── FPGA_RAM.pre_map.cdb
│   ├── FPGA_RAM.pre_map.hdb
│   ├── FPGA_RAM.psp
│   ├── FPGA_RAM.pss
│   ├── FPGA_RAM.rtlv.hdb
│   ├── FPGA_RAM.rtlv_sg.cdb
│   ├── FPGA_RAM.rtlv_sg_swap.cdb
│   ├── FPGA_RAM.sgdiff.cdb
│   ├── FPGA_RAM.sgdiff.hdb
│   ├── FPGA_RAM.signalprobe.cdb
│   ├── FPGA_RAM.sim.cvwf
│   ├── FPGA_RAM.sim.hdb
│   ├── FPGA_RAM.sim.qmsg
│   ├── FPGA_RAM.sim.rdb
│   ├── FPGA_RAM.sld_design_entry_dsc.sci
│   ├── FPGA_RAM.sld_design_entry.sci
│   ├── FPGA_RAM.sta.qmsg
│   ├── FPGA_RAM.sta.rdb
│   ├── FPGA_RAM.syn_hier_info
│   ├── FPGA_RAM.tan.qmsg
│   ├── prev_cmp_FPGA_RAM.asm.qmsg
│   ├── prev_cmp_FPGA_RAM.fit.qmsg
│   ├── prev_cmp_FPGA_RAM.map.qmsg
│   ├── prev_cmp_FPGA_RAM.sim.qmsg
│   ├── prev_cmp_FPGA_RAM.sta.qmsg
│   ├── prev_cmp_FPGA_RAM.tan.qmsg
│   └── wed.wsf
├── fdivision_set.bsf
├── fdivision_set.v
├── fdivision_ssi.bsf
├── fdivision_ssi.v
├── fdivision_unequal.bsf
├── fdivision_unequal.v
├── FPGA_RAM.asm.rpt
├── FPGA_RAM.cdf
├── FPGA_RAM.done
├── FPGA_RAM.dpf
├── FPGA_RAM.fit.rpt
├── FPGA_RAM.fit.smsg
├── FPGA_RAM.fit.summary
├── FPGA_RAM.flow.rpt
├── FPGA_RAM.map.rpt
├── FPGA_RAM.map.smsg
├── FPGA_RAM.map.summary
├── FPGA_RAM.pin
├── FPGA_RAM.pof
├── FPGA_RAM.qpf
├── FPGA_RAM.qsf
├── FPGA_RAM.qws
├── FPGA_RAM.sim.rpt
├── FPGA_RAM.sof
├── FPGA_RAM.sta.rpt
├── FPGA_RAM.sta.summary
├── FPGA_RAM.tan.rpt
├── FPGA_RAM.tan.summary
├── FPGA_SSI_DSP_FPGA.bdf
├── gray_selector.bsf
├── gray_selector.v
├── pll.bsf
├── pll.ppf
├── pll.v
├── pll_wave0.jpg
├── pll_waveforms.html
├── prev_cmp_FPGA_RAM.qmsg
├── ram00.bsf
├── ram00.v
├── ram00.v.bak
├── rd_data.bsf
├── rd_data.v
├── ready_s.v
├── serial_to_parallel.bsf
├── serial_to_parallel.v
├── ssi.bdf
├── ssi.bsf
├── ssi_clk.bsf
├── ssi_clk.v
└── wave2.vwf

2 directories, 132 files