基于mips的5级流水cpu verilog

【实例简介】
基于mips的基本5级流水线cpu verilog实现 有结构图
【实例截图】
【核心代码】
myCPU
└── myCPU
├── adder.v
├── adder.v.bak
├── ALU.v
├── ALU.v.bak
├── Branch_control.v
├── Branch_control.v.bak
├── control_unit.v
├── CPU_Final.jpg
├── cu.v
├── cu.v.bak
├── EX_MEM.v
├── EX_MEM.v.bak
├── expander.v
├── expander.v.bak
├── GROUP_ten_CPU.cr.mti
├── GROUP_ten_CPU.mpf
├── Group_Ten_CPU.v
├── Group_Ten_CPU.v.bak
├── hazard_detect.v
├── hazard_detect.v.bak
├── ID_EX.v
├── ID_EX.v.bak
├── IF_ID.v
├── IF_ID.v.bak
├── IR.v
├── mem.v
├── mem.v.bak
├── MEM_WB.v
├── MEM_WB.v.bak
├── mux-2.v
├── mux-2.v.bak
├── mux4.v
├── mux4.v.bak
├── pc.v
├── pc.v.bak
├── register_heap.v
├── register_heap.v.bak
├── register.v
├── testBench1.v
├── testBench1.v.bak
├── testbench2.v
├── testbench2.v.bak
├── testBench3.v
├── testbench_shift.v
├── testbench_shift.v.bak
├── testBench.v.bak
├── transcript
├── transmit_unit.v
├── transmit_unit.v.bak
├── vsim_stacktrace.vstf
├── vsim.wlf
└── work
├── adder
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@u
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@u_controler
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @b@c
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── control_unit
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @c@u
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @c@z@q@s_@c@p@u
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── data_memory
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @e@x_@m@e@m_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── expander
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── expender
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @h@d
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @i@d_@e@x_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @i@f_@i@d_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── _info
├── @i@r
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@e@m_@w@b_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── mux2
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── mux4
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @p@c
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── register
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── register_heap
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── testbench
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── testbench1
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── testbench2
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── testbench_shift
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
└── @t@u
├── _primary.dat
├── _primary.vhd
└── verilog.asm

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