软核cortexM3 的FPGA实现

【实例简介】
在FPGA实现的软核ARM CortexM3 代码.FPGA使用的是xilinx家的 开发工具vivado 和keil 支持debug调试。
【实例截图】
【核心代码】
cortexm3
└── cortexm3
├── cortexm3.cache
│   └── wt
│   ├── java_command_handlers.wdf
│   ├── project.wpc
│   ├── synthesis_details.wdf
│   ├── synthesis.wdf
│   └── webtalk_pa.xml
├── cortexm3.hw
│   └── cortexm3.lpr
├── cortexm3.runs
│   └── synth_1
│   ├── fsm_encoding.os
│   ├── gen_run.xml
│   ├── htr.txt
│   ├── ISEWrap.js
│   ├── ISEWrap.sh
│   ├── m3ds_iot_top.dcp
│   ├── m3ds_iot_top.tcl
│   ├── m3ds_iot_top_utilization_synth.pb
│   ├── m3ds_iot_top_utilization_synth.rpt
│   ├── m3ds_iot_top.vds
│   ├── project.wdf
│   ├── rundef.js
│   ├── runme.bat
│   ├── runme.log
│   ├── runme.sh
│   ├── vivado.jou
│   └── vivado.pb
├── cortexm3.srcs
│   └── sources_1
│   └── imports
│   ├── AT421-MN-80001-r0p0-02rel0
│   │   ├── cmsdk
│   │   │   └── logical
│   │   │   └── cmsdk_ahb_to_sram
│   │   │   └── verilog
│   │   │   └── cmsdk_ahb_to_sram.v
│   │   ├── m3designstart
│   │   │   └── logical
│   │   │   ├── cortexm3integration_ds_obs
│   │   │   │   └── verilog
│   │   │   │   ├── cortexm3ds_logic.v
│   │   │   │   └── CORTEXM3INTEGRATIONDS.v
│   │   │   └── models
│   │   │   └── generic
│   │   │   └── static_reg.v
│   │   └── m3designstart_iot
│   │   └── logical
│   │   ├── m3ds_iot_top
│   │   │   └── verilog
│   │   │   └── m3ds_iot_top.v
│   │   ├── models
│   │   │   └── modules
│   │   │   └── generic
│   │   │   └── p_beid_peripheral_f0_static_reg.v
│   │   ├── p_beid_interconnect_f0
│   │   │   └── verilog
│   │   │   ├── p_beid_interconnect_f0_ahb_code_mux.v
│   │   │   ├── p_beid_interconnect_f0_ahb_to_apb.v
│   │   │   ├── p_beid_interconnect_f0_apb_slave_mux.v
│   │   │   └── p_beid_interconnect_f0.v
│   │   ├── p_beid_interconnect_f0_ahb_mtx
│   │   │   └── verilog
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGAPB0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGEXP0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGEXP1.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGFLASH0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM1.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM2.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM3.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_decoderINITCM3DI.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_decoderINITCM3S.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_decoderINITEXP0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_decoderINITEXP1.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_default_slave.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_input_stage.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGAPB0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGEXP0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGEXP1.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGFLASH0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM0.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM1.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM2.v
│   │   │   ├── p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM3.v
│   │   │   └── p_beid_interconnect_f0_ahb_mtx.v
│   │   └── p_beid_peripheral_f0
│   │   └── verilog
│   │   ├── p_beid_peripheral_f0_timer.v
│   │   └── p_beid_peripheral_f0.v
│   └── verilog
│   └── cmsdk_fpga_sram.v
├── cortexm3.xpr
├── vivado.jou
└── vivado.log

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