基于pll verilog 写的倍频器

【实例简介】
直接用pll写的一个5倍时钟的倍频器，用modelsim已经验证好。
【实例截图】
【核心代码】
pwm
└── pwm
├── db
│   ├── logic_util_heursitic.dat
│   ├── prev_cmp_pwm.qmsg
│   ├── pwm.db_info
│   ├── pwm.eco.cdb
│   └── pwm.sld_design_entry.sci
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── compiled_partitions
│   │   ├── pwm.db_info
│   │   ├── pwm.root_partition.cmp.cdb
│   │   ├── pwm.root_partition.cmp.dfp
│   │   ├── pwm.root_partition.cmp.hdb
│   │   ├── pwm.root_partition.cmp.kpt
│   │   ├── pwm.root_partition.cmp.logdb
│   │   ├── pwm.root_partition.cmp.rcfdb
│   │   ├── pwm.root_partition.cmp.re.rcfdb
│   │   ├── pwm.root_partition.hbdb.cdb
│   │   ├── pwm.root_partition.map.cdb
│   │   ├── pwm.root_partition.map.dpi
│   │   ├── pwm.root_partition.map.hdb
│   │   └── pwm.root_partition.map.kpt
│   └── README
├── pll_bb.v
├── pll_inst.v
├── pll.ppf
├── pll.qip
├── pll.v
├── pwm.asm.rpt
├── pwm.bsf
├── pwm.done
├── pwm.dpf
├── pwm.eda.rpt
├── pwm.fit.rpt
├── pwm.fit.smsg
├── pwm.fit.summary
├── pwm.flow.rpt
├── pwm.map.rpt
├── pwm.map.summary
├── pwm_nativelink_simulation.rpt
├── pwm.pin
├── pwm.pof
├── pwm.qpf
├── pwm.qsf
├── pwm.qws
├── pwm.sof
├── pwm.tan.rpt
├── pwm.tan.summary
├── pwm.v
├── pwm.v.bak
└── simulation
└── modelsim
├── greybox_tmp
│   └── cbx_args.txt
├── modelsim.ini
├── msim_transcript
├── pll.qip
├── pwm_modelsim.xrf
├── pwm_run_msim_rtl_verilog.do
├── pwm_run_msim_rtl_verilog.do.bak
├── pwm_run_msim_rtl_verilog.do.bak1
├── pwm_run_msim_rtl_verilog.do.bak10
├── pwm_run_msim_rtl_verilog.do.bak11
├── pwm_run_msim_rtl_verilog.do.bak2
├── pwm_run_msim_rtl_verilog.do.bak3
├── pwm_run_msim_rtl_verilog.do.bak4
├── pwm_run_msim_rtl_verilog.do.bak5
├── pwm_run_msim_rtl_verilog.do.bak6
├── pwm_run_msim_rtl_verilog.do.bak7
├── pwm_run_msim_rtl_verilog.do.bak8
├── pwm_run_msim_rtl_verilog.do.bak9
├── pwm.sft
├── pwm.vo
├── pwm_v.sdo
├── pwm.vt
├── pwm.vt.bak
├── rtl_work
│   ├── _info
│   ├── pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── pwm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── pwm_vlg_tst
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   └── _vmake
└── vsim.wlf

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