pi/4dqpsk 调制 fpga仿真

【实例简介】
这是一个用fpga实现的pi/4dqpsk 调制，用的是Verilog语言，使用quartus ii平台
【实例截图】
【核心代码】
pingjie1
└── pingjie1
├── prj
│   ├── 4dqpsk.asm.rpt
│   ├── 4dqpsk.done
│   ├── 4dqpsk.eda.rpt
│   ├── 4dqpsk.fit.rpt
│   ├── 4dqpsk.fit.smsg
│   ├── 4dqpsk.fit.summary
│   ├── 4dqpsk.flow.rpt
│   ├── 4dqpsk.map.rpt
│   ├── 4dqpsk.map.summary
│   ├── 4dqpsk_nativelink_simulation.rpt
│   ├── 4dqpsk.pin
│   ├── 4dqpsk.qpf
│   ├── 4dqpsk.qsf
│   ├── 4dqpsk.sof
│   ├── 4dqpsk.sta.rpt
│   ├── 4dqpsk.sta.summary
│   ├── db
│   │   ├── 4dqpsk.(0).cnf.cdb
│   │   ├── 4dqpsk.(0).cnf.hdb
│   │   ├── 4dqpsk.(1).cnf.cdb
│   │   ├── 4dqpsk.(1).cnf.hdb
│   │   ├── 4dqpsk.(2).cnf.cdb
│   │   ├── 4dqpsk.(2).cnf.hdb
│   │   ├── 4dqpsk.(3).cnf.cdb
│   │   ├── 4dqpsk.(3).cnf.hdb
│   │   ├── 4dqpsk.(4).cnf.cdb
│   │   ├── 4dqpsk.(4).cnf.hdb
│   │   ├── 4dqpsk.amm.cdb
│   │   ├── 4dqpsk.asm.qmsg
│   │   ├── 4dqpsk.asm.rdb
│   │   ├── 4dqpsk.cbx.xml
│   │   ├── 4dqpsk.cmp.kpt
│   │   ├── 4dqpsk.cmp_merge.kpt
│   │   ├── 4dqpsk.cmp.rdb
│   │   ├── 4dqpsk.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│   │   ├── 4dqpsk.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│   │   ├── 4dqpsk.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│   │   ├── 4dqpsk.db_info
│   │   ├── 4dqpsk.eda.qmsg
│   │   ├── 4dqpsk.fit.qmsg
│   │   ├── 4dqpsk.hier_info
│   │   ├── 4dqpsk.hif
│   │   ├── 4dqpsk.idb.cdb
│   │   ├── 4dqpsk.lpc.html
│   │   ├── 4dqpsk.lpc.rdb
│   │   ├── 4dqpsk.lpc.txt
│   │   ├── 4dqpsk.map_bb.cdb
│   │   ├── 4dqpsk.map_bb.hdb
│   │   ├── 4dqpsk.map_bb.logdb
│   │   ├── 4dqpsk.map.bpm
│   │   ├── 4dqpsk.map.cdb
│   │   ├── 4dqpsk.map.hdb
│   │   ├── 4dqpsk.map.kpt
│   │   ├── 4dqpsk.map.logdb
│   │   ├── 4dqpsk.map.qmsg
│   │   ├── 4dqpsk.pre_map.cdb
│   │   ├── 4dqpsk.pre_map.hdb
│   │   ├── 4dqpsk.rtlv.hdb
│   │   ├── 4dqpsk.rtlv_sg.cdb
│   │   ├── 4dqpsk.rtlv_sg_swap.cdb
│   │   ├── 4dqpsk.sgdiff.cdb
│   │   ├── 4dqpsk.sgdiff.hdb
│   │   ├── 4dqpsk.sld_design_entry_dsc.sci
│   │   ├── 4dqpsk.sld_design_entry.sci
│   │   ├── 4dqpsk.smart_action.txt
│   │   ├── 4dqpsk.sta.qmsg
│   │   ├── 4dqpsk.sta.rdb
│   │   ├── 4dqpsk.syn_hier_info
│   │   ├── 4dqpsk.tiscmp.fast_1200mv_0c.ddb
│   │   ├── 4dqpsk.tiscmp.fastest_slow_1200mv_0c.ddb
│   │   ├── 4dqpsk.tiscmp.fastest_slow_1200mv_85c.ddb
│   │   ├── 4dqpsk.tiscmp.slow_1200mv_0c.ddb
│   │   ├── 4dqpsk.tiscmp.slow_1200mv_85c.ddb
│   │   ├── 4dqpsk.tis_db_list.ddb
│   │   ├── 4dqpsk.tmw_info
│   │   ├── logic_util_heursitic.dat
│   │   └── prev_cmp_4dqpsk.qmsg
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── 4dqpsk.db_info
│   │   │   ├── 4dqpsk.root_partition.cmp.cdb
│   │   │   ├── 4dqpsk.root_partition.cmp.dfp
│   │   │   ├── 4dqpsk.root_partition.cmp.hdb
│   │   │   ├── 4dqpsk.root_partition.cmp.kpt
│   │   │   ├── 4dqpsk.root_partition.cmp.logdb
│   │   │   ├── 4dqpsk.root_partition.cmp.rcfdb
│   │   │   ├── 4dqpsk.root_partition.map.cdb
│   │   │   ├── 4dqpsk.root_partition.map.dpi
│   │   │   ├── 4dqpsk.root_partition.map.hbdb.cdb
│   │   │   ├── 4dqpsk.root_partition.map.hbdb.hb_info
│   │   │   ├── 4dqpsk.root_partition.map.hbdb.hdb
│   │   │   ├── 4dqpsk.root_partition.map.hbdb.sig
│   │   │   ├── 4dqpsk.root_partition.map.hdb
│   │   │   └── 4dqpsk.root_partition.map.kpt
│   │   └── README
│   └── simulation
│   └── modelsim
│   ├── 4dqpsk_8_1200mv_0c_slow.vo
│   ├── 4dqpsk_8_1200mv_0c_v_slow.sdo
│   ├── 4dqpsk_8_1200mv_85c_slow.vo
│   ├── 4dqpsk_8_1200mv_85c_v_slow.sdo
│   ├── 4dqpsk_min_1200mv_0c_fast.vo
│   ├── 4dqpsk_min_1200mv_0c_v_fast.sdo
│   ├── 4dqpsk_modelsim.xrf
│   ├── 4dqpsk_run_msim_rtl_verilog.do
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak1
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak10
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak11
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak2
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak3
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak4
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak5
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak6
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak7
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak8
│   ├── 4dqpsk_run_msim_rtl_verilog.do.bak9
│   ├── 4dqpsk.sft
│   ├── 4dqpsk.vo
│   ├── 4dqpsk_v.sdo
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── _info
│   │   ├── _lib1_0.qdb
│   │   ├── _lib1_0.qpg
│   │   ├── _lib1_0.qtl
│   │   ├── _lib.qdb
│   │   └── _vmake
│   └── vsim.wlf
├── rtl
│   ├── dds.mif
│   ├── pahse_code_top.v
│   ├── pahse_code_top.v.bak
│   ├── phase_code.v
│   ├── phase_code.v.bak
│   ├── serial_to_para.v
│   ├── source_top.v
│   ├── source_top.v.bak
│   ├── source.v
│   └── source.v.bak
└── testbench
├── phase_code_top_tb.v
├── phase_code_top_tb.v.bak
├── serial_to_para_tb.v
├── serial_to_para_tb.v.bak
├── source_tb.v
├── source_top_tb.v
└── source_top_tb.v.bak

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