实例介绍
【实例简介】
verilog hdl vhdl实用例子100个 quartus 2 仿真 源程序
【实例截图】
【核心代码】
100vhdl例子
└── 100vhdl例子
├── 100vhdl例子
│ ├── 10_function
│ │ ├── 10_bit_to_int.vhd
│ │ └── README.TXT
│ ├── 11_wiredor
│ │ ├── 11_wiredor.vhd
│ │ └── README.TXT
│ ├── 12_convert
│ │ ├── 12_convert.vhd
│ │ └── README.TXT
│ ├── 13_SHL
│ │ ├── 13_SHL.VHD
│ │ └── README.TXT
│ ├── 14_MVL7_functions
│ │ ├── 14_MVL7_functions.vhd
│ │ └── README.TXT
│ ├── 15_MUX41
│ │ ├── 15_MUX41.VHD
│ │ ├── 15_MVL7_functions.vhd
│ │ ├── 15_MVL7_syn_types.vhd
│ │ ├── 15_test_vectors_mux41.vhd
│ │ ├── 15_TYPES.VHD
│ │ └── README.TXT
│ ├── 16_MUX
│ │ ├── 16_multiple_mux.vhd
│ │ ├── 16_MVL7_functions.vhd
│ │ ├── 16_test_vectors.vhd
│ │ ├── 16_TYPES.VHD
│ │ ├── README.TXT
│ │ └── TYPES.VHD
│ ├── 17_parity
│ │ ├── 17_parity.vhd
│ │ ├── 17_test_bench.vhd
│ │ └── README.TXT
│ ├── 18_LIB
│ │ ├── 18_tech_lib.vhd
│ │ ├── 18_test_lib.vhd
│ │ └── README.TXT
│ ├── 19_test_194
│ │ └── 19_test_194.vhd
│ ├── 1_ADDER
│ │ ├── 1_ADDER
│ │ │ ├── 1_ADDER.exp
│ │ │ ├── files
│ │ │ │ ├── L1.rpt
│ │ │ │ ├── L2.rpt
│ │ │ │ └── L3.rpt
│ │ │ └── workdirs
│ │ │ ├── aa
│ │ │ │ ├── ADDER.sim
│ │ │ │ ├── ADDER.syn
│ │ │ │ ├── Anal.info
│ │ │ │ └── Anal.out
│ │ │ └── WORK
│ │ │ ├── Anal.info
│ │ │ ├── Anal.out
│ │ │ ├── BIT_RTL_ADDER.sim
│ │ │ └── BIT_RTL_ADDER.syn
│ │ ├── 1_adder.acf
│ │ ├── 1_adder.hif
│ │ ├── 1_adder.mmf
│ │ ├── 1_ADDER.VHD
│ │ ├── bir_rtl_adder.acf
│ │ ├── bir_rtl_adder.hif
│ │ ├── bir_rtl_adder.mmf
│ │ ├── bir_rtl_adder.tdf
│ │ ├── bit_rtl_adder.acf
│ │ ├── bit_rtl_adder.hif
│ │ ├── bit_rtl_adder.mmf
│ │ ├── bit_rtl_adder.vhd
│ │ ├── LIB.DLS
│ │ ├── README.TXT
│ │ └── U2268397.DLS
│ ├── 20_test_159
│ │ └── 20_test_159.vhd
│ ├── 21_test_13a
│ │ └── 21_test_13a.vhd
│ ├── 22_deadlock
│ │ └── 22_deadlock.vhd
│ ├── 23_test_120
│ │ └── 23_Test_120.vhd
│ ├── 24_test_195
│ │ └── 24_test_195.vhd
│ ├── 25_test_1
│ │ ├── 25_test_1a.vhd
│ │ └── 25_test_1.vhd
│ ├── 26_test_74s
│ │ └── 26_test_74s.vhd
│ ├── 27_test_16
│ │ └── 27_test_16.vhd
│ ├── 28_test_64a
│ │ └── 28_Test_64a.vhd
│ ├── 29_test_35
│ │ └── 29_Test_35.vhd
│ ├── 2_ADDER
│ │ ├── 2_ADDER.VHD
│ │ └── README.TXT
│ ├── 30_test_3
│ │ └── 30_Test_3.vhd
│ ├── 31_test_35b
│ │ └── 31_test_35b.vhd
│ ├── 32_test_110b
│ │ └── 32_test_110b.vhd
│ ├── 33_comparer
│ │ ├── 33_comparer.vhd
│ │ ├── 33_COMP.VHD
│ │ ├── 33_SIMU.VHD
│ │ └── README.TXT
│ ├── 34_BUS
│ │ ├── 34_readwrite_stim.vhd
│ │ ├── 34_readwrite.VHD
│ │ └── README.TXT
│ ├── 35_486_bus
│ │ ├── 35_486_bus.vhd
│ │ ├── 35_486_sys.vhd
│ │ ├── 35_bit_pack.vhd
│ │ ├── 35_bus_test.vhd
│ │ ├── 35_ram_controller.vhd
│ │ ├── 75_RAM.VHD
│ │ └── README.TXT
│ ├── 36_GCD
│ │ ├── 36_GCD.VHD
│ │ ├── 36_TEST.VHD
│ │ └── README.TXT
│ ├── 37_test_105
│ │ └── 37_test_105.vhd
│ ├── 38_test_28
│ │ └── 38_Test_28.vhd
│ ├── 39_wst0dp
│ │ ├── 39_wst0dp.vhd
│ │ └── README.TXT
│ ├── 3_MUL
│ │ ├── 3_MUL.VHD
│ │ └── README.TXT
│ ├── 40_generic_dec
│ │ ├── 40_generic_dec.vhd
│ │ └── README.TXT
│ ├── 41_generic_testbench
│ │ ├── 40_generic_dec.vhd
│ │ ├── 41_generic_testbench.vhd
│ │ └── README.TXT
│ ├── 42_MIX
│ │ ├── 42_MIX.VHD
│ │ └── README.TXT
│ ├── 43_register
│ │ ├── 43_shift_reg.vhd
│ │ ├── 43_test_register.vhd
│ │ └── README.TXT
│ ├── 44_reg_counter
│ │ ├── 44_MVL7_functions.vhd
│ │ ├── 44_reg_counter.vhd
│ │ ├── 44_synthesis_types.vhd
│ │ ├── 44_test_vector.vhd
│ │ ├── 44_TYPES.VHD
│ │ └── README.TXT
│ ├── 45_test_63
│ │ └── 45_test_63.vhd
│ ├── 46_generic
│ │ ├── 46_default_generic.vhd
│ │ └── README.TXT
│ ├── 47_CONST
│ │ └── 47_const_test.vhd
│ ├── 48_test_18e
│ │ └── 48_test_18e.vhd
│ ├── 49_DELTA
│ │ └── 49_TEST.VHD
│ ├── 4_COMP
│ │ ├── 4_COMP.VHD
│ │ └── README.TXT
│ ├── 50_test_18e
│ │ └── 50_test_18e.vhd
│ ├── 51_test_113
│ │ └── 51_test_113.vhd
│ ├── 52_divider
│ │ ├── 52_Divider_stim.vhd
│ │ ├── 52_DIVIDER.vhd
│ │ └── README.TXT
│ ├── 53_counter
│ │ ├── 53_counter_testbench.vhd
│ │ ├── 53_counter.vhd
│ │ └── README.TXT
│ ├── 54_display
│ │ ├── 54_display_stim.vhd
│ │ ├── 54_display.vhd
│ │ └── README.TXT
│ ├── 55_falsepath
│ │ ├── 55_falsepath_stim.vhd
│ │ ├── 55_falsepath.vhd
│ │ └── README.TXT
│ ├── 56_prefetch
│ │ ├── 56_prefetch.vhd
│ │ ├── 56_STIM.VHD
│ │ ├── 56_Vhdl.vhd
│ │ └── README.TXT
│ ├── 57_instruction_dec
│ │ └── 57_instruction_dec.vhd
│ ├── 58_decoder
│ │ └── 58_decoder.vhd
│ ├── 59_decoder
│ │ └── 59_decoder.vhd
│ ├── 5_MUX2
│ │ ├── 5_MUX2.VHD
│ │ └── README.TXT
│ ├── 61_assign
│ │ ├── 61_assign.vhd
│ │ ├── 61_Logic.vhd
│ │ └── README.TXT
│ ├── 62_GCD
│ │ ├── 62_gcd_stim.vhd
│ │ ├── 62_GCD.VHD
│ │ └── README.TXT
│ ├── 63_gcd_disp
│ │ ├── 63_gcd_disp.vhd
│ │ ├── 63_STIM.VHD
│ │ ├── 63_VHDL.VHD
│ │ └── README.TXT
│ ├── 64_TLC
│ │ ├── 64_test_vectors.vhd
│ │ ├── 64_TLC.VHD
│ │ └── README.TXT
│ ├── 65_conditioner
│ │ ├── 65_conditioner_stim.VHD
│ │ ├── 65_conditioner.VHD
│ │ └── README.TXT
│ ├── 66_FIR
│ │ ├── 66_FIR.VHD
│ │ ├── 66_PACK.VHD
│ │ ├── 66_signed.vhd
│ │ └── 66_testfir.vhd
│ ├── 67_ellipf
│ │ ├── 67_ellipf.vhd
│ │ ├── 67_PACK.VHD
│ │ ├── 67_test_vector.vhd
│ │ └── README.TXT
│ ├── 68_alarm_controller
│ │ ├── 68_alarm_controller.vhd
│ │ ├── 68_tb_alarm_controller.vhd
│ │ ├── 69_p_alarm_clock.vhd
│ │ └── README.TXT
│ ├── 69_decoder
│ │ ├── 69_decoder.vhd
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 69_tb_decoder.vhd
│ │ └── README.TXT
│ ├── 6_REG
│ │ ├── 6_REG.VHD
│ │ └── README.TXT
│ ├── 70_alarm_buffer
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 70_buffer.vhd
│ │ ├── 70_tb_buffer.vhd
│ │ └── README.TXT
│ ├── 71_alarm_counter
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 71_alarm_counter.vhd
│ │ ├── 71_alarm_reg.vhd
│ │ ├── 71_tb_alarm_counter.vhd
│ │ ├── 71_tb_alarm_reg.vhd
│ │ └── README.TXT
│ ├── 72_alarm_display
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 72_display_driver.vhd
│ │ ├── 72_tb_display_driver.vhd
│ │ └── README.TXT
│ ├── 73_alarm_fq
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 73_fq_divider.vhd
│ │ ├── 73_tb_fq_divider.vhd
│ │ └── README.TXT
│ ├── 74_alarm_clock
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 74_alarm_clock.vhd
│ │ ├── 74_tb_alarm_clock.vhd
│ │ └── README.TXT
│ ├── 75_RAM
│ │ ├── 35_bit_pack.vhd
│ │ ├── 75_RAM.VHD
│ │ └── README.TXT
│ ├── 76_PID
│ │ ├── 76_Fpu.vhd
│ │ ├── 76_pid_stim.vhd
│ │ ├── 76_Pid.vhd
│ │ └── README.TXT
│ ├── 77_NPS
│ │ └── README.TXT
│ ├── 78_alu_input
│ │ ├── 78_alu_inputs.vhd
│ │ ├── 78_test_vectors.vhd
│ │ └── README.TXT
│ ├── 79_ALU
│ │ ├── 79_ALU.VHD
│ │ ├── 79_test_vectors.vhd
│ │ └── README.TXT
│ ├── 7_shiftreg
│ │ ├── 7_MVL7_functions.vhd
│ │ ├── 7_shiftreg.vhd
│ │ ├── 7_synthesis_types.vhd
│ │ ├── 7_test_vector.vhd
│ │ ├── 7_TYPES.VHD
│ │ └── README.TXT
│ ├── 80_MEM
│ │ ├── 80_mem_stim.vhd
│ │ ├── 80_MEM.VHD
│ │ └── README.TXT
│ ├── 81_Q_REG
│ │ ├── 81_q_reg_stim.vhd
│ │ ├── 81_Q_REG.VHD
│ │ └── README.TXT
│ ├── 82_output_shifter
│ │ ├── 82_output_and_shifter.vhd
│ │ ├── 82_output_shifter_stim.vhd
│ │ └── README.TXT
│ ├── 83_multiplexer
│ │ ├── 83_multiplexer_stim.vhd
│ │ ├── 83_multiplexer.vhd
│ │ └── README.TXT
│ ├── 84_REG
│ │ ├── 84_reg_stim.vhd
│ │ ├── 84_REG.VHD
│ │ └── README.TXT
│ ├── 85_UPC
│ │ ├── 85_upc_stim.vhd
│ │ ├── 85_UPC.VHD
│ │ └── README.TXT
│ ├── 86_STACK
│ │ ├── 86_stack_stim.vhd
│ │ ├── 86_STACK.VHD
│ │ └── README.TXT
│ ├── 87_control
│ │ ├── 87_control_stim.vhd
│ │ ├── 87_control.vhd
│ │ └── README.TXT
│ ├── 88_arms_counter
│ │ ├── 88_arms_counter_stim.vhd
│ │ ├── 88_ARMS_COUNTER.vhd
│ │ ├── 88_pack_2_0.vhd
│ │ └── README.TXT
│ ├── 89_full_adder
│ │ ├── 89_full_adder_stim.vhd
│ │ ├── 89_Full_adder.vhd
│ │ ├── 89_pack_2_0.vhd
│ │ └── README.TXT
│ ├── 8_BITPKG
│ │ ├── 8_BITPKG.VHD
│ │ ├── 8_bit_rtl_lib.vhd
│ │ └── README.TXT
│ ├── 90_WSS
│ │ ├── 90_wss_component.vhd
│ │ ├── 90_wss_coprocessor.vhd
│ │ ├── 90_wss_subtype.vhd
│ │ └── README.TXT
│ ├── 91_WSS
│ │ ├── 90_wss_component.vhd
│ │ ├── 90_wss_subtype.vhd
│ │ ├── 91_wss_mem_sequence.vhd
│ │ └── README.TXT
│ ├── 92_WSS
│ │ ├── 90_wss_component.vhd
│ │ ├── 90_wss_subtype.vhd
│ │ ├── 92_wss_stringreg.vhd
│ │ └── README.TXT
│ ├── 93_WSS
│ │ ├── 90_wss_component.vhd
│ │ ├── 90_wss_subtype.vhd
│ │ ├── 93_wss_top.vhd
│ │ ├── 93_WSS.VHD
│ │ └── README.TXT
│ ├── 94_SPARC
│ │ └── README.TXT
│ └── 9_MVL7_TYPES
│ ├── 9_MVL7_types.vhd
│ └── README.TXT
├── vhdl100.pdf
└── VHDL语言100例详解 511页 7.4M.pdf
100 directories, 275 files
verilog hdl vhdl实用例子100个 quartus 2 仿真 源程序
【实例截图】
【核心代码】
100vhdl例子
└── 100vhdl例子
├── 100vhdl例子
│ ├── 10_function
│ │ ├── 10_bit_to_int.vhd
│ │ └── README.TXT
│ ├── 11_wiredor
│ │ ├── 11_wiredor.vhd
│ │ └── README.TXT
│ ├── 12_convert
│ │ ├── 12_convert.vhd
│ │ └── README.TXT
│ ├── 13_SHL
│ │ ├── 13_SHL.VHD
│ │ └── README.TXT
│ ├── 14_MVL7_functions
│ │ ├── 14_MVL7_functions.vhd
│ │ └── README.TXT
│ ├── 15_MUX41
│ │ ├── 15_MUX41.VHD
│ │ ├── 15_MVL7_functions.vhd
│ │ ├── 15_MVL7_syn_types.vhd
│ │ ├── 15_test_vectors_mux41.vhd
│ │ ├── 15_TYPES.VHD
│ │ └── README.TXT
│ ├── 16_MUX
│ │ ├── 16_multiple_mux.vhd
│ │ ├── 16_MVL7_functions.vhd
│ │ ├── 16_test_vectors.vhd
│ │ ├── 16_TYPES.VHD
│ │ ├── README.TXT
│ │ └── TYPES.VHD
│ ├── 17_parity
│ │ ├── 17_parity.vhd
│ │ ├── 17_test_bench.vhd
│ │ └── README.TXT
│ ├── 18_LIB
│ │ ├── 18_tech_lib.vhd
│ │ ├── 18_test_lib.vhd
│ │ └── README.TXT
│ ├── 19_test_194
│ │ └── 19_test_194.vhd
│ ├── 1_ADDER
│ │ ├── 1_ADDER
│ │ │ ├── 1_ADDER.exp
│ │ │ ├── files
│ │ │ │ ├── L1.rpt
│ │ │ │ ├── L2.rpt
│ │ │ │ └── L3.rpt
│ │ │ └── workdirs
│ │ │ ├── aa
│ │ │ │ ├── ADDER.sim
│ │ │ │ ├── ADDER.syn
│ │ │ │ ├── Anal.info
│ │ │ │ └── Anal.out
│ │ │ └── WORK
│ │ │ ├── Anal.info
│ │ │ ├── Anal.out
│ │ │ ├── BIT_RTL_ADDER.sim
│ │ │ └── BIT_RTL_ADDER.syn
│ │ ├── 1_adder.acf
│ │ ├── 1_adder.hif
│ │ ├── 1_adder.mmf
│ │ ├── 1_ADDER.VHD
│ │ ├── bir_rtl_adder.acf
│ │ ├── bir_rtl_adder.hif
│ │ ├── bir_rtl_adder.mmf
│ │ ├── bir_rtl_adder.tdf
│ │ ├── bit_rtl_adder.acf
│ │ ├── bit_rtl_adder.hif
│ │ ├── bit_rtl_adder.mmf
│ │ ├── bit_rtl_adder.vhd
│ │ ├── LIB.DLS
│ │ ├── README.TXT
│ │ └── U2268397.DLS
│ ├── 20_test_159
│ │ └── 20_test_159.vhd
│ ├── 21_test_13a
│ │ └── 21_test_13a.vhd
│ ├── 22_deadlock
│ │ └── 22_deadlock.vhd
│ ├── 23_test_120
│ │ └── 23_Test_120.vhd
│ ├── 24_test_195
│ │ └── 24_test_195.vhd
│ ├── 25_test_1
│ │ ├── 25_test_1a.vhd
│ │ └── 25_test_1.vhd
│ ├── 26_test_74s
│ │ └── 26_test_74s.vhd
│ ├── 27_test_16
│ │ └── 27_test_16.vhd
│ ├── 28_test_64a
│ │ └── 28_Test_64a.vhd
│ ├── 29_test_35
│ │ └── 29_Test_35.vhd
│ ├── 2_ADDER
│ │ ├── 2_ADDER.VHD
│ │ └── README.TXT
│ ├── 30_test_3
│ │ └── 30_Test_3.vhd
│ ├── 31_test_35b
│ │ └── 31_test_35b.vhd
│ ├── 32_test_110b
│ │ └── 32_test_110b.vhd
│ ├── 33_comparer
│ │ ├── 33_comparer.vhd
│ │ ├── 33_COMP.VHD
│ │ ├── 33_SIMU.VHD
│ │ └── README.TXT
│ ├── 34_BUS
│ │ ├── 34_readwrite_stim.vhd
│ │ ├── 34_readwrite.VHD
│ │ └── README.TXT
│ ├── 35_486_bus
│ │ ├── 35_486_bus.vhd
│ │ ├── 35_486_sys.vhd
│ │ ├── 35_bit_pack.vhd
│ │ ├── 35_bus_test.vhd
│ │ ├── 35_ram_controller.vhd
│ │ ├── 75_RAM.VHD
│ │ └── README.TXT
│ ├── 36_GCD
│ │ ├── 36_GCD.VHD
│ │ ├── 36_TEST.VHD
│ │ └── README.TXT
│ ├── 37_test_105
│ │ └── 37_test_105.vhd
│ ├── 38_test_28
│ │ └── 38_Test_28.vhd
│ ├── 39_wst0dp
│ │ ├── 39_wst0dp.vhd
│ │ └── README.TXT
│ ├── 3_MUL
│ │ ├── 3_MUL.VHD
│ │ └── README.TXT
│ ├── 40_generic_dec
│ │ ├── 40_generic_dec.vhd
│ │ └── README.TXT
│ ├── 41_generic_testbench
│ │ ├── 40_generic_dec.vhd
│ │ ├── 41_generic_testbench.vhd
│ │ └── README.TXT
│ ├── 42_MIX
│ │ ├── 42_MIX.VHD
│ │ └── README.TXT
│ ├── 43_register
│ │ ├── 43_shift_reg.vhd
│ │ ├── 43_test_register.vhd
│ │ └── README.TXT
│ ├── 44_reg_counter
│ │ ├── 44_MVL7_functions.vhd
│ │ ├── 44_reg_counter.vhd
│ │ ├── 44_synthesis_types.vhd
│ │ ├── 44_test_vector.vhd
│ │ ├── 44_TYPES.VHD
│ │ └── README.TXT
│ ├── 45_test_63
│ │ └── 45_test_63.vhd
│ ├── 46_generic
│ │ ├── 46_default_generic.vhd
│ │ └── README.TXT
│ ├── 47_CONST
│ │ └── 47_const_test.vhd
│ ├── 48_test_18e
│ │ └── 48_test_18e.vhd
│ ├── 49_DELTA
│ │ └── 49_TEST.VHD
│ ├── 4_COMP
│ │ ├── 4_COMP.VHD
│ │ └── README.TXT
│ ├── 50_test_18e
│ │ └── 50_test_18e.vhd
│ ├── 51_test_113
│ │ └── 51_test_113.vhd
│ ├── 52_divider
│ │ ├── 52_Divider_stim.vhd
│ │ ├── 52_DIVIDER.vhd
│ │ └── README.TXT
│ ├── 53_counter
│ │ ├── 53_counter_testbench.vhd
│ │ ├── 53_counter.vhd
│ │ └── README.TXT
│ ├── 54_display
│ │ ├── 54_display_stim.vhd
│ │ ├── 54_display.vhd
│ │ └── README.TXT
│ ├── 55_falsepath
│ │ ├── 55_falsepath_stim.vhd
│ │ ├── 55_falsepath.vhd
│ │ └── README.TXT
│ ├── 56_prefetch
│ │ ├── 56_prefetch.vhd
│ │ ├── 56_STIM.VHD
│ │ ├── 56_Vhdl.vhd
│ │ └── README.TXT
│ ├── 57_instruction_dec
│ │ └── 57_instruction_dec.vhd
│ ├── 58_decoder
│ │ └── 58_decoder.vhd
│ ├── 59_decoder
│ │ └── 59_decoder.vhd
│ ├── 5_MUX2
│ │ ├── 5_MUX2.VHD
│ │ └── README.TXT
│ ├── 61_assign
│ │ ├── 61_assign.vhd
│ │ ├── 61_Logic.vhd
│ │ └── README.TXT
│ ├── 62_GCD
│ │ ├── 62_gcd_stim.vhd
│ │ ├── 62_GCD.VHD
│ │ └── README.TXT
│ ├── 63_gcd_disp
│ │ ├── 63_gcd_disp.vhd
│ │ ├── 63_STIM.VHD
│ │ ├── 63_VHDL.VHD
│ │ └── README.TXT
│ ├── 64_TLC
│ │ ├── 64_test_vectors.vhd
│ │ ├── 64_TLC.VHD
│ │ └── README.TXT
│ ├── 65_conditioner
│ │ ├── 65_conditioner_stim.VHD
│ │ ├── 65_conditioner.VHD
│ │ └── README.TXT
│ ├── 66_FIR
│ │ ├── 66_FIR.VHD
│ │ ├── 66_PACK.VHD
│ │ ├── 66_signed.vhd
│ │ └── 66_testfir.vhd
│ ├── 67_ellipf
│ │ ├── 67_ellipf.vhd
│ │ ├── 67_PACK.VHD
│ │ ├── 67_test_vector.vhd
│ │ └── README.TXT
│ ├── 68_alarm_controller
│ │ ├── 68_alarm_controller.vhd
│ │ ├── 68_tb_alarm_controller.vhd
│ │ ├── 69_p_alarm_clock.vhd
│ │ └── README.TXT
│ ├── 69_decoder
│ │ ├── 69_decoder.vhd
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 69_tb_decoder.vhd
│ │ └── README.TXT
│ ├── 6_REG
│ │ ├── 6_REG.VHD
│ │ └── README.TXT
│ ├── 70_alarm_buffer
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 70_buffer.vhd
│ │ ├── 70_tb_buffer.vhd
│ │ └── README.TXT
│ ├── 71_alarm_counter
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 71_alarm_counter.vhd
│ │ ├── 71_alarm_reg.vhd
│ │ ├── 71_tb_alarm_counter.vhd
│ │ ├── 71_tb_alarm_reg.vhd
│ │ └── README.TXT
│ ├── 72_alarm_display
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 72_display_driver.vhd
│ │ ├── 72_tb_display_driver.vhd
│ │ └── README.TXT
│ ├── 73_alarm_fq
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 73_fq_divider.vhd
│ │ ├── 73_tb_fq_divider.vhd
│ │ └── README.TXT
│ ├── 74_alarm_clock
│ │ ├── 69_p_alarm_clock.vhd
│ │ ├── 74_alarm_clock.vhd
│ │ ├── 74_tb_alarm_clock.vhd
│ │ └── README.TXT
│ ├── 75_RAM
│ │ ├── 35_bit_pack.vhd
│ │ ├── 75_RAM.VHD
│ │ └── README.TXT
│ ├── 76_PID
│ │ ├── 76_Fpu.vhd
│ │ ├── 76_pid_stim.vhd
│ │ ├── 76_Pid.vhd
│ │ └── README.TXT
│ ├── 77_NPS
│ │ └── README.TXT
│ ├── 78_alu_input
│ │ ├── 78_alu_inputs.vhd
│ │ ├── 78_test_vectors.vhd
│ │ └── README.TXT
│ ├── 79_ALU
│ │ ├── 79_ALU.VHD
│ │ ├── 79_test_vectors.vhd
│ │ └── README.TXT
│ ├── 7_shiftreg
│ │ ├── 7_MVL7_functions.vhd
│ │ ├── 7_shiftreg.vhd
│ │ ├── 7_synthesis_types.vhd
│ │ ├── 7_test_vector.vhd
│ │ ├── 7_TYPES.VHD
│ │ └── README.TXT
│ ├── 80_MEM
│ │ ├── 80_mem_stim.vhd
│ │ ├── 80_MEM.VHD
│ │ └── README.TXT
│ ├── 81_Q_REG
│ │ ├── 81_q_reg_stim.vhd
│ │ ├── 81_Q_REG.VHD
│ │ └── README.TXT
│ ├── 82_output_shifter
│ │ ├── 82_output_and_shifter.vhd
│ │ ├── 82_output_shifter_stim.vhd
│ │ └── README.TXT
│ ├── 83_multiplexer
│ │ ├── 83_multiplexer_stim.vhd
│ │ ├── 83_multiplexer.vhd
│ │ └── README.TXT
│ ├── 84_REG
│ │ ├── 84_reg_stim.vhd
│ │ ├── 84_REG.VHD
│ │ └── README.TXT
│ ├── 85_UPC
│ │ ├── 85_upc_stim.vhd
│ │ ├── 85_UPC.VHD
│ │ └── README.TXT
│ ├── 86_STACK
│ │ ├── 86_stack_stim.vhd
│ │ ├── 86_STACK.VHD
│ │ └── README.TXT
│ ├── 87_control
│ │ ├── 87_control_stim.vhd
│ │ ├── 87_control.vhd
│ │ └── README.TXT
│ ├── 88_arms_counter
│ │ ├── 88_arms_counter_stim.vhd
│ │ ├── 88_ARMS_COUNTER.vhd
│ │ ├── 88_pack_2_0.vhd
│ │ └── README.TXT
│ ├── 89_full_adder
│ │ ├── 89_full_adder_stim.vhd
│ │ ├── 89_Full_adder.vhd
│ │ ├── 89_pack_2_0.vhd
│ │ └── README.TXT
│ ├── 8_BITPKG
│ │ ├── 8_BITPKG.VHD
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│ │ └── README.TXT
│ ├── 90_WSS
│ │ ├── 90_wss_component.vhd
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│ │ └── README.TXT
│ ├── 91_WSS
│ │ ├── 90_wss_component.vhd
│ │ ├── 90_wss_subtype.vhd
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│ │ └── README.TXT
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