IIC ip核 一个是ALTERA官网的 有一个是网友的

【实例简介】
IIC ip核 一个是ALTERA官网的 有一个是网友的，里面都详细的文档说明！
【实例截图】
【核心代码】
i2c
└── i2c
├── bench
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   └── verilog
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── i2c_slave_model.v
│   ├── i2c_slave_model.v.bak
│   ├── spi_slave_model.v
│   ├── spi_slave_model.v.bak
│   ├── tst_bench_top.v
│   ├── tst_bench_top.v.bak
│   ├── wb_master_model.v
│   └── wb_master_model.v.bak
├── CVS
│   ├── Entries
│   ├── Repository
│   └── Root
├── doc
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── i2c_specs.pdf
│   └── src
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   └── I2C_specs.doc
├── rtl
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── verilog
│   │   ├── CVS
│   │   │   ├── Entries
│   │   │   ├── Repository
│   │   │   └── Root
│   │   ├── i2c_master_bit_ctrl.v
│   │   ├── i2c_master_bit_ctrl.v.bak
│   │   ├── i2c_master_byte_ctrl.v
│   │   ├── i2c_master_byte_ctrl.v.bak
│   │   ├── i2c_master_defines.v
│   │   ├── i2c_master_top.v
│   │   ├── i2c_master_top.v.bak
│   │   └── timescale.v
│   └── vhdl
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── i2c_master_bit_ctrl.vhd
│   ├── i2c_master_byte_ctrl.vhd
│   ├── i2c_master_top.vhd
│   ├── I2C.VHD
│   ├── readme
│   └── tst_ds1621.vhd
├── sim
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── i2c.cr.mti
│   ├── i2c.mpf
│   ├── i2c_verilog
│   │   ├── CVS
│   │   │   ├── Entries
│   │   │   ├── Repository
│   │   │   └── Root
│   │   └── run
│   │   ├── bench.vcd
│   │   ├── CVS
│   │   │   ├── Entries
│   │   │   ├── Repository
│   │   │   └── Root
│   │   ├── INCA_libs
│   │   │   └── CVS
│   │   │   ├── Entries
│   │   │   ├── Repository
│   │   │   └── Root
│   │   ├── ncverilog.key
│   │   ├── ncverilog.log
│   │   ├── run
│   │   └── waves
│   │   └── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── vsim.wlf
│   └── work
│   ├── delay
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_master_bit_ctrl
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_master_byte_ctrl
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_master_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_slave_model
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── maxii_and1
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_and16
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_asynch_lcell
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_b17mux21
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_b5mux21
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_bmux21
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_dffe
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_io
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_latch
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_lcell
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_lcell_register
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_mux21
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_mux41
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_nmux21
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── @m@a@x@i@i_@p@r@i@m_@d@f@f@e
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_routing_wire
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── maxii_ufm
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── tst_bench_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── wb_master_model
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── software
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   ├── drivers
│   │   └── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   └── include
│   ├── CVS
│   │   ├── Entries
│   │   ├── Repository
│   │   └── Root
│   └── oc_i2c_master.h
├── verilog
│   └── CVS
│   ├── Entries
│   ├── Repository
│   └── Root
└── vhdl
└── CVS
├── Entries
├── Repository
└── Root

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