实例介绍
【实例简介】
数字调制解调技术的MATLAB与FPGA实现-Altera/Verilog 光盘源码
【实例截图】
【核心代码】
数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版
└── 数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版
├── autorun.exe
├── autorun.inf
├── comctl32.ocx
├── phei.avi
├── readme.txt
├── Settings.ini
└── 数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版
├── Chapter_2
│ ├── E2_1_BasicWave.m
│ ├── E2_2_SignalProcess.m
│ └── E2_3_fft.m
├── Chapter_3
│ ├── E3_1
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── SymbExam.db_info
│ │ │ │ ├── SymbExam.root_partition.cmp.ammdb
│ │ │ │ ├── SymbExam.root_partition.cmp.cdb
│ │ │ │ ├── SymbExam.root_partition.cmp.dfp
│ │ │ │ ├── SymbExam.root_partition.cmp.hdb
│ │ │ │ ├── SymbExam.root_partition.cmp.kpt
│ │ │ │ ├── SymbExam.root_partition.cmp.logdb
│ │ │ │ ├── SymbExam.root_partition.cmp.rcfdb
│ │ │ │ ├── SymbExam.root_partition.map.cdb
│ │ │ │ ├── SymbExam.root_partition.map.dpi
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.cdb
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.hb_info
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.hdb
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.sig
│ │ │ │ ├── SymbExam.root_partition.map.hdb
│ │ │ │ └── SymbExam.root_partition.map.kpt
│ │ │ └── README
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── @symb@exam
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @symb@exam_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ ├── SymbExam_8_1200mv_0c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_0c_v_slow.sdo
│ │ │ ├── SymbExam_8_1200mv_85c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_85c_v_slow.sdo
│ │ │ ├── SymbExam_min_1200mv_0c_fast.vo
│ │ │ ├── SymbExam_min_1200mv_0c_v_fast.sdo
│ │ │ ├── SymbExam_modelsim.xrf
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak1
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak2
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak3
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak4
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak5
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak6
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak7
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak8
│ │ │ ├── SymbExam.sft
│ │ │ ├── SymbExam.vo
│ │ │ ├── SymbExam_v.sdo
│ │ │ ├── SymbExam.vt
│ │ │ ├── SymbExam.vt.bak
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── SymbExam.v
│ │ │ └── SymbExam.v.bak
│ │ ├── SymbExam.jdi
│ │ ├── SymbExam_nativelink_simulation.rpt
│ │ ├── SymbExam.qpf
│ │ ├── SymbExam.qsf
│ │ └── SymbExam.qws
│ ├── E3_2_QuantArith.m
│ └── E3_2_QuantCoeff.m
├── Chapter_4
│ ├── E4_1_fir1.m
│ ├── E4_2_fir2.m
│ ├── E4_3_FilterCompare.m
│ ├── E4_4_IIR4Functions.m
│ ├── E4_5_FirIpCore
│ │ ├── E4_5_LpfDesign.m
│ │ ├── E4_5_lpf.txt
│ │ ├── E4_5_TestData.m
│ │ ├── E4_5_TestData.txt
│ │ └── FirIPCore
│ │ ├── fir_ast.vhd
│ │ ├── fir_bb.v
│ │ ├── fir.bsf
│ │ ├── fir_coef_int.txt
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_constraints.tcl
│ │ ├── fir.html
│ │ ├── fir_input.txt
│ │ ├── FirIPCore.jdi
│ │ ├── FirIPCore_nativelink_simulation.rpt
│ │ ├── FirIPCore.qpf
│ │ ├── FirIPCore.qsf
│ │ ├── FirIPCore.qws
│ │ ├── FirIPCore.sdc
│ │ ├── fir_mlab.m
│ │ ├── fir_model.m
│ │ ├── fir_msim.tcl
│ │ ├── fir_nativelink.tcl
│ │ ├── fir_param.txt
│ │ ├── fir.qip
│ │ ├── fir_silent_param.txt
│ │ ├── fir_st.v
│ │ ├── fir.v
│ │ ├── fir.vec
│ │ ├── fir.vo
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.cdb
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.dpi
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.hdb
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.kpt
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.logdb
│ │ │ │ ├── FirIPCore.db_info
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.cdb
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.dpi
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.hdb
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.kpt
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.logdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.ammdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.cdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.dfp
│ │ │ │ ├── FirIPCore.root_partition.cmp.hdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.kpt
│ │ │ │ ├── FirIPCore.root_partition.cmp.logdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.rcfdb
│ │ │ │ ├── FirIPCore.root_partition.map.cdb
│ │ │ │ ├── FirIPCore.root_partition.map.dpi
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.cdb
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.hb_info
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.hdb
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.sig
│ │ │ │ ├── FirIPCore.root_partition.map.hdb
│ │ │ │ └── FirIPCore.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── FirIPCore.asm.rpt
│ │ │ ├── FirIPCore.done
│ │ │ ├── FirIPCore.eda.rpt
│ │ │ ├── FirIPCore.fit.rpt
│ │ │ ├── FirIPCore.fit.smsg
│ │ │ ├── FirIPCore.fit.summary
│ │ │ ├── FirIPCore.flow.rpt
│ │ │ ├── FirIPCore.jdi
│ │ │ ├── FirIPCore.map.rpt
│ │ │ ├── FirIPCore.map.summary
│ │ │ ├── FirIPCore.pin
│ │ │ ├── FirIPCore.sta.rpt
│ │ │ ├── FirIPCore.sta.summary
│ │ │ └── FirIPCore_time_limited.sof
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── E4_5_FpgaData.txt
│ │ │ ├── E4_5_TestData.txt
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak1
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak10
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak11
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak2
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak3
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak4
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak5
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak6
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak7
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak8
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak9
│ │ │ ├── FirIPCore.vt
│ │ │ ├── FirIPCore.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── fir
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fir@i@p@core
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fir@i@p@core_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── FirIPCore.v
│ │ │ └── FirIPCore.v.bak
│ │ ├── tb_fir.vhd
│ │ └── velocity.log
│ └── E4_6_IIRCas
│ ├── E4_6_dir2cas.m
│ ├── E4_6_LpfDesign.m
│ ├── E4_6_Qcoe.m
│ └── IIRCas
│ ├── db
│ │ ├── IIRCas.db_info
│ │ ├── IIRCas.qns
│ │ ├── IIRCas.sas
│ │ └── IIRCas.sld_design_entry.sci
│ ├── IIRCas.jdi
│ ├── IIRCas_nativelink_simulation.rpt
│ ├── IIRCas.qpf
│ ├── IIRCas.qsf
│ ├── IIRCas.qws
│ ├── IIRCas.sdc
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── IIRCas.db_info
│ │ │ ├── IIRCas.root_partition.cmp.ammdb
│ │ │ ├── IIRCas.root_partition.cmp.cdb
│ │ │ ├── IIRCas.root_partition.cmp.dfp
│ │ │ ├── IIRCas.root_partition.cmp.hdb
│ │ │ ├── IIRCas.root_partition.cmp.kpt
│ │ │ ├── IIRCas.root_partition.cmp.logdb
│ │ │ ├── IIRCas.root_partition.cmp.rcfdb
│ │ │ ├── IIRCas.root_partition.map.cdb
│ │ │ ├── IIRCas.root_partition.map.dpi
│ │ │ ├── IIRCas.root_partition.map.hbdb.cdb
│ │ │ ├── IIRCas.root_partition.map.hbdb.hb_info
│ │ │ ├── IIRCas.root_partition.map.hbdb.hdb
│ │ │ ├── IIRCas.root_partition.map.hbdb.sig
│ │ │ ├── IIRCas.root_partition.map.hdb
│ │ │ └── IIRCas.root_partition.map.kpt
│ │ └── README
│ ├── output_files
│ │ ├── IIRCas.asm.rpt
│ │ ├── IIRCas.done
│ │ ├── IIRCas.eda.rpt
│ │ ├── IIRCas.fit.rpt
│ │ ├── IIRCas.fit.smsg
│ │ ├── IIRCas.fit.summary
│ │ ├── IIRCas.flow.rpt
│ │ ├── IIRCas.jdi
│ │ ├── IIRCas.map.rpt
│ │ ├── IIRCas.map.summary
│ │ ├── IIRCas.pin
│ │ ├── IIRCas.sof
│ │ ├── IIRCas.sta.rpt
│ │ └── IIRCas.sta.summary
│ ├── simulation
│ │ └── modelsim
│ │ ├── Bin_noise.txt
│ │ ├── Bin_s.txt
│ │ ├── E4_5_TestData.txt
│ │ ├── E4_6_FpgaData.txt
│ │ ├── IIRCas_8_1200mv_0c_slow.vo
│ │ ├── IIRCas_8_1200mv_0c_v_slow.sdo
│ │ ├── IIRCas_8_1200mv_85c_slow.vo
│ │ ├── IIRCas_8_1200mv_85c_v_slow.sdo
│ │ ├── IIRCas_min_1200mv_0c_fast.vo
│ │ ├── IIRCas_min_1200mv_0c_v_fast.sdo
│ │ ├── IIRCas_modelsim.xrf
│ │ ├── IIRCas_run_msim_rtl_verilog.do
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak1
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak10
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak11
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak2
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak3
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak4
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak5
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak6
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak7
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak8
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak9
│ │ ├── IIRCas.sft
│ │ ├── IIRCas.vo
│ │ ├── IIRCas_v.sdo
│ │ ├── IIRCas.vt
│ │ ├── IIRCas.vt.bak
│ │ ├── Int_noise.txt
│ │ ├── Int_s.txt
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── Noiseout.txt
│ │ ├── rtl_work
│ │ │ ├── @first@tap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @i@i@r@cas
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @i@i@r@cas_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @second@tap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── Sout.txt
│ │ └── vsim.wlf
│ └── source
│ ├── FirstTap.v
│ ├── FirstTap.v.bak
│ ├── IIRCas.v
│ ├── IIRCas.v.bak
│ ├── SecondTap.v
│ └── SecondTap.v.bak
├── Chapter_5
│ ├── E5_1_ASKMod
│ │ ├── ASK2_filter.txt
│ │ ├── ASK2.txt
│ │ ├── ASK4_filter.txt
│ │ ├── ASK4.txt
│ │ └── E5_1_AskMod.m
│ ├── E5_2_FpgaASKMod
│ │ └── ASKMod
│ │ ├── ASKMod.jdi
│ │ ├── ASKMod_nativelink_simulation.rpt
│ │ ├── ASKMod.qpf
│ │ ├── ASKMod.qsf
│ │ ├── ASKMod.qws
│ │ ├── ASKMod.sdc
│ │ ├── db
│ │ │ ├── ASKMod.db_info
│ │ │ ├── ASKMod.qns
│ │ │ ├── ASKMod.sas
│ │ │ ├── ASKMod.sld_design_entry.sci
│ │ │ └── ASKMod.tmw_info
│ │ ├── dds_bb.v
│ │ ├── dds.bsf
│ │ ├── dds_cos.hex
│ │ ├── dds.html
│ │ ├── dds_model.m
│ │ ├── dds_nativelink.tcl
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│ │ ├── dds_sin.hex
│ │ ├── dds_st.inc
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│ │ ├── dds_tb.m
│ │ ├── dds_tb.v
│ │ ├── dds_tb.vhd
│ │ ├── dds.v
│ │ ├── dds.vec
│ │ ├── dds_vho_msim.tcl
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│ │ ├── dds_wave.do
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── ASKMod.autoh_e40e1.map.cdb
│ │ │ │ ├── ASKMod.autoh_e40e1.map.dpi
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│ │ │ │ ├── ASKMod.db_info
│ │ │ │ ├── ASKMod.nabbo_fd801.map.cdb
│ │ │ │ ├── ASKMod.nabbo_fd801.map.dpi
│ │ │ │ ├── ASKMod.nabbo_fd801.map.hdb
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│ │ │ │ ├── ASKMod.root_partition.cmp.ammdb
│ │ │ │ ├── ASKMod.root_partition.cmp.cdb
│ │ │ │ ├── ASKMod.root_partition.cmp.dfp
│ │ │ │ ├── ASKMod.root_partition.cmp.hdb
│ │ │ │ ├── ASKMod.root_partition.cmp.kpt
│ │ │ │ ├── ASKMod.root_partition.cmp.logdb
│ │ │ │ ├── ASKMod.root_partition.cmp.rcfdb
│ │ │ │ ├── ASKMod.root_partition.map.cdb
│ │ │ │ ├── ASKMod.root_partition.map.dpi
│ │ │ │ ├── ASKMod.root_partition.map.hbdb.cdb
│ │ │ │ ├── ASKMod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── ASKMod.root_partition.map.hbdb.hdb
│ │ │ │ ├── ASKMod.root_partition.map.hbdb.sig
│ │ │ │ ├── ASKMod.root_partition.map.hdb
│ │ │ │ └── ASKMod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_dxx.v
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│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mady.v
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│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
│ │ │ ├── asj_nco_mob_rw.v
│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_m.v
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│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pxx.v
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cordic_10_m.v
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│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
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│ │ │ ├── cordic_axor_ser.v
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│ │ │ ├── cord_init_pm.v
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│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
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│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
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│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASKMod_run_msim_rtl_verilog.do
│ │ │ ├── ASKMod_run_msim_rtl_verilog.do.bak
│ │ │ ├── ASKMod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── ASKMod.vt
│ │ │ ├── ASKMod.vt.bak
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
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│ │ │ ├── dds_sin.ver
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @a@s@k@mod
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @a@s@k@mod_vlg_tst
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── ASKMod.v
│ │ ├── ASKMod.v.bak
│ │ ├── lpf.xml
│ │ └── velocity.log
│ ├── E5_3_ASKDemod
│ │ ├── E5_3_AskDeMod.m
│ │ └── lpf.txt
│ ├── E5_4_FpgaASKDemod
│ │ └── AskDemod
│ │ ├── AskDemod.jdi
│ │ ├── AskDemod_nativelink_simulation.rpt
│ │ ├── AskDemod.qpf
│ │ ├── AskDemod.qsf
│ │ ├── AskDemod.qws
│ │ ├── AskDemod.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
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│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
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│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
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│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
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│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
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│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
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│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
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│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
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│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
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│ │ │ ├── ser_ctrl_cen.v
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│ │ │ ├── tsadd_cen.v
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│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── AskDemod.autoh_e40e1.map.cdb
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│ │ │ │ ├── AskDemod.autoh_e40e1.map.kpt
│ │ │ │ ├── AskDemod.autoh_e40e1.map.logdb
│ │ │ │ ├── AskDemod.db_info
│ │ │ │ ├── AskDemod.nabbo_fd801.map.cdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.dpi
│ │ │ │ ├── AskDemod.nabbo_fd801.map.hdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.kpt
│ │ │ │ ├── AskDemod.nabbo_fd801.map.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.ammdb
│ │ │ │ ├── AskDemod.root_partition.cmp.cdb
│ │ │ │ ├── AskDemod.root_partition.cmp.dfp
│ │ │ │ ├── AskDemod.root_partition.cmp.hdb
│ │ │ │ ├── AskDemod.root_partition.cmp.kpt
│ │ │ │ ├── AskDemod.root_partition.cmp.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.rcfdb
│ │ │ │ ├── AskDemod.root_partition.map.cdb
│ │ │ │ ├── AskDemod.root_partition.map.dpi
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.cdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.sig
│ │ │ │ ├── AskDemod.root_partition.map.hdb
│ │ │ │ └── AskDemod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASK2_filter.txt
│ │ │ ├── ASK2.txt
│ │ │ ├── ASK4_filter.txt
│ │ │ ├── ASK4.txt
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak3
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak4
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ ├── AskDemod.vht
│ │ │ ├── AskDemod.vht.bak
│ │ │ ├── AskDemod.vt
│ │ │ ├── AskDemod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @ask@demod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @ask@demod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── AskDemod.v
│ │ │ └── AskDemod.v.bak
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E5_5_FpgaASKDemodGate
│ │ └── AskDemod
│ │ ├── AskDemod.jdi
│ │ ├── AskDemod_nativelink_simulation.rpt
│ │ ├── AskDemod.qpf
│ │ ├── AskDemod.qsf
│ │ ├── AskDemod.qws
│ │ ├── AskDemod.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── AskDemod.autoh_e40e1.map.cdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.dpi
│ │ │ │ ├── AskDemod.autoh_e40e1.map.hdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.kpt
│ │ │ │ ├── AskDemod.autoh_e40e1.map.logdb
│ │ │ │ ├── AskDemod.db_info
│ │ │ │ ├── AskDemod.nabbo_fd801.map.cdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.dpi
│ │ │ │ ├── AskDemod.nabbo_fd801.map.hdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.kpt
│ │ │ │ ├── AskDemod.nabbo_fd801.map.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.ammdb
│ │ │ │ ├── AskDemod.root_partition.cmp.cdb
│ │ │ │ ├── AskDemod.root_partition.cmp.dfp
│ │ │ │ ├── AskDemod.root_partition.cmp.hdb
│ │ │ │ ├── AskDemod.root_partition.cmp.kpt
│ │ │ │ ├── AskDemod.root_partition.cmp.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.rcfdb
│ │ │ │ ├── AskDemod.root_partition.map.cdb
│ │ │ │ ├── AskDemod.root_partition.map.dpi
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.cdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.sig
│ │ │ │ ├── AskDemod.root_partition.map.hdb
│ │ │ │ └── AskDemod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASK2_filter.txt
│ │ │ ├── ASK2.txt
│ │ │ ├── ASK4_filter.txt
│ │ │ ├── ASK4.txt
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak3
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak4
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak6
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak7
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak8
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak9
│ │ │ ├── AskDemod.vht
│ │ │ ├── AskDemod.vht.bak
│ │ │ ├── AskDemod.vt
│ │ │ ├── AskDemod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @ask@demod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @ask@demod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @gate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── AskDemod.v
│ │ │ ├── AskDemod.v.bak
│ │ │ ├── Gate.v
│ │ │ └── Gate.v.bak
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E5_6_BitSync
│ │ ├── BitSync
│ │ │ ├── BitSync.jdi
│ │ │ ├── BitSync_nativelink_simulation.rpt
│ │ │ ├── BitSync.qpf
│ │ │ ├── BitSync.qsf
│ │ │ ├── BitSync.qws
│ │ │ ├── BitSync.sdc
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── BitSync.db_info
│ │ │ │ │ ├── BitSync.root_partition.cmp.ammdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.cdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.dfp
│ │ │ │ │ ├── BitSync.root_partition.cmp.hdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.kpt
│ │ │ │ │ ├── BitSync.root_partition.cmp.logdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.rcfdb
│ │ │ │ │ ├── BitSync.root_partition.map.cdb
│ │ │ │ │ ├── BitSync.root_partition.map.dpi
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.sig
│ │ │ │ │ ├── BitSync.root_partition.map.hdb
│ │ │ │ │ └── BitSync.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── BitSync.asm.rpt
│ │ │ │ ├── BitSync.done
│ │ │ │ ├── BitSync.eda.rpt
│ │ │ │ ├── BitSync.fit.rpt
│ │ │ │ ├── BitSync.fit.smsg
│ │ │ │ ├── BitSync.fit.summary
│ │ │ │ ├── BitSync.flow.rpt
│ │ │ │ ├── BitSync.jdi
│ │ │ │ ├── BitSync.map.rpt
│ │ │ │ ├── BitSync.map.smsg
│ │ │ │ ├── BitSync.map.summary
│ │ │ │ ├── BitSync.pin
│ │ │ │ ├── BitSync.sof
│ │ │ │ ├── BitSync.sta.rpt
│ │ │ │ └── BitSync.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── BitSync_8_1200mv_0c_slow.vo
│ │ │ ├── BitSync_8_1200mv_0c_v_slow.sdo
│ │ │ ├── BitSync_8_1200mv_85c_slow.vo
│ │ │ ├── BitSync_8_1200mv_85c_v_slow.sdo
│ │ │ ├── BitSync_min_1200mv_0c_fast.vo
│ │ │ ├── BitSync_min_1200mv_0c_v_fast.sdo
│ │ │ ├── BitSync_modelsim.xrf
│ │ │ ├── BitSync_run_msim_rtl_verilog.do
│ │ │ ├── BitSync_run_msim_rtl_verilog.do.bak
│ │ │ ├── BitSync.sft
│ │ │ ├── BitSync.vo
│ │ │ ├── BitSync_v.sdo
│ │ │ ├── BitSync.vt
│ │ │ ├── BitSync.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @bit@sync_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── BitSync.v
│ │ ├── BitSync.v.bak
│ │ ├── clktrans.v
│ │ ├── clktrans.v.bak
│ │ ├── controldivfreq.v
│ │ ├── DifBitSync.v
│ │ ├── DifBitSync.v.bak
│ │ ├── differpd.v
│ │ ├── differpd.v.bak
│ │ ├── DinProduce.v
│ │ ├── DinProduce.v.bak
│ │ ├── FrequencyD.v
│ │ ├── monostable.v
│ │ └── syncout.v
│ ├── E5_7_AskDemodSync
│ │ └── AskDemod
│ │ ├── AskDemod.jdi
│ │ ├── AskDemod_nativelink_simulation.rpt
│ │ ├── AskDemod.qpf
│ │ ├── AskDemod.qsf
│ │ ├── AskDemod.qws
│ │ ├── AskDemod.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── AskDemod.autoh_e40e1.map.cdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.dpi
│ │ │ │ ├── AskDemod.autoh_e40e1.map.hdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.kpt
│ │ │ │ ├── AskDemod.autoh_e40e1.map.logdb
│ │ │ │ ├── AskDemod.db_info
│ │ │ │ ├── AskDemod.nabbo_fd801.map.cdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.dpi
│ │ │ │ ├── AskDemod.nabbo_fd801.map.hdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.kpt
│ │ │ │ ├── AskDemod.nabbo_fd801.map.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.ammdb
│ │ │ │ ├── AskDemod.root_partition.cmp.cdb
│ │ │ │ ├── AskDemod.root_partition.cmp.dfp
│ │ │ │ ├── AskDemod.root_partition.cmp.hdb
│ │ │ │ ├── AskDemod.root_partition.cmp.kpt
│ │ │ │ ├── AskDemod.root_partition.cmp.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.rcfdb
│ │ │ │ ├── AskDemod.root_partition.map.cdb
│ │ │ │ ├── AskDemod.root_partition.map.dpi
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.cdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.sig
│ │ │ │ ├── AskDemod.root_partition.map.hdb
│ │ │ │ └── AskDemod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASK2_filter.txt
│ │ │ ├── ASK2.txt
│ │ │ ├── ASK4_filter.txt
│ │ │ ├── ASK4.txt
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak10
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak11
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak3
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak4
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak6
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak7
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak8
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak9
│ │ │ ├── AskDemod.vht
│ │ │ ├── AskDemod.vht.bak
│ │ │ ├── AskDemod.vt
│ │ │ ├── AskDemod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @ask@demod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @ask@demod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @gate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── AskDemod.v
│ │ │ ├── AskDemod.v.bak
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── clktrans.v
│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
│ │ │ ├── DifBitSync.v
│ │ │ ├── DifBitSync.v.bak
│ │ │ ├── differpd.v
│ │ │ ├── differpd.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
│ │ │ ├── FrequencyD.v
│ │ │ ├── Gate.v
│ │ │ ├── Gate.v.bak
│ │ │ ├── monostable.v
│ │ │ └── syncout.v
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E5_AskDemodPe.m
│ └── E5_JudgeGate.m
├── Chapter_6
│ ├── E6_1_FskMod.m
│ ├── E6_2_NoncoherentFskDemod.m
│ ├── E6_3_CoherentFskDemod.m
│ ├── E6_4_FpgaFskMod
│ │ └── fsk
│ │ ├── dds_bb.v
│ │ ├── dds.bsf
│ │ ├── dds_cos.hex
│ │ ├── dds.html
│ │ ├── dds_model.m
│ │ ├── dds_nativelink.tcl
│ │ ├── dds.qip
│ │ ├── dds_sin.hex
│ │ ├── dds_st.inc
│ │ ├── dds_st.v
│ │ ├── dds_tb.m
│ │ ├── dds_tb.v
│ │ ├── dds_tb.vhd
│ │ ├── dds.v
│ │ ├── dds.vec
│ │ ├── dds_vho_msim.tcl
│ │ ├── dds.vo
│ │ ├── dds_vo_msim.tcl
│ │ ├── dds_wave.do
│ │ ├── FskMod.jdi
│ │ ├── FskMod_nativelink_simulation.rpt
│ │ ├── FskMod.qpf
│ │ ├── FskMod.qsf
│ │ ├── FskMod.qws
│ │ ├── FskMod.sdc
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── FskMod.autoh_e40e1.map.cdb
│ │ │ │ ├── FskMod.autoh_e40e1.map.dpi
│ │ │ │ ├── FskMod.autoh_e40e1.map.hdb
│ │ │ │ ├── FskMod.autoh_e40e1.map.kpt
│ │ │ │ ├── FskMod.autoh_e40e1.map.logdb
│ │ │ │ ├── FskMod.db_info
│ │ │ │ ├── FskMod.nabbo_fd801.map.cdb
│ │ │ │ ├── FskMod.nabbo_fd801.map.dpi
│ │ │ │ ├── FskMod.nabbo_fd801.map.hdb
│ │ │ │ ├── FskMod.nabbo_fd801.map.kpt
│ │ │ │ ├── FskMod.nabbo_fd801.map.logdb
│ │ │ │ ├── FskMod.root_partition.cmp.ammdb
│ │ │ │ ├── FskMod.root_partition.cmp.cdb
│ │ │ │ ├── FskMod.root_partition.cmp.dfp
│ │ │ │ ├── FskMod.root_partition.cmp.hdb
│ │ │ │ ├── FskMod.root_partition.cmp.kpt
│ │ │ │ ├── FskMod.root_partition.cmp.logdb
│ │ │ │ ├── FskMod.root_partition.cmp.rcfdb
│ │ │ │ ├── FskMod.root_partition.map.cdb
│ │ │ │ ├── FskMod.root_partition.map.dpi
│ │ │ │ ├── FskMod.root_partition.map.hbdb.cdb
│ │ │ │ ├── FskMod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── FskMod.root_partition.map.hbdb.hdb
│ │ │ │ ├── FskMod.root_partition.map.hbdb.sig
│ │ │ │ ├── FskMod.root_partition.map.hdb
│ │ │ │ └── FskMod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_gal.v
│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mady.v
│ │ │ ├── asj_nco_mcin.v
│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
│ │ │ ├── asj_nco_mob_rw.v
│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_pmd2gam.v
│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pxx.v
│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cordic_10_m.v
│ │ │ ├── cordic_11_m.v
│ │ │ ├── cordic_12_m.v
│ │ │ ├── cordic_13_m.v
│ │ │ ├── cordic_14_m.v
│ │ │ ├── cordic_15_m.v
│ │ │ ├── cordic_16_m.v
│ │ │ ├── cordic_17_m.v
│ │ │ ├── cordic_18_m.v
│ │ │ ├── cordic_19_m.v
│ │ │ ├── cordic_20_m.v
│ │ │ ├── cordic_21_m.v
│ │ │ ├── cordic_22_m.v
│ │ │ ├── cordic_23_m.v
│ │ │ ├── cordic_24_m.v
│ │ │ ├── cordic_25_m.v
│ │ │ ├── cordic_26_m.v
│ │ │ ├── cordic_27_m.v
│ │ │ ├── cordic_28_m.v
│ │ │ ├── cordic_29_m.v
│ │ │ ├── cordic_30_m.v
│ │ │ ├── cordic_31_m.v
│ │ │ ├── cordic_32_m.v
│ │ │ ├── cordic_3_m.v
│ │ │ ├── cordic_4_m.v
│ │ │ ├── cordic_5_m.v
│ │ │ ├── cordic_6_m.v
│ │ │ ├── cordic_7_m.v
│ │ │ ├── cordic_8_m.v
│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_sin.ver
│ │ │ ├── FskMod_run_msim_rtl_verilog.do
│ │ │ ├── FskMod_run_msim_rtl_verilog.do.bak
│ │ │ ├── FskMod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── FskMod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── FskMod.vt
│ │ │ ├── FskMod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fsk@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fsk@mod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── FskMod.v
│ │ │ ├── FskMod.v.bak
│ │ │ └── velocity.log
│ │ └── velocity.log
│ ├── E6_5_FpgaFskDemod
│ │ ├── bpf1.txt
│ │ ├── bpf2.txt
│ │ ├── E6_5_FilterDesign.m
│ │ ├── fsk
│ │ │ ├── bpf1_ast.vhd
│ │ │ ├── bpf1_bb.v
│ │ │ ├── bpf1.bsf
│ │ │ ├── bpf1_coef_int.txt
│ │ │ ├── bpf1_constraints.tcl
│ │ │ ├── bpf1.html
│ │ │ ├── bpf1_input.txt
│ │ │ ├── bpf1_mlab.m
│ │ │ ├── bpf1_model.m
│ │ │ ├── bpf1_msim.tcl
│ │ │ ├── bpf1_nativelink.tcl
│ │ │ ├── bpf1_param.txt
│ │ │ ├── bpf1.qip
│ │ │ ├── bpf1_silent_param.txt
│ │ │ ├── bpf1_st.v
│ │ │ ├── bpf1.v
│ │ │ ├── bpf1.vec
│ │ │ ├── bpf1.vo
│ │ │ ├── bpf2_ast.vhd
│ │ │ ├── bpf2_bb.v
│ │ │ ├── bpf2.bsf
│ │ │ ├── bpf2_coef_int.txt
│ │ │ ├── bpf2_constraints.tcl
│ │ │ ├── bpf2.html
│ │ │ ├── bpf2_input.txt
│ │ │ ├── bpf2_mlab.m
│ │ │ ├── bpf2_model.m
│ │ │ ├── bpf2_msim.tcl
│ │ │ ├── bpf2_nativelink.tcl
│ │ │ ├── bpf2_param.txt
│ │ │ ├── bpf2.qip
│ │ │ ├── bpf2_silent_param.txt
│ │ │ ├── bpf2_st.v
│ │ │ ├── bpf2.v
│ │ │ ├── bpf2.vec
│ │ │ ├── bpf2.vo
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── mcv_ctrl_deci.v
│ │ │ │ ├── mcv_ctrl_nc.v
│ │ │ │ ├── mlu_dly1.v
│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ │ ├── mlu_inf_1reg.v
│ │ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mlu_nd.v
│ │ │ │ ├── mlu.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ │ ├── mr_accum_wr.v
│ │ │ │ ├── mr_decoder_we_wr.v
│ │ │ │ ├── mr_del_coef_set.v
│ │ │ │ ├── mr_dnc_wr.v
│ │ │ │ ├── mr_lcdelay_wr.v
│ │ │ │ ├── mr_lcstore_wr.v
│ │ │ │ ├── mr_lrdy_wr.v
│ │ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ │ ├── mr_mux_2to1_wr.v
│ │ │ │ ├── mr_ser_shift_wr.v
│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
│ │ │ │ ├── msft_data.v
│ │ │ │ ├── msft_lt_128.v
│ │ │ │ ├── msft_lt_32.v
│ │ │ │ ├── msft_mcv.v
│ │ │ │ ├── msft_mem_coef.v
│ │ │ │ ├── msft_mem_hc.v
│ │ │ │ ├── msft_mem_mcoef.v
│ │ │ │ ├── msft_mem_reseq_hc.v
│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_mem_reseq.v
│ │ │ │ ├── msft_mem.v
│ │ │ │ ├── msft_reseq_mc.v
│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
│ │ │ │ ├── mul_add.v
│ │ │ │ ├── mux_16_cen.v
│ │ │ │ ├── mux_16.v
│ │ │ │ ├── mux_2to1_cen.v
│ │ │ │ ├── mux_2to1_comb.v
│ │ │ │ ├── mux_2to1.v
│ │ │ │ ├── mux_nc.v
│ │ │ │ ├── para_tdl.v
│ │ │ │ ├── par_ctrl.v
│ │ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ │ ├── par_ld_ser_tdl_wr.v
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│ │ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ │ ├── poly_mac_ctrl_int.v
│ │ │ │ ├── ram_2pt_mram_cen.v
│ │ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ │ ├── ram_2pt_var_cen.v
│ │ │ │ ├── ram_2pt_var.v
│ │ │ │ ├── ram_inf.v
│ │ │ │ ├── ram_lut_cen.v
│ │ │ │ ├── ram_lut.v
│ │ │ │ ├── rnd_dat.v
│ │ │ │ ├── rom_6_lut_r.v
│ │ │ │ ├── rom_6_lut.v
│ │ │ │ ├── rom_lut_cen.v
│ │ │ │ ├── rom_lut_r_cen.v
│ │ │ │ ├── rom_lut_r.v
│ │ │ │ ├── rom_lut.v
│ │ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ │ ├── rom_mset_lut_r.v
│ │ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ │ ├── rom_mset_lut.v
│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
│ │ │ │ ├── sadd_load.v
│ │ │ │ ├── sadd_lpm_cen.v
│ │ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ │ ├── sadd_lpm.v
│ │ │ │ ├── sadd_reg_top_cen.v
│ │ │ │ ├── sadd_reg_top.v
│ │ │ │ ├── sadd_sub.v
│ │ │ │ ├── sadd.v
│ │ │ │ ├── sat_dat.v
│ │ │ │ ├── sc_add.v
│ │ │ │ ├── scale_accum_cen.v
│ │ │ │ ├── scale_accum.v
│ │ │ │ ├── scale_shft_comb_cen.v
│ │ │ │ ├── scale_shft_comb.v
│ │ │ │ ├── scv_ctrl_deci.v
│ │ │ │ ├── scv_ctrl.v
│ │ │ │ ├── ser_ctrl_cen.v
│ │ │ │ ├── ser_shft_cen.v
│ │ │ │ ├── ser_shft.v
│ │ │ │ ├── ser_shift.v
│ │ │ │ ├── sgn_ext.v
│ │ │ │ ├── shift_in.v
│ │ │ │ ├── shift_out.v
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│ │ │ │ ├── ssub_cen.v
│ │ │ │ ├── ssub_c.v
│ │ │ │ ├── ssub_lpm_cen.v
│ │ │ │ ├── ssub_lpm.v
│ │ │ │ ├── ssub.v
│ │ │ │ ├── sym_add_ser_cen.v
│ │ │ │ ├── sym_add_ser.v
│ │ │ │ ├── sym_sub_ser_cen.v
│ │ │ │ ├── tdl_da_lc.v
│ │ │ │ ├── trig_buf_l.v
│ │ │ │ ├── trig_buf_r.v
│ │ │ │ ├── trig_buf.v
│ │ │ │ ├── tsadd_c_cen.v
│ │ │ │ ├── tsadd_cen.v
│ │ │ │ ├── tsadd_c.v
│ │ │ │ ├── tsadd_lpm_cen.v
│ │ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ │ ├── tsadd_lpm.v
│ │ │ │ ├── tsadd_reg_top_cen.v
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│ │ │ │ ├── u2ssub.v
│ │ │ │ ├── uadd_cen.v
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│ │ │ │ └── wr_en_gen.v
│ │ │ ├── FskDemod.jdi
│ │ │ ├── FskDemod.qpf
│ │ │ ├── FskDemod.qsf
│ │ │ ├── FskDemod.qws
│ │ │ ├── FskDemod.sdc
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.cdb
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.dpi
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.hdb
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.kpt
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.logdb
│ │ │ │ │ ├── FskDemod.db_info
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.cdb
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.dpi
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.hdb
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.kpt
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.logdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.ammdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.cdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.dfp
│ │ │ │ │ ├── FskDemod.root_partition.cmp.hdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.kpt
│ │ │ │ │ ├── FskDemod.root_partition.cmp.logdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.rcfdb
│ │ │ │ │ ├── FskDemod.root_partition.map.cdb
│ │ │ │ │ ├── FskDemod.root_partition.map.dpi
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.sig
│ │ │ │ │ ├── FskDemod.root_partition.map.hdb
│ │ │ │ │ └── FskDemod.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── lpf_ast.vhd
│ │ │ ├── lpf_bb.v
│ │ │ ├── lpf.bsf
│ │ │ ├── lpf_coef_int.txt
│ │ │ ├── lpf_constraints.tcl
│ │ │ ├── lpf.html
│ │ │ ├── lpf_input.txt
│ │ │ ├── lpf_mlab.m
│ │ │ ├── lpf_model.m
│ │ │ ├── lpf_msim.tcl
│ │ │ ├── lpf_nativelink.tcl
│ │ │ ├── lpf_param.txt
│ │ │ ├── lpf.qip
│ │ │ ├── lpf_silent_param.txt
│ │ │ ├── lpf_st.v
│ │ │ ├── lpf.v
│ │ │ ├── lpf.vec
│ │ │ ├── lpf.vo
│ │ │ ├── source
│ │ │ │ ├── FskDemod.v
│ │ │ │ └── FskDemod.v.bak
│ │ │ ├── tb_bpf1.vhd
│ │ │ ├── tb_bpf2.vhd
│ │ │ └── tb_lpf.vhd
│ │ ├── fskmodem
│ │ │ ├── bpf1_ast.vhd
│ │ │ ├── bpf1_bb.v
│ │ │ ├── bpf1.bsf
│ │ │ ├── bpf1_coef_int.txt
│ │ │ ├── bpf1_constraints.tcl
│ │ │ ├── bpf1.html
│ │ │ ├── bpf1_input.txt
│ │ │ ├── bpf1_mlab.m
│ │ │ ├── bpf1_model.m
│ │ │ ├── bpf1_msim.tcl
│ │ │ ├── bpf1_nativelink.tcl
│ │ │ ├── bpf1_param.txt
│ │ │ ├── bpf1.qip
│ │ │ ├── bpf1_silent_param.txt
│ │ │ ├── bpf1_st.v
│ │ │ ├── bpf1.v
│ │ │ ├── bpf1.vec
│ │ │ ├── bpf1.vo
│ │ │ ├── bpf2_ast.vhd
│ │ │ ├── bpf2_bb.v
│ │ │ ├── bpf2.bsf
│ │ │ ├── bpf2_coef_int.txt
│ │ │ ├── bpf2_constraints.tcl
│ │ │ ├── bpf2.html
│ │ │ ├── bpf2_input.txt
│ │ │ ├── bpf2_mlab.m
│ │ │ ├── bpf2_model.m
│ │ │ ├── bpf2_msim.tcl
│ │ │ ├── bpf2_nativelink.tcl
│ │ │ ├── bpf2_param.txt
│ │ │ ├── bpf2.qip
│ │ │ ├── bpf2_silent_param.txt
│ │ │ ├── bpf2_st.v
│ │ │ ├── bpf2.v
│ │ │ ├── bpf2.vec
│ │ │ ├── bpf2.vo
│ │ │ ├── dds_bb.v
│ │ │ ├── dds.bsf
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds.html
│ │ │ ├── dds_model.m
│ │ │ ├── dds_nativelink.tcl
│ │ │ ├── dds.qip
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_st.inc
│ │ │ ├── dds_st.v
│ │ │ ├── dds_tb.m
│ │ │ ├── dds_tb.v
│ │ │ ├── dds_tb.vhd
│ │ │ ├── dds.v
│ │ │ ├── dds.vec
│ │ │ ├── dds_vho_msim.tcl
│ │ │ ├── dds.vo
│ │ │ ├── dds_vo_msim.tcl
│ │ │ ├── dds_wave.do
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
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│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
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│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
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│ │ │ │ ├── decoder_we.v
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│ │ │ │ ├── delay_mul.v
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│ │ │ │ ├── scale_shft_comb.v
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│ │ │ │ └── README
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│ │ │ ├── lpf_mlab.m
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│ │ │ ├── lpf_msim.tcl
│ │ │ ├── lpf_nativelink.tcl
│ │ │ ├── lpf_param.txt
│ │ │ ├── lpf.qip
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @fsk@mod
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│ │ │ │ │ │ └── verilog.psm
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│ ├── E6_6_FpgaMskMod
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│ │ │ └── README
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│ │ │ ├── asj_altqmcash.v
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│ │ │ ├── cord_init.v
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│ │ │ ├── cord_lut.v
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│ │ │ ├── lms.v
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│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_sin.ver
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── MskMod_run_msim_rtl_verilog.do
│ │ │ ├── MskMod.vt
│ │ │ ├── MskMod.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @code
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fsk@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @msk@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @msk@mod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── Code.v
│ │ │ ├── Code.v.bak
│ │ │ ├── FskMod.v
│ │ │ ├── FskMod.v.bak
│ │ │ ├── MskMod.v
│ │ │ └── MskMod.v.bak
│ │ └── velocity.log
│ ├── E6_7_MskModem.m
│ ├── E6_8_FpgaSquare
│ │ ├── E6_8_locklpf.m
│ │ ├── E6_8_LoopDesign.m
│ │ ├── E6_8_MskProduce.m
│ │ ├── FpgaSquare
│ │ │ ├── db
│ │ │ │ ├── SquareLoop.db_info
│ │ │ │ ├── SquareLoop.qns
│ │ │ │ ├── SquareLoop.sas
│ │ │ │ └── SquareLoop.sld_design_entry.sci
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
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│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
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│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
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│ │ │ │ ├── delay_mul.v
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│ │ │ │ ├── delay_mux_mch_odd.v
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│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
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│ │ │ │ ├── mlu_dly2.v
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│ │ │ │ ├── mlu_inf_1reg.v
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│ │ │ │ ├── mlu_inf_2reg.v
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│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
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│ │ │ │ ├── msft_mem_mcoef.v
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│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_mem_reseq.v
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│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
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│ │ │ │ ├── mux_16.v
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│ │ │ │ ├── mux_2to1.v
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│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
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│ │ │ │ ├── sadd_lpm_cen.v
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│ │ │ │ ├── scale_accum.v
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│ │ │ │ ├── tsadd_cen.v
│ │ │ │ ├── tsadd_c.v
│ │ │ │ ├── tsadd_lpm_cen.v
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│ │ │ │ ├── tsadd_lpm.v
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│ │ │ │ ├── u2ssub_cen.v
│ │ │ │ ├── u2ssub.v
│ │ │ │ ├── uadd_cen.v
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│ │ │ │ └── wr_en_gen.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
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│ │ │ │ └── README
│ │ │ ├── locklpf_ast.vhd
│ │ │ ├── locklpf_bb.v
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│ │ │ ├── locklpf_coef_int.txt
│ │ │ ├── locklpf_constraints.tcl
│ │ │ ├── locklpf.html
│ │ │ ├── locklpf_input.txt
│ │ │ ├── locklpf_mlab.m
│ │ │ ├── locklpf_model.m
│ │ │ ├── locklpf_msim.tcl
│ │ │ ├── locklpf_nativelink.tcl
│ │ │ ├── locklpf_param.txt
│ │ │ ├── locklpf.qip
│ │ │ ├── locklpf_silent_param.txt
│ │ │ ├── locklpf_st.v
│ │ │ ├── locklpf.v
│ │ │ ├── locklpf.vec
│ │ │ ├── locklpf.vo
│ │ │ ├── mult1206_bb.v
│ │ │ ├── mult1206.qip
│ │ │ ├── mult1206.v
│ │ │ ├── mult15_15_bb.v
│ │ │ ├── mult15_15.qip
│ │ │ ├── mult15_15.v
│ │ │ ├── mult1948_bb.v
│ │ │ ├── mult1948.qip
│ │ │ ├── mult1948.v
│ │ │ ├── mult250_bb.v
│ │ │ ├── mult250.qip
│ │ │ ├── mult250.v
│ │ │ ├── mult2881_bb.v
│ │ │ ├── mult2881.qip
│ │ │ ├── mult2881.v
│ │ │ ├── mult3660_bb.v
│ │ │ ├── mult3660.qip
│ │ │ ├── mult3660.v
│ │ │ ├── mult4085_bb.v
│ │ │ ├── mult4085.qip
│ │ │ ├── mult4085.v
│ │ │ ├── mult8_8_bb.v
│ │ │ ├── mult8_8.qip
│ │ │ ├── mult8_8.v
│ │ │ ├── nco_bb.v
│ │ │ ├── nco.bsf
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco.html
│ │ │ ├── nco-library
│ │ │ │ ├── asj_altqmcash.ocp
│ │ │ │ ├── asj_altqmcash.v
│ │ │ │ ├── asj_altqmcpipe.ocp
│ │ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ │ ├── asj_altqmcpipe.v
│ │ │ │ ├── asj_altq.ocp
│ │ │ │ ├── asj_altq.v
│ │ │ │ ├── asj_crd.v
│ │ │ │ ├── asj_crs.v
│ │ │ │ ├── asj_dxx_g.v
│ │ │ │ ├── asj_dxx.v
│ │ │ │ ├── asj_gal.v
│ │ │ │ ├── asj_gam_dp.v
│ │ │ │ ├── asj_gam.v
│ │ │ │ ├── asj_gar.v
│ │ │ │ ├── asj_nco_apr_dxx.v
│ │ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ │ ├── asj_nco_as_m_cen.v
│ │ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ │ ├── asj_nco_as_m_dp.v
│ │ │ │ ├── asj_nco_as_m.v
│ │ │ │ ├── asj_nco_d1gam.v
│ │ │ │ ├── asj_nco_derot.v
│ │ │ │ ├── asj_nco_fxx.v
│ │ │ │ ├── asj_nco_isdr_mc.v
│ │ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ │ ├── asj_nco_isdr.v
│ │ │ │ ├── asj_nco_lp_m.v
│ │ │ │ ├── asj_nco_madx_cen.v
│ │ │ │ ├── asj_nco_madx.v
│ │ │ │ ├── asj_nco_mady_cen.v
│ │ │ │ ├── asj_nco_mady.v
│ │ │ │ ├── asj_nco_mcin.v
│ │ │ │ ├── asj_nco_mciosel.v
│ │ │ │ ├── asj_nco_mcout.v
│ │ │ │ ├── asj_nco_mob_rw.v
│ │ │ │ ├── asj_nco_mob_sw.v
│ │ │ │ ├── asj_nco_mob_w.v
│ │ │ │ ├── asj_nco_m.v
│ │ │ │ ├── asj_nco_pmd2gam.v
│ │ │ │ ├── asj_nco_pmd2.v
│ │ │ │ ├── asj_nco_pxx.v
│ │ │ │ ├── asj_xnqg.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ │ ├── auk_dspip_delay.vhd
│ │ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ │ ├── cord_2c.v
│ │ │ │ ├── cord_acc_ena.v
│ │ │ │ ├── cord_en.v
│ │ │ │ ├── cord_fs.v
│ │ │ │ ├── cordic_10_m.v
│ │ │ │ ├── cordic_11_m.v
│ │ │ │ ├── cordic_12_m.v
│ │ │ │ ├── cordic_13_m.v
│ │ │ │ ├── cordic_14_m.v
│ │ │ │ ├── cordic_15_m.v
│ │ │ │ ├── cordic_16_m.v
│ │ │ │ ├── cordic_17_m.v
│ │ │ │ ├── cordic_18_m.v
│ │ │ │ ├── cordic_19_m.v
│ │ │ │ ├── cordic_20_m.v
│ │ │ │ ├── cordic_21_m.v
│ │ │ │ ├── cordic_22_m.v
│ │ │ │ ├── cordic_23_m.v
│ │ │ │ ├── cordic_24_m.v
│ │ │ │ ├── cordic_25_m.v
│ │ │ │ ├── cordic_26_m.v
│ │ │ │ ├── cordic_27_m.v
│ │ │ │ ├── cordic_28_m.v
│ │ │ │ ├── cordic_29_m.v
│ │ │ │ ├── cordic_30_m.v
│ │ │ │ ├── cordic_31_m.v
│ │ │ │ ├── cordic_32_m.v
│ │ │ │ ├── cordic_3_m.v
│ │ │ │ ├── cordic_4_m.v
│ │ │ │ ├── cordic_5_m.v
│ │ │ │ ├── cordic_6_m.v
│ │ │ │ ├── cordic_7_m.v
│ │ │ │ ├── cordic_8_m.v
│ │ │ │ ├── cordic_9_m.v
│ │ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ │ ├── cordic_axor_ser.v
│ │ │ │ ├── cordic_cnt_sig.v
│ │ │ │ ├── cordic_cnt.v
│ │ │ │ ├── cordic_reg_ser.v
│ │ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ │ ├── cordic_sxor_ser.v
│ │ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ │ ├── cordic_zxor_ser.v
│ │ │ │ ├── cord_init_pm.v
│ │ │ │ ├── cord_init_ser_pm.v
│ │ │ │ ├── cord_init_ser.v
│ │ │ │ ├── cord_init.v
│ │ │ │ ├── cord_lut_1p.v
│ │ │ │ ├── cord_lut.v
│ │ │ │ ├── cord_rot_dual.v
│ │ │ │ ├── cord_rot_sgl.v
│ │ │ │ ├── cord_seg_sel.v
│ │ │ │ ├── dop_reg.v
│ │ │ │ ├── freq_sel_st.v
│ │ │ │ ├── las.v
│ │ │ │ ├── lmsd.v
│ │ │ │ ├── lms.v
│ │ │ │ ├── mac_i_lpmd.v
│ │ │ │ ├── mac_i_lpm.v
│ │ │ │ ├── m_output_blk_reg.v
│ │ │ │ ├── m_output_blk_rw.v
│ │ │ │ ├── m_output_blk_w.v
│ │ │ │ ├── segment_arr_tdl.v
│ │ │ │ ├── segment_sel_sgl.v
│ │ │ │ ├── segment_sel.v
│ │ │ │ ├── sid_2c_1p.v
│ │ │ │ └── sop_reg.v
│ │ │ ├── nco_model.m
│ │ │ ├── nco_nativelink.tcl
│ │ │ ├── nco.qip
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_st.inc
│ │ │ ├── nco_st.v
│ │ │ ├── nco_tb.m
│ │ │ ├── nco_tb.v
│ │ │ ├── nco_tb.vhd
│ │ │ ├── nco.v
│ │ │ ├── nco.vec
│ │ │ ├── nco_vho_msim.tcl
│ │ │ ├── nco.vo
│ │ │ ├── nco_vo_msim.tcl
│ │ │ ├── nco_wave.do
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── msk.txt
│ │ │ │ ├── msk_up.txt
│ │ │ │ ├── nco_cos.hex
│ │ │ │ ├── nco_cos.ver
│ │ │ │ ├── nco_sin.hex
│ │ │ │ ├── nco_sin.ver
│ │ │ │ ├── oc.txt
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── locklpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── mult8_8
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── nco
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @square@loop
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @square@loop_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak1
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak10
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak11
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak2
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak4
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak5
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak6
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak7
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak8
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── SquareLoop.vt
│ │ │ │ ├── SquareLoop.vt.bak
│ │ │ │ ├── vsim.wlf
│ │ │ │ └── wlft6byz4z
│ │ │ ├── source
│ │ │ │ ├── bandpass.v
│ │ │ │ ├── bandpass.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── iir_lpf.v
│ │ │ │ ├── iir_lpf.v.bak
│ │ │ │ ├── LoopFilter.v
│ │ │ │ ├── LoopFilter.v.bak
│ │ │ │ ├── mult1206.qip
│ │ │ │ ├── mult1948.qip
│ │ │ │ ├── mult250.qip
│ │ │ │ ├── mult2881.qip
│ │ │ │ ├── mult3660.qip
│ │ │ │ ├── mult4085.qip
│ │ │ │ ├── PoleParallel.v
│ │ │ │ ├── PoleParallel.v.bak
│ │ │ │ ├── SquareLoop.v
│ │ │ │ ├── SquareLoop.v.bak
│ │ │ │ ├── ZeroParallel.v
│ │ │ │ └── ZeroParallel.v.bak
│ │ │ ├── SquareLoop.jdi
│ │ │ ├── SquareLoop_nativelink_simulation.rpt
│ │ │ ├── SquareLoop.qpf
│ │ │ ├── SquareLoop.qsf
│ │ │ ├── SquareLoop.qws
│ │ │ ├── SquareLoop.sdc
│ │ │ ├── tb_locklpf.vhd
│ │ │ └── velocity.log
│ │ ├── locklpf.txt
│ │ └── msk_bit.txt
│ ├── E6_9_FpgaMskDemod
│ │ ├── E6_9_msklpf.m
│ │ ├── FpgaMskDemod
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── mcv_ctrl_deci.v
│ │ │ │ ├── mcv_ctrl_nc.v
│ │ │ │ ├── mlu_dly1.v
│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ │ ├── mlu_inf_1reg.v
│ │ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mlu_nd.v
│ │ │ │ ├── mlu.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ │ ├── mr_accum_wr.v
│ │ │ │ ├── mr_decoder_we_wr.v
│ │ │ │ ├── mr_del_coef_set.v
│ │ │ │ ├── mr_dnc_wr.v
│ │ │ │ ├── mr_lcdelay_wr.v
│ │ │ │ ├── mr_lcstore_wr.v
│ │ │ │ ├── mr_lrdy_wr.v
│ │ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ │ ├── mr_mux_2to1_wr.v
│ │ │ │ ├── mr_ser_shift_wr.v
│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
│ │ │ │ ├── msft_data.v
│ │ │ │ ├── msft_lt_128.v
│ │ │ │ ├── msft_lt_32.v
│ │ │ │ ├── msft_mcv.v
│ │ │ │ ├── msft_mem_coef.v
│ │ │ │ ├── msft_mem_hc.v
│ │ │ │ ├── msft_mem_mcoef.v
│ │ │ │ ├── msft_mem_reseq_hc.v
│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_mem_reseq.v
│ │ │ │ ├── msft_mem.v
│ │ │ │ ├── msft_reseq_mc.v
│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
│ │ │ │ ├── mul_add.v
│ │ │ │ ├── mux_16_cen.v
│ │ │ │ ├── mux_16.v
│ │ │ │ ├── mux_2to1_cen.v
│ │ │ │ ├── mux_2to1_comb.v
│ │ │ │ ├── mux_2to1.v
│ │ │ │ ├── mux_nc.v
│ │ │ │ ├── para_tdl.v
│ │ │ │ ├── par_ctrl.v
│ │ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ │ ├── pll_fir.v
│ │ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ │ ├── poly_mac_ctrl_int.v
│ │ │ │ ├── ram_2pt_mram_cen.v
│ │ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ │ ├── ram_2pt_var_cen.v
│ │ │ │ ├── ram_2pt_var.v
│ │ │ │ ├── ram_inf.v
│ │ │ │ ├── ram_lut_cen.v
│ │ │ │ ├── ram_lut.v
│ │ │ │ ├── rnd_dat.v
│ │ │ │ ├── rom_6_lut_r.v
│ │ │ │ ├── rom_6_lut.v
│ │ │ │ ├── rom_lut_cen.v
│ │ │ │ ├── rom_lut_r_cen.v
│ │ │ │ ├── rom_lut_r.v
│ │ │ │ ├── rom_lut.v
│ │ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ │ ├── rom_mset_lut_r.v
│ │ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ │ ├── rom_mset_lut.v
│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
│ │ │ │ ├── sadd_load.v
│ │ │ │ ├── sadd_lpm_cen.v
│ │ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ │ ├── sadd_lpm.v
│ │ │ │ ├── sadd_reg_top_cen.v
│ │ │ │ ├── sadd_reg_top.v
│ │ │ │ ├── sadd_sub.v
│ │ │ │ ├── sadd.v
│ │ │ │ ├── sat_dat.v
│ │ │ │ ├── sc_add.v
│ │ │ │ ├── scale_accum_cen.v
│ │ │ │ ├── scale_accum.v
│ │ │ │ ├── scale_shft_comb_cen.v
│ │ │ │ ├── scale_shft_comb.v
│ │ │ │ ├── scv_ctrl_deci.v
│ │ │ │ ├── scv_ctrl.v
│ │ │ │ ├── ser_ctrl_cen.v
│ │ │ │ ├── ser_shft_cen.v
│ │ │ │ ├── ser_shft.v
│ │ │ │ ├── ser_shift.v
│ │ │ │ ├── sgn_ext.v
│ │ │ │ ├── shift_in.v
│ │ │ │ ├── shift_out.v
│ │ │ │ ├── slave2slave.v
│ │ │ │ ├── ssub_cen.v
│ │ │ │ ├── ssub_c.v
│ │ │ │ ├── ssub_lpm_cen.v
│ │ │ │ ├── ssub_lpm.v
│ │ │ │ ├── ssub.v
│ │ │ │ ├── sym_add_ser_cen.v
│ │ │ │ ├── sym_add_ser.v
│ │ │ │ ├── sym_sub_ser_cen.v
│ │ │ │ ├── tdl_da_lc.v
│ │ │ │ ├── trig_buf_l.v
│ │ │ │ ├── trig_buf_r.v
│ │ │ │ ├── trig_buf.v
│ │ │ │ ├── tsadd_c_cen.v
│ │ │ │ ├── tsadd_cen.v
│ │ │ │ ├── tsadd_c.v
│ │ │ │ ├── tsadd_lpm_cen.v
│ │ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ │ ├── tsadd_lpm.v
│ │ │ │ ├── tsadd_reg_top_cen.v
│ │ │ │ ├── tsadd.v
│ │ │ │ ├── u2ssub_cen.v
│ │ │ │ ├── u2ssub.v
│ │ │ │ ├── uadd_cen.v
│ │ │ │ ├── uadd.v
│ │ │ │ └── wr_en_gen.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.cdb
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.dpi
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.hdb
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.kpt
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.logdb
│ │ │ │ │ ├── MskDemod.db_info
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.cdb
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.dpi
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.hdb
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.kpt
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.logdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.ammdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.cdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.dfp
│ │ │ │ │ ├── MskDemod.root_partition.cmp.hdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.kpt
│ │ │ │ │ ├── MskDemod.root_partition.cmp.logdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.rcfdb
│ │ │ │ │ ├── MskDemod.root_partition.map.cdb
│ │ │ │ │ ├── MskDemod.root_partition.map.dpi
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.sig
│ │ │ │ │ ├── MskDemod.root_partition.map.hdb
│ │ │ │ │ └── MskDemod.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── locklpf_ast.vhd
│ │ │ ├── locklpf_bb.v
│ │ │ ├── locklpf.bsf
│ │ │ ├── locklpf_coef_int.txt
│ │ │ ├── locklpf_constraints.tcl
│ │ │ ├── locklpf.html
│ │ │ ├── locklpf_input.txt
│ │ │ ├── locklpf_mlab.m
│ │ │ ├── locklpf_model.m
│ │ │ ├── locklpf_msim.tcl
│ │ │ ├── locklpf_nativelink.tcl
│ │ │ ├── locklpf_param.txt
│ │ │ ├── locklpf.qip
│ │ │ ├── locklpf_silent_param.txt
│ │ │ ├── locklpf_st.v
│ │ │ ├── locklpf.v
│ │ │ ├── locklpf.vec
│ │ │ ├── locklpf.vo
│ │ │ ├── MskDemod.jdi
│ │ │ ├── MskDemod_nativelink_simulation.rpt
│ │ │ ├── MskDemod.qpf
│ │ │ ├── MskDemod.qsf
│ │ │ ├── MskDemod.qws
│ │ │ ├── MskDemod.sdc
│ │ │ ├── msklpf_ast.vhd
│ │ │ ├── msklpf_bb.v
│ │ │ ├── msklpf.bsf
│ │ │ ├── msklpf_coef_int.txt
│ │ │ ├── msklpf_constraints.tcl
│ │ │ ├── msklpf.html
│ │ │ ├── msklpf_input.txt
│ │ │ ├── msklpf_mlab.m
│ │ │ ├── msklpf_model.m
│ │ │ ├── msklpf_msim.tcl
│ │ │ ├── msklpf_nativelink.tcl
│ │ │ ├── msklpf_param.txt
│ │ │ ├── msklpf.qip
│ │ │ ├── msklpf_silent_param.txt
│ │ │ ├── msklpf_st.v
│ │ │ ├── msklpf.v
│ │ │ ├── msklpf.vec
│ │ │ ├── msklpf.vo
│ │ │ ├── mult8_8_bb.v
│ │ │ ├── mult8_8.qip
│ │ │ ├── mult8_8.v
│ │ │ ├── nco_bb.v
│ │ │ ├── nco.bsf
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco.html
│ │ │ ├── nco-library
│ │ │ │ ├── asj_altqmcash.ocp
│ │ │ │ ├── asj_altqmcash.v
│ │ │ │ ├── asj_altqmcpipe.ocp
│ │ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ │ ├── asj_altqmcpipe.v
│ │ │ │ ├── asj_altq.ocp
│ │ │ │ ├── asj_altq.v
│ │ │ │ ├── asj_crd.v
│ │ │ │ ├── asj_crs.v
│ │ │ │ ├── asj_dxx_g.v
│ │ │ │ ├── asj_dxx.v
│ │ │ │ ├── asj_gal.v
│ │ │ │ ├── asj_gam_dp.v
│ │ │ │ ├── asj_gam.v
│ │ │ │ ├── asj_gar.v
│ │ │ │ ├── asj_nco_apr_dxx.v
│ │ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ │ ├── asj_nco_as_m_cen.v
│ │ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ │ ├── asj_nco_as_m_dp.v
│ │ │ │ ├── asj_nco_as_m.v
│ │ │ │ ├── asj_nco_d1gam.v
│ │ │ │ ├── asj_nco_derot.v
│ │ │ │ ├── asj_nco_fxx.v
│ │ │ │ ├── asj_nco_isdr_mc.v
│ │ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ │ ├── asj_nco_isdr.v
│ │ │ │ ├── asj_nco_lp_m.v
│ │ │ │ ├── asj_nco_madx_cen.v
│ │ │ │ ├── asj_nco_madx.v
│ │ │ │ ├── asj_nco_mady_cen.v
│ │ │ │ ├── asj_nco_mady.v
│ │ │ │ ├── asj_nco_mcin.v
│ │ │ │ ├── asj_nco_mciosel.v
│ │ │ │ ├── asj_nco_mcout.v
│ │ │ │ ├── asj_nco_mob_rw.v
│ │ │ │ ├── asj_nco_mob_sw.v
│ │ │ │ ├── asj_nco_mob_w.v
│ │ │ │ ├── asj_nco_m.v
│ │ │ │ ├── asj_nco_pmd2gam.v
│ │ │ │ ├── asj_nco_pmd2.v
│ │ │ │ ├── asj_nco_pxx.v
│ │ │ │ ├── asj_xnqg.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ │ ├── auk_dspip_delay.vhd
│ │ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ │ ├── cord_2c.v
│ │ │ │ ├── cord_acc_ena.v
│ │ │ │ ├── cord_en.v
│ │ │ │ ├── cord_fs.v
│ │ │ │ ├── cordic_10_m.v
│ │ │ │ ├── cordic_11_m.v
│ │ │ │ ├── cordic_12_m.v
│ │ │ │ ├── cordic_13_m.v
│ │ │ │ ├── cordic_14_m.v
│ │ │ │ ├── cordic_15_m.v
│ │ │ │ ├── cordic_16_m.v
│ │ │ │ ├── cordic_17_m.v
│ │ │ │ ├── cordic_18_m.v
│ │ │ │ ├── cordic_19_m.v
│ │ │ │ ├── cordic_20_m.v
│ │ │ │ ├── cordic_21_m.v
│ │ │ │ ├── cordic_22_m.v
│ │ │ │ ├── cordic_23_m.v
│ │ │ │ ├── cordic_24_m.v
│ │ │ │ ├── cordic_25_m.v
│ │ │ │ ├── cordic_26_m.v
│ │ │ │ ├── cordic_27_m.v
│ │ │ │ ├── cordic_28_m.v
│ │ │ │ ├── cordic_29_m.v
│ │ │ │ ├── cordic_30_m.v
│ │ │ │ ├── cordic_31_m.v
│ │ │ │ ├── cordic_32_m.v
│ │ │ │ ├── cordic_3_m.v
│ │ │ │ ├── cordic_4_m.v
│ │ │ │ ├── cordic_5_m.v
│ │ │ │ ├── cordic_6_m.v
│ │ │ │ ├── cordic_7_m.v
│ │ │ │ ├── cordic_8_m.v
│ │ │ │ ├── cordic_9_m.v
│ │ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ │ ├── cordic_axor_ser.v
│ │ │ │ ├── cordic_cnt_sig.v
│ │ │ │ ├── cordic_cnt.v
│ │ │ │ ├── cordic_reg_ser.v
│ │ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ │ ├── cordic_sxor_ser.v
│ │ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ │ ├── cordic_zxor_ser.v
│ │ │ │ ├── cord_init_pm.v
│ │ │ │ ├── cord_init_ser_pm.v
│ │ │ │ ├── cord_init_ser.v
│ │ │ │ ├── cord_init.v
│ │ │ │ ├── cord_lut_1p.v
│ │ │ │ ├── cord_lut.v
│ │ │ │ ├── cord_rot_dual.v
│ │ │ │ ├── cord_rot_sgl.v
│ │ │ │ ├── cord_seg_sel.v
│ │ │ │ ├── dop_reg.v
│ │ │ │ ├── freq_sel_st.v
│ │ │ │ ├── las.v
│ │ │ │ ├── lmsd.v
│ │ │ │ ├── lms.v
│ │ │ │ ├── mac_i_lpmd.v
│ │ │ │ ├── mac_i_lpm.v
│ │ │ │ ├── m_output_blk_reg.v
│ │ │ │ ├── m_output_blk_rw.v
│ │ │ │ ├── m_output_blk_w.v
│ │ │ │ ├── segment_arr_tdl.v
│ │ │ │ ├── segment_sel_sgl.v
│ │ │ │ ├── segment_sel.v
│ │ │ │ ├── sid_2c_1p.v
│ │ │ │ └── sop_reg.v
│ │ │ ├── nco_model.m
│ │ │ ├── nco_nativelink.tcl
│ │ │ ├── nco.qip
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_st.inc
│ │ │ ├── nco_st.v
│ │ │ ├── nco_tb.m
│ │ │ ├── nco_tb.v
│ │ │ ├── nco_tb.vhd
│ │ │ ├── nco.v
│ │ │ ├── nco.vec
│ │ │ ├── nco_vho_msim.tcl
│ │ │ ├── nco.vo
│ │ │ ├── nco_vo_msim.tcl
│ │ │ ├── nco_wave.do
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── msk_bit.txt
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak1
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak10
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak11
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak2
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak4
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak6
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak7
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak8
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── MskDemod.vt
│ │ │ │ ├── MskDemod.vt.bak
│ │ │ │ ├── msk.txt
│ │ │ │ ├── msk_up.txt
│ │ │ │ ├── nco_cos.hex
│ │ │ │ ├── nco_cos.ver
│ │ │ │ ├── nco_sin.hex
│ │ │ │ ├── nco_sin.ver
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── @demod@out
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── locklpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @msk@demod
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @msk@demod_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── msklpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── mult8_8
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── nco
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @shape
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @square@loop
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vsim.wlf
│ │ │ ├── source
│ │ │ │ ├── DemodOut.v
│ │ │ │ ├── DemodOut.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── LoopFilter.v
│ │ │ │ ├── LoopFilter.v.bak
│ │ │ │ ├── MskDemod.v
│ │ │ │ ├── MskDemod.v.bak
│ │ │ │ ├── mult8_8.qip
│ │ │ │ ├── Shape.v
│ │ │ │ ├── Shape.v.bak
│ │ │ │ ├── SquareLoop.v
│ │ │ │ ├── SquareLoop.v.bak
│ │ │ │ └── velocity.log
│ │ │ ├── tb_locklpf.vhd
│ │ │ ├── tb_msklpf.vhd
│ │ │ └── velocity.log
│ │ └── msklpf.txt
│ └── E6_MskPskSpec.m
├── Chapter_7
│ ├── E7_10_PiQpskCode
│ │ └── PiQpskCode
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── PiQpskCode.db_info
│ │ │ │ ├── PiQpskCode.root_partition.cmp.ammdb
│ │ │ │ ├── PiQpskCode.root_partition.cmp.cdb
│ │ │ │ ├── PiQpskCode.root_partition.cmp.dfp
│ │ │ │ ├── PiQpskCode.root_partition.cmp.hdb
│ │ │ │ ├── PiQpskCode.root_partition.cmp.kpt
│ │ │ │ ├── PiQpskCode.root_partition.cmp.logdb
│ │ │ │ ├── PiQpskCode.root_partition.cmp.rcfdb
│ │ │ │ ├── PiQpskCode.root_partition.map.cdb
│ │ │ │ ├── PiQpskCode.root_partition.map.dpi
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.cdb
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.hb_info
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.hdb
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.sig
│ │ │ │ ├── PiQpskCode.root_partition.map.hdb
│ │ │ │ └── PiQpskCode.root_partition.map.kpt
│ │ │ └── README
│ │ ├── PiQpskCode.jdi
│ │ ├── PiQpskCode.qpf
│ │ ├── PiQpskCode.qsf
│ │ ├── PiQpskCode.qws
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── PiQpskCode_8_1200mv_0c_slow.vo
│ │ │ ├── PiQpskCode_8_1200mv_0c_v_slow.sdo
│ │ │ ├── PiQpskCode_8_1200mv_85c_slow.vo
│ │ │ ├── PiQpskCode_8_1200mv_85c_v_slow.sdo
│ │ │ ├── PiQpskCode_min_1200mv_0c_fast.vo
│ │ │ ├── PiQpskCode_min_1200mv_0c_v_fast.sdo
│ │ │ ├── PiQpskCode_modelsim.xrf
│ │ │ ├── PiQpskCode.sft
│ │ │ ├── PiQpskCode.vo
│ │ │ └── PiQpskCode_v.sdo
│ │ └── source
│ │ ├── PiQpskCode.v
│ │ └── PiQpskCode.v.bak
│ ├── E7_11FpgaPiQpskModem
│ │ └── FpgaPiQpskModem
│ │ ├── aPiQpskModem.asm.rpt
│ │ ├── aPiQpskModem_description.txt
│ │ ├── aPiQpskModem.done
│ │ ├── aPiQpskModem.eda.rpt
│ │ ├── aPiQpskModem.fit.rpt
│ │ ├── aPiQpskModem.fit.smsg
│ │ ├── aPiQpskModem.fit.summary
│ │ ├── aPiQpskModem.flow.rpt
│ │ ├── aPiQpskModem.jdi
│ │ ├── aPiQpskModem.map.rpt
│ │ ├── aPiQpskModem.map.smsg
│ │ ├── aPiQpskModem.map.summary
│ │ ├── aPiQpskModem_nativelink_simulation.rpt
│ │ ├── aPiQpskModem.pin
│ │ ├── aPiQpskModem.qsf
│ │ ├── aPiQpskModem.qws
│ │ ├── aPiQpskModem.sta.rpt
│ │ ├── aPiQpskModem.sta.summary
│ │ ├── aPiQpskModem_time_limited.sof
│ │ ├── bpf_ast.vhd
│ │ ├── bpf_bb.v
│ │ ├── bpf.bsf
│ │ ├── bpf_coef_int.txt
│ │ ├── bpf_constraints.tcl
│ │ ├── bpf.html
│ │ ├── bpf_input.txt
│ │ ├── bpf_mlab.m
│ │ ├── bpf_model.m
│ │ ├── bpf_msim.tcl
│ │ ├── bpf_nativelink.tcl
│ │ ├── bpf_param.txt
│ │ ├── bpf.qip
│ │ ├── bpf_silent_param.txt
│ │ ├── bpf_st.v
│ │ ├── bpf.v
│ │ ├── bpf.vec
│ │ ├── bpf.vo
│ │ ├── db
│ │ │ ├── add_sub_24e.tdf
│ │ │ ├── add_sub_78h.tdf
│ │ │ ├── add_sub_88h.tdf
│ │ │ ├── add_sub_ckh.tdf
│ │ │ ├── add_sub_dkh.tdf
│ │ │ ├── add_sub_ekh.tdf
│ │ │ ├── add_sub_fkh.tdf
│ │ │ ├── add_sub_g9h.tdf
│ │ │ ├── add_sub_gkh.tdf
│ │ │ ├── add_sub_h9h.tdf
│ │ │ ├── add_sub_hkh.tdf
│ │ │ ├── add_sub_i9h.tdf
│ │ │ ├── add_sub_j9h.tdf
│ │ │ ├── a_dpfifo_3091.tdf
│ │ │ ├── a_dpfifo_rv81.tdf
│ │ │ ├── altsyncram_0tf1.tdf
│ │ │ ├── altsyncram_2e81.tdf
│ │ │ ├── altsyncram_3l31.tdf
│ │ │ ├── altsyncram_ffa1.tdf
│ │ │ ├── altsyncram_gsf1.tdf
│ │ │ ├── aPiQpskModem.(0).cnf.cdb
│ │ │ ├── aPiQpskModem.(0).cnf.hdb
│ │ │ ├── aPiQpskModem.(100).cnf.cdb
│ │ │ ├── aPiQpskModem.(100).cnf.hdb
│ │ │ ├── aPiQpskModem.(101).cnf.cdb
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│ │ │ ├── aPiQpskModem.(110).cnf.cdb
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│ │ │ ├── aPiQpskModem.(111).cnf.cdb
│ │ │ ├── aPiQpskModem.(111).cnf.hdb
│ │ │ ├── aPiQpskModem.(112).cnf.cdb
│ │ │ ├── aPiQpskModem.(112).cnf.hdb
│ │ │ ├── aPiQpskModem.(113).cnf.cdb
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│ │ │ ├── aPiQpskModem.(114).cnf.cdb
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│ │ │ ├── aPiQpskModem.(116).cnf.cdb
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│ │ │ ├── aPiQpskModem.(117).cnf.cdb
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│ │ │ ├── aPiQpskModem.(119).cnf.cdb
│ │ │ ├── aPiQpskModem.(119).cnf.hdb
│ │ │ ├── aPiQpskModem.(11).cnf.cdb
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│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── h_bpf_ast.vhd
│ │ ├── h_bpf_bb.v
│ │ ├── h_bpf.bsf
│ │ ├── h_bpf_coef_int.txt
│ │ ├── h_bpf_constraints.tcl
│ │ ├── h_bpf.html
│ │ ├── h_bpf_input.txt
│ │ ├── h_bpf_mlab.m
│ │ ├── h_bpf_model.m
│ │ ├── h_bpf_msim.tcl
│ │ ├── h_bpf_nativelink.tcl
│ │ ├── h_bpf_param.txt
│ │ ├── h_bpf.qip
│ │ ├── h_bpf_silent_param.txt
│ │ ├── h_bpf_st.v
│ │ ├── h_bpf.v
│ │ ├── h_bpf.vec
│ │ ├── h_bpf.vo
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.cdb
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.dpi
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.hdb
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.kpt
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.logdb
│ │ │ │ ├── aPiQpskModem.db_info
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.cdb
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.dpi
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.hdb
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.kpt
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.logdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.ammdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.cdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.dfp
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.hdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.kpt
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.logdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.rcfdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.cdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.dpi
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.cdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.hb_info
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.hdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.sig
│ │ │ │ ├── aPiQpskModem.root_partition.map.hdb
│ │ │ │ └── aPiQpskModem.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── mult16_18_bb.v
│ │ ├── mult16_18.qip
│ │ ├── mult16_18.v
│ │ ├── PiQpskModem.qpf
│ │ ├── PiQpskModem.qsf
│ │ ├── PiQpskModem.qws
│ │ ├── PiQpskModem.sdc
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak1
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak2
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak3
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── pi4_Qpsk_bit.txt
│ │ │ ├── pi4_Qpsk.txt
│ │ │ ├── PiQpskModem.vt
│ │ │ ├── PiQpskModem.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── bpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @delay8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── h_bpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult16_18
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @pi@qpsk@modem
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @pi@qpsk@modem_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── clktrans.v
│ │ │ ├── controldivfreq.v
│ │ │ ├── DifBitSync.v
│ │ │ ├── differpd.v
│ │ │ ├── FrequencyD.v
│ │ │ ├── monostable.v
│ │ │ ├── PiQpskModem.v
│ │ │ └── PiQpskModem.v.bak
│ │ ├── tb_bpf.vhd
│ │ ├── tb_h_bpf.vhd
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E7_1_DpskModem
│ │ ├── Dpsk.txt
│ │ ├── E7_1_DPSKModem.m
│ │ ├── rec_lpf.txt
│ │ └── tra_lpf.txt
│ ├── E7_2_FpgaCostas
│ │ ├── CostasLoop.jdi
│ │ ├── CostasLoop_nativelink_simulation.rpt
│ │ ├── CostasLoop.qpf
│ │ ├── CostasLoop.qsf
│ │ ├── CostasLoop.qws
│ │ ├── CostasLoop.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
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│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
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│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
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│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
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│ │ │ ├── sadd.v
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│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
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│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
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│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
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│ │ │ ├── tsadd_lpm.v
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│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
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│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf_ast.vhd
│ │ ├── fir_lpf_bb.v
│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf_silent_param.txt
│ │ ├── fir_lpf_st.v
│ │ ├── fir_lpf.v
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│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.cdb
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.dpi
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│ │ │ │ ├── CostasLoop.root_partition.cmp.hdb
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│ │ │ │ ├── CostasLoop.root_partition.map.cdb
│ │ │ │ ├── CostasLoop.root_partition.map.dpi
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.cdb
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.hb_info
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.hdb
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.sig
│ │ │ │ ├── CostasLoop.root_partition.map.hdb
│ │ │ │ └── CostasLoop.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
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│ │ │ ├── asj_altqmcpipe.v
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│ │ │ ├── asj_nco_apr_dxx.v
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│ │ │ ├── asj_nco_as_m_dp_cen.v
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│ │ │ ├── asj_nco_mob_rw.v
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│ │ │ ├── asj_nco_mob_w.v
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│ │ │ ├── asj_nco_pmd2.v
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
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│ │ │ ├── cordic_axor_1p_lpm.v
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│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
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│ │ │ ├── cord_lut.v
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│ │ │ ├── freq_sel_st.v
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│ │ │ ├── lms.v
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│ │ │ ├── mac_i_lpm.v
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│ │ │ ├── m_output_blk_rw.v
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│ │ │ ├── segment_sel.v
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│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
│ │ ├── nco.qip
│ │ ├── nco_sin.hex
│ │ ├── nco_st.inc
│ │ ├── nco_st.v
│ │ ├── nco_tb.m
│ │ ├── nco_tb.v
│ │ ├── nco_tb.vhd
│ │ ├── nco.v
│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco.vo
│ │ ├── nco_vo_msim.tcl
│ │ ├── nco_wave.do
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak1
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak10
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak11
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak2
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak3
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak4
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak5
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak6
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak7
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak8
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak9
│ │ │ ├── CostasLoop.vt
│ │ │ ├── CostasLoop.vt.bak
│ │ │ ├── Dpsk.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── oc.txt
│ │ │ └── rtl_work
│ │ │ ├── @costas@loop
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @costas@loop_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── fir_lpf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @loop@filter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult8_8
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── source
│ │ │ ├── CostasLoop.v
│ │ │ ├── CostasLoop.v.bak
│ │ │ ├── fir_lpf.xml
│ │ │ ├── LoopFilter.v
│ │ │ └── LoopFilter.v.bak
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E7_2_LoopDesign.m
│ ├── E7_3_DqpskModem
│ │ ├── Dqpsk_bit.txt
│ │ ├── Dqpsk.txt
│ │ ├── E7_3_DQPSKModem.m
│ │ ├── rec_Lpf.txt
│ │ └── tra_Lpf.txt
│ ├── E7_4_QpskCodeTrans
│ │ ├── CodeModem.jdi
│ │ ├── CodeModem_nativelink_simulation.rpt
│ │ ├── CodeModem.qpf
│ │ ├── CodeModem.qsf
│ │ ├── CodeModem.qws
│ │ ├── db
│ │ │ ├── CodeModem.(0).cnf.cdb
│ │ │ ├── CodeModem.(0).cnf.hdb
│ │ │ ├── CodeModem.(1).cnf.cdb
│ │ │ ├── CodeModem.(1).cnf.hdb
│ │ │ ├── CodeModem.(2).cnf.cdb
│ │ │ ├── CodeModem.(2).cnf.hdb
│ │ │ ├── CodeModem.ae.hdb
│ │ │ ├── CodeModem.asm_labs.ddb
│ │ │ ├── CodeModem.asm.qmsg
│ │ │ ├── CodeModem.asm.rdb
│ │ │ ├── CodeModem.cbx.xml
│ │ │ ├── CodeModem.cmp.bpm
│ │ │ ├── CodeModem.cmp.cdb
│ │ │ ├── CodeModem.cmp.hdb
│ │ │ ├── CodeModem.cmp.idb
│ │ │ ├── CodeModem.cmp.kpt
│ │ │ ├── CodeModem.cmp.logdb
│ │ │ ├── CodeModem.cmp_merge.kpt
│ │ │ ├── CodeModem.cmp.rdb
│ │ │ ├── CodeModem.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│ │ │ ├── CodeModem.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│ │ │ ├── CodeModem.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│ │ │ ├── CodeModem.db_info
│ │ │ ├── CodeModem.eda.qmsg
│ │ │ ├── CodeModem.fit.qmsg
│ │ │ ├── CodeModem.hier_info
│ │ │ ├── CodeModem.hif
│ │ │ ├── CodeModem.ipinfo
│ │ │ ├── CodeModem.lpc.html
│ │ │ ├── CodeModem.lpc.rdb
│ │ │ ├── CodeModem.lpc.txt
│ │ │ ├── CodeModem.map_bb.cdb
│ │ │ ├── CodeModem.map_bb.hdb
│ │ │ ├── CodeModem.map_bb.logdb
│ │ │ ├── CodeModem.map.bpm
│ │ │ ├── CodeModem.map.cdb
│ │ │ ├── CodeModem.map.hdb
│ │ │ ├── CodeModem.map.kpt
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│ │ │ ├── CodeModem.pre_map.cdb
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│ │ │ ├── CodeModem.qns
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│ │ │ ├── CodeModem.routing.rdb
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│ │ │ ├── CodeModem.sgate.rvd
│ │ │ ├── CodeModem.sgate_sm.rvd
│ │ │ ├── CodeModem.sgdiff.cdb
│ │ │ ├── CodeModem.sgdiff.hdb
│ │ │ ├── CodeModem.sld_design_entry_dsc.sci
│ │ │ ├── CodeModem.sld_design_entry.sci
│ │ │ ├── CodeModem.smart_action.txt
│ │ │ ├── CodeModem.smp_dump.txt
│ │ │ ├── CodeModem.sta.qmsg
│ │ │ ├── CodeModem.sta.rdb
│ │ │ ├── CodeModem.syn_hier_info
│ │ │ ├── CodeModem.tiscmp.fast_1200mv_0c.ddb
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│ │ │ ├── CodeModem.tiscmp.fastest_slow_1200mv_85c.ddb
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│ │ │ ├── CodeModem.tis_db_list.ddb
│ │ │ ├── CodeModem.tmw_info
│ │ │ ├── CodeModem.vpr.ammdb
│ │ │ ├── logic_util_heursitic.dat
│ │ │ └── prev_cmp_CodeModem.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── CodeModem.db_info
│ │ │ │ ├── CodeModem.root_partition.cmp.ammdb
│ │ │ │ ├── CodeModem.root_partition.cmp.cdb
│ │ │ │ ├── CodeModem.root_partition.cmp.dfp
│ │ │ │ ├── CodeModem.root_partition.cmp.hdb
│ │ │ │ ├── CodeModem.root_partition.cmp.kpt
│ │ │ │ ├── CodeModem.root_partition.cmp.logdb
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│ │ │ │ ├── CodeModem.root_partition.map.cdb
│ │ │ │ ├── CodeModem.root_partition.map.dpi
│ │ │ │ ├── CodeModem.root_partition.map.hbdb.cdb
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│ │ │ │ ├── CodeModem.root_partition.map.hbdb.hdb
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│ │ │ │ ├── CodeModem.root_partition.map.hdb
│ │ │ │ └── CodeModem.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── CodeModem.asm.rpt
│ │ │ ├── CodeModem.done
│ │ │ ├── CodeModem.eda.rpt
│ │ │ ├── CodeModem.fit.rpt
│ │ │ ├── CodeModem.fit.smsg
│ │ │ ├── CodeModem.fit.summary
│ │ │ ├── CodeModem.flow.rpt
│ │ │ ├── CodeModem.jdi
│ │ │ ├── CodeModem.map.rpt
│ │ │ ├── CodeModem.map.summary
│ │ │ ├── CodeModem.pin
│ │ │ ├── CodeModem.sof
│ │ │ ├── CodeModem.sta.rpt
│ │ │ └── CodeModem.sta.summary
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── CodeModem_8_1200mv_0c_slow.vo
│ │ │ ├── CodeModem_8_1200mv_0c_v_slow.sdo
│ │ │ ├── CodeModem_8_1200mv_85c_slow.vo
│ │ │ ├── CodeModem_8_1200mv_85c_v_slow.sdo
│ │ │ ├── CodeModem_min_1200mv_0c_fast.vo
│ │ │ ├── CodeModem_min_1200mv_0c_v_fast.sdo
│ │ │ ├── CodeModem_modelsim.xrf
│ │ │ ├── CodeModem_run_msim_rtl_verilog.do
│ │ │ ├── CodeModem_run_msim_rtl_verilog.do.bak
│ │ │ ├── CodeModem.sft
│ │ │ ├── CodeModem.vo
│ │ │ ├── CodeModem_v.sdo
│ │ │ ├── CodeModem.vt
│ │ │ ├── CodeModem.vt.bak
│ │ │ ├── Dqpsk_bit.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── ab2cd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cd2ab
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @code@modem
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @code@modem_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── ab2cd.v
│ │ ├── ab2cd.v.bak
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│ │ │ ├── decoder_we.v
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│ │ │ ├── lc_store.v
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│ │ │ ├── maccum.v
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│ │ │ └── README
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│ │ │ └── README
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│ │ │ ├── fir_lpf
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│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @loop@filter
│ │ │ │ ├── _primary.dat
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│ │ │ ├── mult8_8
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.psm
│ │ │ ├── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @phase@detect
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
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│ │ │ │ └── verilog.psm
│ │ │ ├── @polar@costas
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @polar@costas_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── source
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── mult8_8.qip
│ │ │ ├── nco.xml
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarCostas111.v
│ │ │ ├── PolarCostas.v
│ │ │ ├── PolarCostas.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E7_7_FpgaDqpskDemod
│ │ ├── db
│ │ │ ├── PolarCostas.db_info
│ │ │ ├── PolarCostas.qns
│ │ │ ├── PolarCostas.sas
│ │ │ └── PolarCostas.sld_design_entry.sci
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
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│ │ │ ├── decoder_we.v
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│ │ │ ├── u2ssub.v
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @phase@detect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar@costas
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar@costas_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── velocity.log
│ │ ├── source
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│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── monostable.v
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│ │ │ ├── nco.xml
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarCostas111.v
│ │ │ ├── PolarCostas.v
│ │ │ ├── PolarCostas.v.bak
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│ │ │ ├── Polar.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E7_8_MatchFilter.m
│ └── E7_9_PiQpskModem
│ ├── bpf.coe
│ ├── bpf.txt
│ ├── E7_9_PiQpskModem.m
│ ├── h_bpf.coe
│ ├── h_bpf.txt
│ ├── pi4_Qpsk_bit.txt
│ ├── pi4_Qpsk.txt
│ ├── Shape_lpf.coe
│ └── Shape_lpf.txt
├── Chapter_8
│ ├── E8_1_QAMModem
│ │ ├── E8_1_QAMModem.m
│ │ └── Shape_lpf.txt
│ ├── E8_2_QamCodeModem
│ │ └── QamCodeModem
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── QamCodeModem.db_info
│ │ │ │ ├── QamCodeModem.root_partition.cmp.ammdb
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│ │ │ │ ├── QamCodeModem.root_partition.cmp.dfp
│ │ │ │ ├── QamCodeModem.root_partition.cmp.hdb
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│ │ │ │ ├── QamCodeModem.root_partition.map.dpi
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.cdb
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.hb_info
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.hdb
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.sig
│ │ │ │ ├── QamCodeModem.root_partition.map.hdb
│ │ │ │ └── QamCodeModem.root_partition.map.kpt
│ │ │ └── README
│ │ ├── QamCodeModem.jdi
│ │ ├── QamCodeModem_nativelink_simulation.rpt
│ │ ├── QamCodeModem.qpf
│ │ ├── QamCodeModem.qsf
│ │ ├── QamCodeModem.qws
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── QAM_bit.txt
│ │ │ ├── QamCodeModem_8_1200mv_0c_slow.vo
│ │ │ ├── QamCodeModem_8_1200mv_0c_v_slow.sdo
│ │ │ ├── QamCodeModem_8_1200mv_85c_slow.vo
│ │ │ ├── QamCodeModem_8_1200mv_85c_v_slow.sdo
│ │ │ ├── QamCodeModem_min_1200mv_0c_fast.vo
│ │ │ ├── QamCodeModem_min_1200mv_0c_v_fast.sdo
│ │ │ ├── QamCodeModem_modelsim.xrf
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do.bak
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do.bak1
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do.bak2
│ │ │ ├── QamCodeModem.sft
│ │ │ ├── QamCodeModem.vo
│ │ │ ├── QamCodeModem_v.sdo
│ │ │ ├── QamCodeModem.vt
│ │ │ ├── QamCodeModem.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @code@map
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @de@code@map
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @qam@code@modem
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@code@modem_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── CodeMap.v
│ │ ├── CodeMap.v.bak
│ │ ├── DeCodeMap.v
│ │ ├── DeCodeMap.v.bak
│ │ ├── QamCodeModem.v
│ │ └── QamCodeModem.v.bak
│ ├── E8_3_QamCarrier
│ │ ├── E8_3_LoopDesignDD.m
│ │ ├── E8_3_LoopDesignPolar.m
│ │ ├── E8_3_SigAnalysisDD.m
│ │ ├── E8_3_SigAnalysisPolar.m
│ │ ├── QamCarrierDD
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
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│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
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│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
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│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── delay_cen.v
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│ │ │ │ ├── delay_mul.v
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│ │ │ │ ├── delay_mux_mch_odd.v
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│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay.v
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│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
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│ │ │ │ ├── mlu_inf_1reg.v
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│ │ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
│ │ │ │ ├── msft_data.v
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│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
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│ │ │ │ ├── mux_16.v
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│ │ │ │ ├── sadd_cen.v
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│ │ │ │ ├── tsadd_lpm.v
│ │ │ │ ├── tsadd_reg_top_cen.v
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│ │ │ ├── fir_lpf_bb.v
│ │ │ ├── fir_lpf.bsf
│ │ │ ├── fir_lpf_coef_int.txt
│ │ │ ├── fir_lpf_constraints.tcl
│ │ │ ├── fir_lpf.html
│ │ │ ├── fir_lpf_input.txt
│ │ │ ├── fir_lpf_mlab.m
│ │ │ ├── fir_lpf_model.m
│ │ │ ├── fir_lpf_msim.tcl
│ │ │ ├── fir_lpf_nativelink.tcl
│ │ │ ├── fir_lpf_param.txt
│ │ │ ├── fir_lpf.qip
│ │ │ ├── fir_lpf_silent_param.txt
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│ │ │ ├── fir_lpf.v
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│ │ │ ├── fir_lpf.vo
│ │ │ ├── greybox_tmp
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│ │ │ │ └── README
│ │ │ ├── mult8_8_bb.v
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│ │ │ │ ├── cord_init_pm.v
│ │ │ │ ├── cord_init_ser_pm.v
│ │ │ │ ├── cord_init_ser.v
│ │ │ │ ├── cord_init.v
│ │ │ │ ├── cord_lut_1p.v
│ │ │ │ ├── cord_lut.v
│ │ │ │ ├── cord_rot_dual.v
│ │ │ │ ├── cord_rot_sgl.v
│ │ │ │ ├── cord_seg_sel.v
│ │ │ │ ├── dop_reg.v
│ │ │ │ ├── freq_sel_st.v
│ │ │ │ ├── las.v
│ │ │ │ ├── lmsd.v
│ │ │ │ ├── lms.v
│ │ │ │ ├── mac_i_lpmd.v
│ │ │ │ ├── mac_i_lpm.v
│ │ │ │ ├── m_output_blk_reg.v
│ │ │ │ ├── m_output_blk_rw.v
│ │ │ │ ├── m_output_blk_w.v
│ │ │ │ ├── segment_arr_tdl.v
│ │ │ │ ├── segment_sel_sgl.v
│ │ │ │ ├── segment_sel.v
│ │ │ │ ├── sid_2c_1p.v
│ │ │ │ └── sop_reg.v
│ │ │ ├── nco_model.m
│ │ │ ├── nco_nativelink.tcl
│ │ │ ├── nco.qip
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_st.inc
│ │ │ ├── nco_st.v
│ │ │ ├── nco_tb.m
│ │ │ ├── nco_tb.v
│ │ │ ├── nco_tb.vhd
│ │ │ ├── nco.v
│ │ │ ├── nco.vec
│ │ │ ├── nco_vho_msim.tcl
│ │ │ ├── nco.vo
│ │ │ ├── nco_vo_msim.tcl
│ │ │ ├── nco_wave.do
│ │ │ ├── QamCarrier.jdi
│ │ │ ├── QamCarrier_nativelink_simulation.rpt
│ │ │ ├── QamCarrier.qpf
│ │ │ ├── QamCarrier.qsf
│ │ │ ├── QamCarrier.qws
│ │ │ ├── QamCarrier.sdc
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── nco_cos.hex
│ │ │ │ ├── nco_cos.ver
│ │ │ │ ├── nco_sin.hex
│ │ │ │ ├── nco_sin.ver
│ │ │ │ ├── QAM_bit.txt
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak1
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak10
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak11
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak2
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak4
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak5
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak6
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak7
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak8
│ │ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── QamCarrier.vt
│ │ │ │ ├── QamCarrier.vt.bak
│ │ │ │ ├── QAM.txt
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── @d@d
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── fir_lpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── mult8_8
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── nco
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @qam@carrier
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vish_stacktrace.vstf
│ │ │ ├── source
│ │ │ │ ├── DD.v
│ │ │ │ ├── DD.v.bak
│ │ │ │ ├── Gate.v
│ │ │ │ ├── Gate.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── LoopFilter.v
│ │ │ │ ├── LoopFilter.v.bak
│ │ │ │ ├── mgate.v
│ │ │ │ ├── mgate.v.bak
│ │ │ │ ├── mult8_8.qip
│ │ │ │ ├── PhaseDetect.v
│ │ │ │ ├── PhaseDetect.v.bak
│ │ │ │ ├── PolarDetect.v
│ │ │ │ ├── PolarDetect.v.bak
│ │ │ │ ├── QamCarrier.v
│ │ │ │ ├── QamCarrier.v.bak
│ │ │ │ └── velocity.log
│ │ │ ├── tb_fir_lpf.vhd
│ │ │ └── velocity.log
│ │ └── QamCarrierPolar
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
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│ │ │ ├── maccum.v
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│ │ │ ├── mcv_ctrl_nc.v
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│ │ │ ├── mlu_inf_2reg.v
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│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ ├── mr_decoder_we_wr.v
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│ │ │ ├── mr_lcstore_wr.v
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│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
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│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
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│ │ │ ├── mux_16.v
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│ │ │ ├── ram_2pt_var_cen.v
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│ │ │ ├── rom_6_lut.v
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│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
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│ │ │ ├── sadd_reg_top.v
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│ │ │ ├── sadd.v
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│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
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│ │ ├── fir_lpf_coef_int.txt
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│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
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│ │ ├── fir_lpf_param.txt
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│ │ │ │ ├── QamCarrier.autoh_e40e1.map.dpi
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│ │ │ │ └── QamCarrier.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
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│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
│ │ ├── nco.qip
│ │ ├── nco_sin.hex
│ │ ├── nco_st.inc
│ │ ├── nco_st.v
│ │ ├── nco_tb.m
│ │ ├── nco_tb.v
│ │ ├── nco_tb.vhd
│ │ ├── nco.v
│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco.vo
│ │ ├── nco_vo_msim.tcl
│ │ ├── nco_wave.do
│ │ ├── QamCarrier.jdi
│ │ ├── QamCarrier_nativelink_simulation.rpt
│ │ ├── QamCarrier.qpf
│ │ ├── QamCarrier.qsf
│ │ ├── QamCarrier.qws
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── QAM_bit.txt
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak1
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak10
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak11
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak2
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak3
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak4
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak5
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak6
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak7
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak8
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak9
│ │ │ ├── QamCarrier.vt
│ │ │ ├── QamCarrier.vt.bak
│ │ │ ├── QAM.txt
│ │ │ ├── rtl_work
│ │ │ │ ├── fir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── nco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar@detect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vish_stacktrace.vstf
│ │ ├── source
│ │ │ ├── DD.v
│ │ │ ├── DD.v.bak
│ │ │ ├── Gate.v
│ │ │ ├── Gate.v.bak
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── mgate.v
│ │ │ ├── mgate.v.bak
│ │ │ ├── mult8_8.qip
│ │ │ ├── nco.xml
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarDetect.v
│ │ │ ├── PolarDetect.v.bak
│ │ │ ├── QamCarrier.v
│ │ │ ├── QamCarrier.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E8_4_Gardner
│ │ ├── E8_41_gardner.m
│ │ └── E8_42_gardner.m
│ └── E8_5_FpgaGardner
│ ├── E8_5_SigAnalysisDD.m
│ ├── E8_5_SigAnalysisPolar.m
│ ├── FpgaGardner
│ │ ├── FpgaGardner.jdi
│ │ ├── FpgaGardner_nativelink_simulation.rpt
│ │ ├── FpgaGardner.qpf
│ │ ├── FpgaGardner.qsf
│ │ ├── FpgaGardner.qws
│ │ ├── FpgaGardner.sdc
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── FpgaGardner.db_info
│ │ │ │ ├── FpgaGardner.root_partition.cmp.ammdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.cdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.dfp
│ │ │ │ ├── FpgaGardner.root_partition.cmp.hdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.kpt
│ │ │ │ ├── FpgaGardner.root_partition.cmp.logdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.rcfdb
│ │ │ │ ├── FpgaGardner.root_partition.map.cdb
│ │ │ │ ├── FpgaGardner.root_partition.map.dpi
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.cdb
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.hb_info
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.hdb
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.sig
│ │ │ │ ├── FpgaGardner.root_partition.map.hdb
│ │ │ │ └── FpgaGardner.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult18_16_bb.v
│ │ ├── mult18_16.qip
│ │ ├── mult18_16.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── di.txt
│ │ │ ├── dq.txt
│ │ │ ├── FpgaGardner_8_1200mv_0c_slow.vo
│ │ │ ├── FpgaGardner_8_1200mv_0c_v_slow.sdo
│ │ │ ├── FpgaGardner_8_1200mv_85c_slow.vo
│ │ │ ├── FpgaGardner_8_1200mv_85c_v_slow.sdo
│ │ │ ├── FpgaGardner_min_1200mv_0c_fast.vo
│ │ │ ├── FpgaGardner_min_1200mv_0c_v_fast.sdo
│ │ │ ├── FpgaGardner_modelsim.xrf
│ │ │ ├── FpgaGardner_run_msim_rtl_verilog.do
│ │ │ ├── FpgaGardner_run_msim_rtl_verilog.do.bak
│ │ │ ├── FpgaGardner.sft
│ │ │ ├── FpgaGardner.vo
│ │ │ ├── FpgaGardner_v.sdo
│ │ │ ├── FpgaGardner.vt
│ │ │ ├── FpgaGardner.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @error@lp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fpga@gardner
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fpga@gardner_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── gnco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @interpolate@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult18_16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── ErrorLp.v
│ │ ├── ErrorLp.v.bak
│ │ ├── FpgaGardner.v
│ │ ├── FpgaGardner.v.bak
│ │ ├── gnco.v
│ │ ├── gnco.v.bak
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── InterpolateFilter.v
│ │ ├── InterpolateFilter.v.bak
│ │ └── mult18_16.qip
│ ├── QamCarrierDD
│ │ ├── BitSync.v
│ │ ├── BitSync.v.bak
│ │ ├── db
│ │ │ ├── QamCarrier.db_info
│ │ │ └── QamCarrier.sld_design_entry.sci
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf_ast.vhd
│ │ ├── fir_lpf_bb.v
│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf_silent_param.txt
│ │ ├── fir_lpf_st.v
│ │ ├── fir_lpf.v
│ │ ├── fir_lpf.vec
│ │ ├── fir_lpf.vo
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.cdb
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.dpi
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.hdb
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.kpt
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.logdb
│ │ │ │ ├── QamCarrier.db_info
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.cdb
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.dpi
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.hdb
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.kpt
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.logdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.ammdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.cdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.dfp
│ │ │ │ ├── QamCarrier.root_partition.cmp.hdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.kpt
│ │ │ │ ├── QamCarrier.root_partition.cmp.logdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.rcfdb
│ │ │ │ ├── QamCarrier.root_partition.map.cdb
│ │ │ │ ├── QamCarrier.root_partition.map.dpi
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.cdb
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.hb_info
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.hdb
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.sig
│ │ │ │ ├── QamCarrier.root_partition.map.hdb
│ │ │ │ └── QamCarrier.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult18_16_bb.v
│ │ ├── mult18_16.qip
│ │ ├── mult18_16.v
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
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│ │ │ ├── asj_nco_as_m_dp_cen.v
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│ │ │ ├── asj_nco_madx.v
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│ │ │ ├── asj_nco_mady.v
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│ │ │ ├── asj_nco_pmd2.v
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
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│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
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│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
│ │ ├── nco.qip
│ │ ├── nco_sin.hex
│ │ ├── nco_st.inc
│ │ ├── nco_st.v
│ │ ├── nco_tb.m
│ │ ├── nco_tb.v
│ │ ├── nco_tb.vhd
│ │ ├── nco.v
│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco.vo
│ │ ├── nco_vo_msim.tcl
│ │ ├── nco_wave.do
│ │ ├── QamCarrier.jdi
│ │ ├── QamCarrier_nativelink_simulation.rpt
│ │ ├── QamCarrier.qpf
│ │ ├── QamCarrier.qsf
│ │ ├── QamCarrier.qws
│ │ ├── QamCarrier.sdc
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── QAM_bit.txt
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak1
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak10
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak11
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak2
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak3
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak4
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak5
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak6
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak7
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak8
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak9
│ │ │ ├── QamCarrier.vt
│ │ │ ├── QamCarrier.vt.bak
│ │ │ ├── QAM.txt
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @d@d
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @error@lp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fpga@gardner
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── gnco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @interpolate@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult18_16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── nco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vish_stacktrace.vstf
│ │ ├── source
│ │ │ ├── DD.v
│ │ │ ├── DD.v.bak
│ │ │ ├── ErrorLp.v
│ │ │ ├── ErrorLp.v.bak
│ │ │ ├── FpgaGardner.v
│ │ │ ├── FpgaGardner.v.bak
│ │ │ ├── Gate.v
│ │ │ ├── Gate.v.bak
│ │ │ ├── gnco.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── InterpolateFilter.v
│ │ │ ├── InterpolateFilter.v.bak
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── mgate.v
│ │ │ ├── mgate.v.bak
│ │ │ ├── mult18_16.qip
│ │ │ ├── mult8_8.qip
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarDetect.v
│ │ │ ├── PolarDetect.v.bak
│ │ │ ├── QamCarrier.v
│ │ │ ├── QamCarrier.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ └── QamModemPolar
│ ├── fir_compiler-library
│ │ ├── accum.v
│ │ ├── addr_cnt_dn_poly.v
│ │ ├── addr_cnt_dn.v
│ │ ├── addr_cnt_up.v
│ │ ├── at_sink_mod_bin.v
│ │ ├── at_sink_mod_par.v
│ │ ├── at_sink_mod.v
│ │ ├── at_src_mod_par.v
│ │ ├── at_src_mod.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ ├── auk_dspip_delay_fir_121.vhd
│ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fir_adders_fir_121.vhd
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│ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
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│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ ├── coef_in_conv.v
│ │ ├── data_cnt_dn_stat.v
│ │ ├── data_cnt_up.v
│ │ ├── data_sel_dec.v
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│ │ ├── dat_store_c.v
│ │ ├── dat_store.v
│ │ ├── decoder_we_cen.v
│ │ ├── decoder_we.v
│ │ ├── delay_cen.v
│ │ ├── delay_mul_cen.v
│ │ ├── delay_mul.v
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│ │ ├── delay_mux_mch_odd.v
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│ │ ├── delay_trig.v
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│ │ ├── eab_tdl_strat.v
│ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ ├── lc_store_cen.v
│ │ ├── lc_store.v
│ │ ├── lc_tdl_strat_cen.v
│ │ ├── lc_tdl_strat.v
│ │ ├── maccum_cen.v
│ │ ├── maccum.v
│ │ ├── mac_tl.ocp
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│ │ ├── mcv_ctrl_deci.v
│ │ ├── mcv_ctrl_nc.v
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│ │ ├── mlu_dly2.v
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│ │ ├── mlu_inf_1reg.v
│ │ ├── mlu_inf_2reg_cen.v
│ │ ├── mlu_inf_2reg.v
│ │ ├── mlu_nd_cen.v
│ │ ├── mlu_nd_lc.v
│ │ ├── mlu_nd.v
│ │ ├── mlu.v
│ │ ├── mr_acc_ctrl_cen_wr.v
│ │ ├── mr_acc_ctrl_wr.v
│ │ ├── mr_accum_wr.v
│ │ ├── mr_decoder_we_wr.v
│ │ ├── mr_del_coef_set.v
│ │ ├── mr_dnc_wr.v
│ │ ├── mr_lcdelay_wr.v
│ │ ├── mr_lcstore_wr.v
│ │ ├── mr_lrdy_wr.v
│ │ ├── mr_mux_2to1_cen_wr.v
│ │ ├── mr_mux_2to1_wr.v
│ │ ├── mr_ser_shift_wr.v
│ │ ├── mr_upc_reload_wr.v
│ │ ├── mr_upc_wr.v
│ │ ├── msft_data_reseq_mc.v
│ │ ├── msft_data_reseq.v
│ │ ├── msft_data.v
│ │ ├── msft_lt_128.v
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│ │ ├── msft_mem_coef.v
│ │ ├── msft_mem_hc.v
│ │ ├── msft_mem_mcoef.v
│ │ ├── msft_mem_reseq_hc.v
│ │ ├── msft_mem_reseq_mcycle.v
│ │ ├── msft_mem_reseq.v
│ │ ├── msft_mem.v
│ │ ├── msft_reseq_mc.v
│ │ ├── msft_scv.v
│ │ ├── msft.v
│ │ ├── mul_add.v
│ │ ├── mux_16_cen.v
│ │ ├── mux_16.v
│ │ ├── mux_2to1_cen.v
│ │ ├── mux_2to1_comb.v
│ │ ├── mux_2to1.v
│ │ ├── mux_nc.v
│ │ ├── para_tdl.v
│ │ ├── par_ctrl.v
│ │ ├── par_ld_ser_tdl_nc.v
│ │ ├── par_ld_ser_tdl_wr.v
│ │ ├── pll_fir.v
│ │ ├── poly_mac_ctrl_dec.v
│ │ ├── poly_mac_ctrl_int.v
│ │ ├── ram_2pt_mram_cen.v
│ │ ├── ram_2pt_var_cen_hc.v
│ │ ├── ram_2pt_var_cen.v
│ │ ├── ram_2pt_var.v
│ │ ├── ram_inf.v
│ │ ├── ram_lut_cen.v
│ │ ├── ram_lut.v
│ │ ├── rnd_dat.v
│ │ ├── rom_6_lut_r.v
│ │ ├── rom_6_lut.v
│ │ ├── rom_lut_cen.v
│ │ ├── rom_lut_r_cen.v
│ │ ├── rom_lut_r.v
│ │ ├── rom_lut.v
│ │ ├── rom_mset_lut_r_cen.v
│ │ ├── rom_mset_lut_r_cen_wr.v
│ │ ├── rom_mset_lut_r.v
│ │ ├── rom_mset_lut_r_wr.v
│ │ ├── rom_mset_lut.v
│ │ ├── sadd_c_cen.v
│ │ ├── sadd_cen.v
│ │ ├── sadd_c.v
│ │ ├── sadd_load.v
│ │ ├── sadd_lpm_cen.v
│ │ ├── sadd_lpm_reg_top_cen.v
│ │ ├── sadd_lpm.v
│ │ ├── sadd_reg_top_cen.v
│ │ ├── sadd_reg_top.v
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│ │ ├── sat_dat.v
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│ │ ├── scale_accum.v
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│ │ ├── ssub_cen.v
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│ │ ├── sym_add_ser.v
│ │ ├── sym_sub_ser_cen.v
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│ │ ├── trig_buf.v
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│ │ ├── tsadd_cen.v
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│ │ ├── tsadd_lpm_reg_top_cen.v
│ │ ├── tsadd_lpm.v
│ │ ├── tsadd_reg_top_cen.v
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│ │ ├── u2ssub_cen.v
│ │ ├── u2ssub.v
│ │ ├── uadd_cen.v
│ │ ├── uadd.v
│ │ └── wr_en_gen.v
│ ├── fir_lpf_ast.vhd
│ ├── fir_lpf_bb.v
│ ├── fir_lpf.bsf
│ ├── fir_lpf_coef_int.txt
│ ├── fir_lpf_constraints.tcl
│ ├── fir_lpf.html
│ ├── fir_lpf_input.txt
│ ├── fir_lpf_mlab.m
│ ├── fir_lpf_model.m
│ ├── fir_lpf_msim.tcl
│ ├── fir_lpf_nativelink.tcl
│ ├── fir_lpf_param.txt
│ ├── fir_lpf.qip
│ ├── fir_lpf_silent_param.txt
│ ├── fir_lpf_st.v
│ ├── fir_lpf.v
│ ├── fir_lpf.vec
│ ├── fir_lpf.vo
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── QamCarrier.autoh_e40e1.map.cdb
│ │ │ ├── QamCarrier.autoh_e40e1.map.dpi
│ │ │ ├── QamCarrier.autoh_e40e1.map.hdb
│ │ │ ├── QamCarrier.autoh_e40e1.map.kpt
│ │ │ ├── QamCarrier.autoh_e40e1.map.logdb
│ │ │ ├── QamCarrier.db_info
│ │ │ ├── QamCarrier.nabbo_fd801.map.cdb
│ │ │ ├── QamCarrier.nabbo_fd801.map.dpi
│ │ │ ├── QamCarrier.nabbo_fd801.map.hdb
│ │ │ ├── QamCarrier.nabbo_fd801.map.kpt
│ │ │ ├── QamCarrier.nabbo_fd801.map.logdb
│ │ │ ├── QamCarrier.root_partition.cmp.ammdb
│ │ │ ├── QamCarrier.root_partition.cmp.cdb
│ │ │ ├── QamCarrier.root_partition.cmp.dfp
│ │ │ ├── QamCarrier.root_partition.cmp.hdb
│ │ │ ├── QamCarrier.root_partition.cmp.kpt
│ │ │ ├── QamCarrier.root_partition.cmp.logdb
│ │ │ ├── QamCarrier.root_partition.cmp.rcfdb
│ │ │ ├── QamCarrier.root_partition.map.cdb
│ │ │ ├── QamCarrier.root_partition.map.dpi
│ │ │ ├── QamCarrier.root_partition.map.hbdb.cdb
│ │ │ ├── QamCarrier.root_partition.map.hbdb.hb_info
│ │ │ ├── QamCarrier.root_partition.map.hbdb.hdb
│ │ │ ├── QamCarrier.root_partition.map.hbdb.sig
│ │ │ ├── QamCarrier.root_partition.map.hdb
│ │ │ └── QamCarrier.root_partition.map.kpt
│ │ └── README
│ ├── mult18_16_bb.v
│ ├── mult18_16.qip
│ ├── mult18_16.v
│ ├── mult8_8_bb.v
│ ├── mult8_8.qip
│ ├── mult8_8.v
│ ├── nco_bb.v
│ ├── nco.bsf
│ ├── nco_cos.hex
│ ├── nco.html
│ ├── nco-library
│ │ ├── asj_altqmcash.ocp
│ │ ├── asj_altqmcash.v
│ │ ├── asj_altqmcpipe.ocp
│ │ ├── asj_altqmcpipe_rst.v
│ │ ├── asj_altqmcpipe.v
│ │ ├── asj_altq.ocp
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│ │ ├── asj_crd.v
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│ │ ├── asj_dxx_g.v
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│ │ ├── asj_gam_dp.v
│ │ ├── asj_gam.v
│ │ ├── asj_gar.v
│ │ ├── asj_nco_apr_dxx.v
│ │ ├── asj_nco_aprid_dxx.v
│ │ ├── asj_nco_as_m_cen.v
│ │ ├── asj_nco_as_m_dp_cen.v
│ │ ├── asj_nco_as_m_dp.v
│ │ ├── asj_nco_as_m.v
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│ │ ├── asj_nco_isdr.v
│ │ ├── asj_nco_lp_m.v
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│ │ ├── asj_nco_madx.v
│ │ ├── asj_nco_mady_cen.v
│ │ ├── asj_nco_mady.v
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│ │ ├── asj_nco_mob_sw.v
│ │ ├── asj_nco_mob_w.v
│ │ ├── asj_nco_m.v
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│ │ ├── asj_nco_pmd2.v
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│ │ ├── asj_xnqg.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
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│ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ ├── auk_dspip_avalon_streaming_controller.vhd
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│ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ ├── auk_dspip_delay.vhd
│ │ ├── auk_dspip_lib_pkg.vhd
│ │ ├── auk_dspip_math_pkg.vhd
│ │ ├── auk_dspip_text_pkg.vhd
│ │ ├── cord_2c.v
│ │ ├── cord_acc_ena.v
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│ │ ├── cord_fs.v
│ │ ├── cordic_10_m.v
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│ │ ├── cordic_axor_2p_lpm.v
│ │ ├── cordic_axor_ser.v
│ │ ├── cordic_cnt_sig.v
│ │ ├── cordic_cnt.v
│ │ ├── cordic_reg_ser.v
│ │ ├── cordic_sxor_0p_lpm.v
│ │ ├── cordic_sxor_1p_lpm.v
│ │ ├── cordic_sxor_2p_lpm.v
│ │ ├── cordic_sxor_ser.v
│ │ ├── cordic_zxor_0p_lpm.v
│ │ ├── cordic_zxor_1p_lpm.v
│ │ ├── cordic_zxor_2p_lpm.v
│ │ ├── cordic_zxor_ser.v
│ │ ├── cord_init_pm.v
│ │ ├── cord_init_ser_pm.v
│ │ ├── cord_init_ser.v
│ │ ├── cord_init.v
│ │ ├── cord_lut_1p.v
│ │ ├── cord_lut.v
│ │ ├── cord_rot_dual.v
│ │ ├── cord_rot_sgl.v
│ │ ├── cord_seg_sel.v
│ │ ├── dop_reg.v
│ │ ├── freq_sel_st.v
│ │ ├── las.v
│ │ ├── lmsd.v
│ │ ├── lms.v
│ │ ├── mac_i_lpmd.v
│ │ ├── mac_i_lpm.v
│ │ ├── m_output_blk_reg.v
│ │ ├── m_output_blk_rw.v
│ │ ├── m_output_blk_w.v
│ │ ├── segment_arr_tdl.v
│ │ ├── segment_sel_sgl.v
│ │ ├── segment_sel.v
│ │ ├── sid_2c_1p.v
│ │ └── sop_reg.v
│ ├── nco_model.m
│ ├── nco_nativelink.tcl
│ ├── nco.qip
│ ├── nco_sin.hex
│ ├── nco_st.inc
│ ├── nco_st.v
│ ├── nco_tb.m
│ ├── nco_tb.v
│ ├── nco_tb.vhd
│ ├── nco.v
│ ├── nco.vec
│ ├── nco_vho_msim.tcl
│ ├── nco.vo
│ ├── nco_vo_msim.tcl
│ ├── nco_wave.do
│ ├── QamCarrier.jdi
│ ├── QamCarrier_nativelink_simulation.rpt
│ ├── QamCarrier.qpf
│ ├── QamCarrier.qsf
│ ├── QamCarrier.qws
│ ├── simulation
│ │ └── modelsim
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── nco_cos.hex
│ │ ├── nco_cos.ver
│ │ ├── nco_sin.hex
│ │ ├── nco_sin.ver
│ │ ├── QAM_bit.txt
│ │ ├── QamCarrier_run_msim_rtl_verilog.do
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak1
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak10
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak11
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak2
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak3
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak4
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak5
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak6
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak7
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak8
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak9
│ │ ├── QamCarrier.vt
│ │ ├── QamCarrier.vt.bak
│ │ ├── QAM.txt
│ │ ├── rtl_work
│ │ │ ├── @error@lp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── fir_lpf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @fpga@gardner
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── gnco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @interpolate@filter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @loop@filter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult18_16
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult8_8
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @polar@detect
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @qam@carrier
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── vish_stacktrace.vstf
│ │ └── wlft9b0cwh
│ ├── source
│ │ ├── DD.v
│ │ ├── DD.v.bak
│ │ ├── ErrorLp.v
│ │ ├── ErrorLp.v.bak
│ │ ├── FpgaGardner.v
│ │ ├── FpgaGardner.v.bak
│ │ ├── Gate.v
│ │ ├── Gate.v.bak
│ │ ├── gnco.v
│ │ ├── gnco.v.bak
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── InterpolateFilter.v
│ │ ├── InterpolateFilter.v.bak
│ │ ├── LoopFilter.v
│ │ ├── LoopFilter.v.bak
│ │ ├── mgate.v
│ │ ├── mgate.v.bak
│ │ ├── mult18_16.qip
│ │ ├── mult8_8.qip
│ │ ├── nco.xml
│ │ ├── PhaseDetect.v
│ │ ├── PhaseDetect.v.bak
│ │ ├── PolarDetect.v
│ │ ├── PolarDetect.v.bak
│ │ ├── QamCarrier.v
│ │ ├── QamCarrier.v.bak
│ │ └── velocity.log
│ ├── tb_fir_lpf.vhd
│ └── velocity.log
└── Chapter_9
├── E9_1
│ ├── E9_1_DSSProduce.m
│ ├── E9_1_PnCode.m
│ └── tra_lpf.txt
├── E9_2
│ └── DssMod
│ ├── DssMod.jdi
│ ├── DssMod_nativelink_simulation.rpt
│ ├── DssMod.qpf
│ ├── DssMod.qsf
│ ├── DssMod.qws
│ ├── fir_compiler-library
│ │ ├── accum.v
│ │ ├── addr_cnt_dn_poly.v
│ │ ├── addr_cnt_dn.v
│ │ ├── addr_cnt_up.v
│ │ ├── at_sink_mod_bin.v
│ │ ├── at_sink_mod_par.v
│ │ ├── at_sink_mod.v
│ │ ├── at_src_mod_par.v
│ │ ├── at_src_mod.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ ├── auk_dspip_delay_fir_121.vhd
│ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ ├── coef_in_conv.v
│ │ ├── data_cnt_dn_stat.v
│ │ ├── data_cnt_up.v
│ │ ├── data_sel_dec.v
│ │ ├── dat_mm_brg.v
│ │ ├── dat_store_c.v
│ │ ├── dat_store.v
│ │ ├── decoder_we_cen.v
│ │ ├── decoder_we.v
│ │ ├── delay_cen.v
│ │ ├── delay_mul_cen.v
│ │ ├── delay_mul.v
│ │ ├── delay_mux_mch_odd_mcv.v
│ │ ├── delay_mux_mch_odd.v
│ │ ├── delay_mux.v
│ │ ├── delay_trig_cen.v
│ │ ├── delay_trig.v
│ │ ├── delay.v
│ │ ├── eab_tdl_hc.v
│ │ ├── eab_tdl_strat_mram.v
│ │ ├── eab_tdl_strat.v
│ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ ├── lc_store_cen.v
│ │ ├── lc_store.v
│ │ ├── lc_tdl_strat_cen.v
│ │ ├── lc_tdl_strat.v
│ │ ├── maccum_cen.v
│ │ ├── maccum.v
│ │ ├── mac_tl.ocp
│ │ ├── mac_tl.v
│ │ ├── mcv_ctrl_deci.v
│ │ ├── mcv_ctrl_nc.v
│ │ ├── mlu_dly1.v
│ │ ├── mlu_dly2.v
│ │ ├── mlu_inf_1reg_cen.v
│ │ ├── mlu_inf_1reg.v
│ │ ├── mlu_inf_2reg_cen.v
│ │ ├── mlu_inf_2reg.v
│ │ ├── mlu_nd_cen.v
│ │ ├── mlu_nd_lc.v
│ │ ├── mlu_nd.v
│ │ ├── mlu.v
│ │ ├── mr_acc_ctrl_cen_wr.v
│ │ ├── mr_acc_ctrl_wr.v
│ │ ├── mr_accum_wr.v
│ │ ├── mr_decoder_we_wr.v
│ │ ├── mr_del_coef_set.v
│ │ ├── mr_dnc_wr.v
│ │ ├── mr_lcdelay_wr.v
│ │ ├── mr_lcstore_wr.v
│ │ ├── mr_lrdy_wr.v
│ │ ├── mr_mux_2to1_cen_wr.v
│ │ ├── mr_mux_2to1_wr.v
│ │ ├── mr_ser_shift_wr.v
│ │ ├── mr_upc_reload_wr.v
│ │ ├── mr_upc_wr.v
│ │ ├── msft_data_reseq_mc.v
│ │ ├── msft_data_reseq.v
│ │ ├── msft_data.v
│ │ ├── msft_lt_128.v
│ │ ├── msft_lt_32.v
│ │ ├── msft_mcv.v
│ │ ├── msft_mem_coef.v
│ │ ├── msft_mem_hc.v
│ │ ├── msft_mem_mcoef.v
│ │ ├── msft_mem_reseq_hc.v
│ │ ├── msft_mem_reseq_mcycle.v
│ │ ├── msft_mem_reseq.v
│ │ ├── msft_mem.v
│ │ ├── msft_reseq_mc.v
│ │ ├── msft_scv.v
│ │ ├── msft.v
│ │ ├── mul_add.v
│ │ ├── mux_16_cen.v
│ │ ├── mux_16.v
│ │ ├── mux_2to1_cen.v
│ │ ├── mux_2to1_comb.v
│ │ ├── mux_2to1.v
│ │ ├── mux_nc.v
│ │ ├── para_tdl.v
│ │ ├── par_ctrl.v
│ │ ├── par_ld_ser_tdl_nc.v
│ │ ├── par_ld_ser_tdl_wr.v
│ │ ├── pll_fir.v
│ │ ├── poly_mac_ctrl_dec.v
│ │ ├── poly_mac_ctrl_int.v
│ │ ├── ram_2pt_mram_cen.v
│ │ ├── ram_2pt_var_cen_hc.v
│ │ ├── ram_2pt_var_cen.v
│ │ ├── ram_2pt_var.v
│ │ ├── ram_inf.v
│ │ ├── ram_lut_cen.v
│ │ ├── ram_lut.v
│ │ ├── rnd_dat.v
│ │ ├── rom_6_lut_r.v
│ │ ├── rom_6_lut.v
│ │ ├── rom_lut_cen.v
│ │ ├── rom_lut_r_cen.v
│ │ ├── rom_lut_r.v
│ │ ├── rom_lut.v
│ │ ├── rom_mset_lut_r_cen.v
│ │ ├── rom_mset_lut_r_cen_wr.v
│ │ ├── rom_mset_lut_r.v
│ │ ├── rom_mset_lut_r_wr.v
│ │ ├── rom_mset_lut.v
│ │ ├── sadd_c_cen.v
│ │ ├── sadd_cen.v
│ │ ├── sadd_c.v
│ │ ├── sadd_load.v
│ │ ├── sadd_lpm_cen.v
│ │ ├── sadd_lpm_reg_top_cen.v
│ │ ├── sadd_lpm.v
│ │ ├── sadd_reg_top_cen.v
│ │ ├── sadd_reg_top.v
│ │ ├── sadd_sub.v
│ │ ├── sadd.v
│ │ ├── sat_dat.v
│ │ ├── sc_add.v
│ │ ├── scale_accum_cen.v
│ │ ├── scale_accum.v
│ │ ├── scale_shft_comb_cen.v
│ │ ├── scale_shft_comb.v
│ │ ├── scv_ctrl_deci.v
│ │ ├── scv_ctrl.v
│ │ ├── ser_ctrl_cen.v
│ │ ├── ser_shft_cen.v
│ │ ├── ser_shft.v
│ │ ├── ser_shift.v
│ │ ├── sgn_ext.v
│ │ ├── shift_in.v
│ │ ├── shift_out.v
│ │ ├── slave2slave.v
│ │ ├── ssub_cen.v
│ │ ├── ssub_c.v
│ │ ├── ssub_lpm_cen.v
│ │ ├── ssub_lpm.v
│ │ ├── ssub.v
│ │ ├── sym_add_ser_cen.v
│ │ ├── sym_add_ser.v
│ │ ├── sym_sub_ser_cen.v
│ │ ├── tdl_da_lc.v
│ │ ├── trig_buf_l.v
│ │ ├── trig_buf_r.v
│ │ ├── trig_buf.v
│ │ ├── tsadd_c_cen.v
│ │ ├── tsadd_cen.v
│ │ ├── tsadd_c.v
│ │ ├── tsadd_lpm_cen.v
│ │ ├── tsadd_lpm_reg_top_cen.v
│ │ ├── tsadd_lpm.v
│ │ ├── tsadd_reg_top_cen.v
│ │ ├── tsadd.v
│ │ ├── u2ssub_cen.v
│ │ ├── u2ssub.v
│ │ ├── uadd_cen.v
│ │ ├── uadd.v
│ │ └── wr_en_gen.v
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── DssMod.autoh_e40e1.map.cdb
│ │ │ ├── DssMod.autoh_e40e1.map.dpi
│ │ │ ├── DssMod.autoh_e40e1.map.hdb
│ │ │ ├── DssMod.autoh_e40e1.map.kpt
│ │ │ ├── DssMod.autoh_e40e1.map.logdb
│ │ │ ├── DssMod.db_info
│ │ │ ├── DssMod.nabbo_fd801.map.cdb
│ │ │ ├── DssMod.nabbo_fd801.map.dpi
│ │ │ ├── DssMod.nabbo_fd801.map.hdb
│ │ │ ├── DssMod.nabbo_fd801.map.kpt
│ │ │ ├── DssMod.nabbo_fd801.map.logdb
│ │ │ ├── DssMod.root_partition.cmp.ammdb
│ │ │ ├── DssMod.root_partition.cmp.cdb
│ │ │ ├── DssMod.root_partition.cmp.dfp
│ │ │ ├── DssMod.root_partition.cmp.hdb
│ │ │ ├── DssMod.root_partition.cmp.kpt
│ │ │ ├── DssMod.root_partition.cmp.logdb
│ │ │ ├── DssMod.root_partition.cmp.rcfdb
│ │ │ ├── DssMod.root_partition.map.cdb
│ │ │ ├── DssMod.root_partition.map.dpi
│ │ │ ├── DssMod.root_partition.map.hbdb.cdb
│ │ │ ├── DssMod.root_partition.map.hbdb.hb_info
│ │ │ ├── DssMod.root_partition.map.hbdb.hdb
│ │ │ ├── DssMod.root_partition.map.hbdb.sig
│ │ │ ├── DssMod.root_partition.map.hdb
│ │ │ └── DssMod.root_partition.map.kpt
│ │ └── README
│ ├── mult8_8_bb.v
│ ├── mult8_8.qip
│ ├── mult8_8.v
│ ├── nco8m_bb.v
│ ├── nco8m.bsf
│ ├── nco8m_cos.hex
│ ├── nco8m.html
│ ├── nco8m_model.m
│ ├── nco8m_nativelink.tcl
│ ├── nco8m.qip
│ ├── nco8m_sin.hex
│ ├── nco8m_st.inc
│ ├── nco8m_st.v
│ ├── nco8m_tb.m
│ ├── nco8m_tb.v
│ ├── nco8m_tb.vhd
│ ├── nco8m.v
│ ├── nco8m.vec
│ ├── nco8m_vho_msim.tcl
│ ├── nco8m.vo
│ ├── nco8m_vo_msim.tcl
│ ├── nco8m_wave.do
│ ├── nco-library
│ │ ├── asj_altqmcash.ocp
│ │ ├── asj_altqmcash.v
│ │ ├── asj_altqmcpipe.ocp
│ │ ├── asj_altqmcpipe_rst.v
│ │ ├── asj_altqmcpipe.v
│ │ ├── asj_altq.ocp
│ │ ├── asj_altq.v
│ │ ├── asj_crd.v
│ │ ├── asj_crs.v
│ │ ├── asj_dxx_g.v
│ │ ├── asj_dxx.v
│ │ ├── asj_gal.v
│ │ ├── asj_gam_dp.v
│ │ ├── asj_gam.v
│ │ ├── asj_gar.v
│ │ ├── asj_nco_apr_dxx.v
│ │ ├── asj_nco_aprid_dxx.v
│ │ ├── asj_nco_as_m_cen.v
│ │ ├── asj_nco_as_m_dp_cen.v
│ │ ├── asj_nco_as_m_dp.v
│ │ ├── asj_nco_as_m.v
│ │ ├── asj_nco_d1gam.v
│ │ ├── asj_nco_derot.v
│ │ ├── asj_nco_fxx.v
│ │ ├── asj_nco_isdr_mc.v
│ │ ├── asj_nco_isdr_throughput2.v
│ │ ├── asj_nco_isdr.v
│ │ ├── asj_nco_lp_m.v
│ │ ├── asj_nco_madx_cen.v
│ │ ├── asj_nco_madx.v
│ │ ├── asj_nco_mady_cen.v
│ │ ├── asj_nco_mady.v
│ │ ├── asj_nco_mcin.v
│ │ ├── asj_nco_mciosel.v
│ │ ├── asj_nco_mcout.v
│ │ ├── asj_nco_mob_rw.v
│ │ ├── asj_nco_mob_sw.v
│ │ ├── asj_nco_mob_w.v
│ │ ├── asj_nco_m.v
│ │ ├── asj_nco_pmd2gam.v
│ │ ├── asj_nco_pmd2.v
│ │ ├── asj_nco_pxx.v
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│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ ├── auk_dspip_delay.vhd
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│ │ ├── auk_dspip_math_pkg.vhd
│ │ ├── auk_dspip_text_pkg.vhd
│ │ ├── cord_2c.v
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│ │ ├── cord_en.v
│ │ ├── cord_fs.v
│ │ ├── cordic_10_m.v
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│ │ ├── cordic_axor_1p_lpm.v
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│ │ ├── cordic_axor_ser.v
│ │ ├── cordic_cnt_sig.v
│ │ ├── cordic_cnt.v
│ │ ├── cordic_reg_ser.v
│ │ ├── cordic_sxor_0p_lpm.v
│ │ ├── cordic_sxor_1p_lpm.v
│ │ ├── cordic_sxor_2p_lpm.v
│ │ ├── cordic_sxor_ser.v
│ │ ├── cordic_zxor_0p_lpm.v
│ │ ├── cordic_zxor_1p_lpm.v
│ │ ├── cordic_zxor_2p_lpm.v
│ │ ├── cordic_zxor_ser.v
│ │ ├── cord_init_pm.v
│ │ ├── cord_init_ser_pm.v
│ │ ├── cord_init_ser.v
│ │ ├── cord_init.v
│ │ ├── cord_lut_1p.v
│ │ ├── cord_lut.v
│ │ ├── cord_rot_dual.v
│ │ ├── cord_rot_sgl.v
│ │ ├── cord_seg_sel.v
│ │ ├── dop_reg.v
│ │ ├── freq_sel_st.v
│ │ ├── las.v
│ │ ├── lmsd.v
│ │ ├── lms.v
│ │ ├── mac_i_lpmd.v
│ │ ├── mac_i_lpm.v
│ │ ├── m_output_blk_reg.v
│ │ ├── m_output_blk_rw.v
│ │ ├── m_output_blk_w.v
│ │ ├── segment_arr_tdl.v
│ │ ├── segment_sel_sgl.v
│ │ ├── segment_sel.v
│ │ ├── sid_2c_1p.v
│ │ └── sop_reg.v
│ ├── shape_fir_ast.vhd
│ ├── shape_fir_bb.v
│ ├── shape_fir.bsf
│ ├── shape_fir_coef_int.txt
│ ├── shape_fir_constraints.tcl
│ ├── shape_fir.html
│ ├── shape_fir_input.txt
│ ├── shape_fir_mlab.m
│ ├── shape_fir_model.m
│ ├── shape_fir_msim.tcl
│ ├── shape_fir_nativelink.tcl
│ ├── shape_fir_param.txt
│ ├── shape_fir.qip
│ ├── shape_fir_silent_param.txt
│ ├── shape_fir_st.v
│ ├── shape_fir.v
│ ├── shape_fir.vec
│ ├── shape_fir.vo
│ ├── simulation
│ │ └── modelsim
│ │ ├── DssMod_8_1200mv_0c_slow.vo
│ │ ├── DssMod_8_1200mv_0c_v_slow.sdo
│ │ ├── DssMod_8_1200mv_85c_slow.vo
│ │ ├── DssMod_8_1200mv_85c_v_slow.sdo
│ │ ├── DssMod_min_1200mv_0c_fast.vo
│ │ ├── DssMod_min_1200mv_0c_v_fast.sdo
│ │ ├── DssMod_modelsim.xrf
│ │ ├── DssMod_run_msim_rtl_verilog.do
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak1
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak10
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak11
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak2
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak3
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak4
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak5
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak6
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak7
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak8
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak9
│ │ ├── DssMod.sft
│ │ ├── DssMod.vo
│ │ ├── DssMod_v.sdo
│ │ ├── DssMod.vt
│ │ ├── DssMod.vt.bak
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── nco8m_cos.hex
│ │ ├── nco8m_cos.ver
│ │ ├── nco8m_sin.hex
│ │ ├── nco8m_sin.ver
│ │ └── rtl_work
│ │ ├── @dss@mod
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @dss@mod_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── _info
│ │ ├── mult8_8
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── nco8m
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @pn@code
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── shape_fir
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── _vmake
│ ├── source
│ │ ├── DssMod.v
│ │ ├── DssMod.v.bak
│ │ ├── PnCode.v
│ │ └── PnCode.v.bak
│ ├── tb_shape_fir.vhd
│ └── velocity.log
├── E9_3
│ ├── E9_3_PnAcquisition.m
│ ├── pncode.mif
│ ├── pncoderom.m
│ └── PnSync
│ ├── counter_bb.v
│ ├── counter.qip
│ ├── counter.v
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── PnSync.db_info
│ │ │ ├── PnSync.root_partition.cmp.ammdb
│ │ │ ├── PnSync.root_partition.cmp.cdb
│ │ │ ├── PnSync.root_partition.cmp.dfp
│ │ │ ├── PnSync.root_partition.cmp.hdb
│ │ │ ├── PnSync.root_partition.cmp.kpt
│ │ │ ├── PnSync.root_partition.cmp.logdb
│ │ │ ├── PnSync.root_partition.cmp.rcfdb
│ │ │ ├── PnSync.root_partition.map.cdb
│ │ │ ├── PnSync.root_partition.map.dpi
│ │ │ ├── PnSync.root_partition.map.hbdb.cdb
│ │ │ ├── PnSync.root_partition.map.hbdb.hb_info
│ │ │ ├── PnSync.root_partition.map.hbdb.hdb
│ │ │ ├── PnSync.root_partition.map.hbdb.sig
│ │ │ ├── PnSync.root_partition.map.hdb
│ │ │ └── PnSync.root_partition.map.kpt
│ │ └── README
│ ├── mult18_18_bb.v
│ ├── mult18_18.qip
│ ├── mult18_18.v
│ ├── pn_bb.v
│ ├── pncode.mif
│ ├── pncode.ver
│ ├── pn.qip
│ ├── PnSync.jdi
│ ├── PnSync_nativelink_simulation.rpt
│ ├── PnSync.qpf
│ ├── PnSync.qsf
│ ├── PnSync.qws
│ ├── PnSync.sdc
│ ├── pn.v
│ ├── simulation
│ │ └── modelsim
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── pncode.mif
│ │ ├── pncode.ver
│ │ ├── PnSync_8_1200mv_0c_slow.vo
│ │ ├── PnSync_8_1200mv_0c_v_slow.sdo
│ │ ├── PnSync_8_1200mv_85c_slow.vo
│ │ ├── PnSync_8_1200mv_85c_v_slow.sdo
│ │ ├── PnSync_min_1200mv_0c_fast.vo
│ │ ├── PnSync_min_1200mv_0c_v_fast.sdo
│ │ ├── PnSync_modelsim.xrf
│ │ ├── PnSync_run_msim_rtl_verilog.do
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak1
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak10
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak11
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak2
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak3
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak4
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak5
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak6
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak7
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak8
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak9
│ │ ├── PnSync.sft
│ │ ├── PnSync.vo
│ │ ├── PnSync_v.sdo
│ │ ├── PnSync.vt
│ │ ├── PnSync.vt.bak
│ │ └── rtl_work
│ │ ├── counter
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── _info
│ │ ├── integrator
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── integrator_col
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── mult18_18
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── pn
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @p@n_adjust
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── pn_code
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @pn@sync
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @pn@sync_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── _vmake
│ └── source
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── integrator_col.v
│ ├── integrator_col.v.bak
│ ├── integrator.v
│ ├── integrator.v.bak
│ ├── mult18_18.qip
│ ├── PN_adjust.v
│ ├── PN_adjust.v.bak
│ ├── pncode.mif
│ ├── pn_code.v
│ ├── pn_code.v.bak
│ ├── pn.qip
│ ├── PnSync.v
│ └── PnSync.v.bak
└── E9_4
├── DsssDemod
│ ├── counter_bb.v
│ ├── counter.qip
│ ├── counter.v
│ ├── DsssDemod.jdi
│ ├── DsssDemod_nativelink_simulation.rpt
│ ├── DsssDemod.qpf
│ ├── DsssDemod.qsf
│ ├── DsssDemod.qws
│ ├── DsssDemod.sdc
│ ├── fir_compiler-library
│ │ ├── accum.v
│ │ ├── addr_cnt_dn_poly.v
│ │ ├── addr_cnt_dn.v
│ │ ├── addr_cnt_up.v
│ │ ├── at_sink_mod_bin.v
│ │ ├── at_sink_mod_par.v
│ │ ├── at_sink_mod.v
│ │ ├── at_src_mod_par.v
│ │ ├── at_src_mod.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ ├── auk_dspip_delay_fir_121.vhd
│ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ ├── coef_in_conv.v
│ │ ├── data_cnt_dn_stat.v
│ │ ├── data_cnt_up.v
│ │ ├── data_sel_dec.v
│ │ ├── dat_mm_brg.v
│ │ ├── dat_store_c.v
│ │ ├── dat_store.v
│ │ ├── decoder_we_cen.v
│ │ ├── decoder_we.v
│ │ ├── delay_cen.v
│ │ ├── delay_mul_cen.v
│ │ ├── delay_mul.v
│ │ ├── delay_mux_mch_odd_mcv.v
│ │ ├── delay_mux_mch_odd.v
│ │ ├── delay_mux.v
│ │ ├── delay_trig_cen.v
│ │ ├── delay_trig.v
│ │ ├── delay.v
│ │ ├── eab_tdl_hc.v
│ │ ├── eab_tdl_strat_mram.v
│ │ ├── eab_tdl_strat.v
│ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ ├── lc_store_cen.v
│ │ ├── lc_store.v
│ │ ├── lc_tdl_strat_cen.v
│ │ ├── lc_tdl_strat.v
│ │ ├── maccum_cen.v
│ │ ├── maccum.v
│ │ ├── mac_tl.ocp
│ │ ├── mac_tl.v
│ │ ├── mcv_ctrl_deci.v
│ │ ├── mcv_ctrl_nc.v
│ │ ├── mlu_dly1.v
│ │ ├── mlu_dly2.v
│ │ ├── mlu_inf_1reg_cen.v
│ │ ├── mlu_inf_1reg.v
│ │ ├── mlu_inf_2reg_cen.v
│ │ ├── mlu_inf_2reg.v
│ │ ├── mlu_nd_cen.v
│ │ ├── mlu_nd_lc.v
│ │ ├── mlu_nd.v
│ │ ├── mlu.v
│ │ ├── mr_acc_ctrl_cen_wr.v
│ │ ├── mr_acc_ctrl_wr.v
│ │ ├── mr_accum_wr.v
│ │ ├── mr_decoder_we_wr.v
│ │ ├── mr_del_coef_set.v
│ │ ├── mr_dnc_wr.v
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│ │ ├── mr_mux_2to1_wr.v
│ │ ├── mr_ser_shift_wr.v
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│ │ ├── msft_data_reseq_mc.v
│ │ ├── msft_data_reseq.v
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│ │ ├── msft_mem.v
│ │ ├── msft_reseq_mc.v
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│ │ ├── mux_16.v
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│ │ ├── mux_2to1.v
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│ │ ├── rom_6_lut.v
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│ │ ├── sadd_cen.v
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│ │ ├── sadd_lpm.v
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│ │ ├── sadd_reg_top.v
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│ │ ├── sadd.v
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│ │ ├── scale_accum.v
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│ │ ├── scale_shft_comb.v
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│ │ ├── ssub_lpm.v
│ │ ├── ssub.v
│ │ ├── sym_add_ser_cen.v
│ │ ├── sym_add_ser.v
│ │ ├── sym_sub_ser_cen.v
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│ │ ├── trig_buf_r.v
│ │ ├── trig_buf.v
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│ │ ├── tsadd_cen.v
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│ │ ├── tsadd_lpm.v
│ │ ├── tsadd_reg_top_cen.v
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│ │ ├── u2ssub_cen.v
│ │ ├── u2ssub.v
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│ │ ├── uadd.v
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│ ├── fir_lpf_constraints.tcl
│ ├── fir_lpf.html
│ ├── fir_lpf_input.txt
│ ├── fir_lpf_mlab.m
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│ ├── fir_lpf_param.txt
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│ │ │ ├── DsssDemod.root_partition.map.cdb
│ │ │ ├── DsssDemod.root_partition.map.dpi
│ │ │ ├── DsssDemod.root_partition.map.hbdb.cdb
│ │ │ ├── DsssDemod.root_partition.map.hbdb.hb_info
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│ │ │ ├── DsssDemod.root_partition.map.hbdb.sig
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│ │ │ └── DsssDemod.root_partition.map.kpt
│ │ └── README
│ ├── mult18_18_bb.v
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│ ├── mult18_18.v
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│ │ ├── nco_cos.hex
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│ │ ├── counter
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│ │ │ └── verilog.psm
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│ │ ├── @dsss@demod_vlg_tst
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│ │ ├── _info
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│ │ ├── integrator_col
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│ │ │ └── verilog.psm
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│ │ │ └── verilog.psm
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│ │ │ └── verilog.psm
│ │ ├── @phase@detect
│ │ │ ├── _primary.dat
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│ │ │ └── verilog.psm
│ │ ├── pn
│ │ │ ├── _primary.dat
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│ │ │ └── verilog.psm
│ │ ├── @p@n_adjust
│ │ │ ├── _primary.dat
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│ │ │ └── verilog.psm
│ │ ├── pn_code
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│ │ │ └── verilog.psm
│ │ ├── @pn@sync
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
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│ │ │ └── verilog.psm
│ │ └── _vmake
│ ├── source
│ │ ├── counter.qip
│ │ ├── DsssDemod.v
│ │ ├── DsssDemod.v.bak
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── integrator_col.v
│ │ ├── integrator_col.v.bak
│ │ ├── integrator.v
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│ │ ├── LoopFilter.v
│ │ ├── LoopFilter.v.bak
│ │ ├── mult18_18.qip
│ │ ├── mult8_8.qip
│ │ ├── PhaseDetect.v
│ │ ├── PhaseDetect.v.bak
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│ │ ├── PN_adjust.v.bak
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│ │ ├── pn_code.v.bak
│ │ ├── pn.qip
│ │ ├── PnSync.v
│ │ ├── PnSync.v.bak
│ │ └── velocity.log
│ └── tb_fir_lpf.vhd
├── E9_4_RecLpf.m
└── rec_lpf.txt
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数字调制解调技术的MATLAB与FPGA实现-Altera/Verilog 光盘源码
【实例截图】
【核心代码】
数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版
└── 数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版
├── autorun.exe
├── autorun.inf
├── comctl32.ocx
├── phei.avi
├── readme.txt
├── Settings.ini
└── 数字调制解调技术的MATLAB与FPGA实现——AlteraVerilog版
├── Chapter_2
│ ├── E2_1_BasicWave.m
│ ├── E2_2_SignalProcess.m
│ └── E2_3_fft.m
├── Chapter_3
│ ├── E3_1
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── SymbExam.db_info
│ │ │ │ ├── SymbExam.root_partition.cmp.ammdb
│ │ │ │ ├── SymbExam.root_partition.cmp.cdb
│ │ │ │ ├── SymbExam.root_partition.cmp.dfp
│ │ │ │ ├── SymbExam.root_partition.cmp.hdb
│ │ │ │ ├── SymbExam.root_partition.cmp.kpt
│ │ │ │ ├── SymbExam.root_partition.cmp.logdb
│ │ │ │ ├── SymbExam.root_partition.cmp.rcfdb
│ │ │ │ ├── SymbExam.root_partition.map.cdb
│ │ │ │ ├── SymbExam.root_partition.map.dpi
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.cdb
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.hb_info
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.hdb
│ │ │ │ ├── SymbExam.root_partition.map.hbdb.sig
│ │ │ │ ├── SymbExam.root_partition.map.hdb
│ │ │ │ └── SymbExam.root_partition.map.kpt
│ │ │ └── README
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── _info
│ │ │ │ ├── @symb@exam
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @symb@exam_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ ├── SymbExam_8_1200mv_0c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_0c_v_slow.sdo
│ │ │ ├── SymbExam_8_1200mv_85c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_85c_v_slow.sdo
│ │ │ ├── SymbExam_min_1200mv_0c_fast.vo
│ │ │ ├── SymbExam_min_1200mv_0c_v_fast.sdo
│ │ │ ├── SymbExam_modelsim.xrf
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak1
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak2
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak3
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak4
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak5
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak6
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak7
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak8
│ │ │ ├── SymbExam.sft
│ │ │ ├── SymbExam.vo
│ │ │ ├── SymbExam_v.sdo
│ │ │ ├── SymbExam.vt
│ │ │ ├── SymbExam.vt.bak
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── SymbExam.v
│ │ │ └── SymbExam.v.bak
│ │ ├── SymbExam.jdi
│ │ ├── SymbExam_nativelink_simulation.rpt
│ │ ├── SymbExam.qpf
│ │ ├── SymbExam.qsf
│ │ └── SymbExam.qws
│ ├── E3_2_QuantArith.m
│ └── E3_2_QuantCoeff.m
├── Chapter_4
│ ├── E4_1_fir1.m
│ ├── E4_2_fir2.m
│ ├── E4_3_FilterCompare.m
│ ├── E4_4_IIR4Functions.m
│ ├── E4_5_FirIpCore
│ │ ├── E4_5_LpfDesign.m
│ │ ├── E4_5_lpf.txt
│ │ ├── E4_5_TestData.m
│ │ ├── E4_5_TestData.txt
│ │ └── FirIPCore
│ │ ├── fir_ast.vhd
│ │ ├── fir_bb.v
│ │ ├── fir.bsf
│ │ ├── fir_coef_int.txt
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
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│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
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│ │ │ ├── sgn_ext.v
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│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
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│ │ │ ├── trig_buf_l.v
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│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_constraints.tcl
│ │ ├── fir.html
│ │ ├── fir_input.txt
│ │ ├── FirIPCore.jdi
│ │ ├── FirIPCore_nativelink_simulation.rpt
│ │ ├── FirIPCore.qpf
│ │ ├── FirIPCore.qsf
│ │ ├── FirIPCore.qws
│ │ ├── FirIPCore.sdc
│ │ ├── fir_mlab.m
│ │ ├── fir_model.m
│ │ ├── fir_msim.tcl
│ │ ├── fir_nativelink.tcl
│ │ ├── fir_param.txt
│ │ ├── fir.qip
│ │ ├── fir_silent_param.txt
│ │ ├── fir_st.v
│ │ ├── fir.v
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│ │ │ ├── compiled_partitions
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.cdb
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.dpi
│ │ │ │ ├── FirIPCore.autoh_e40e1.map.hdb
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│ │ │ │ ├── FirIPCore.db_info
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.cdb
│ │ │ │ ├── FirIPCore.nabbo_fd801.map.dpi
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│ │ │ │ ├── FirIPCore.root_partition.cmp.ammdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.cdb
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│ │ │ │ ├── FirIPCore.root_partition.cmp.hdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.kpt
│ │ │ │ ├── FirIPCore.root_partition.cmp.logdb
│ │ │ │ ├── FirIPCore.root_partition.cmp.rcfdb
│ │ │ │ ├── FirIPCore.root_partition.map.cdb
│ │ │ │ ├── FirIPCore.root_partition.map.dpi
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.cdb
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.hb_info
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.hdb
│ │ │ │ ├── FirIPCore.root_partition.map.hbdb.sig
│ │ │ │ ├── FirIPCore.root_partition.map.hdb
│ │ │ │ └── FirIPCore.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── FirIPCore.asm.rpt
│ │ │ ├── FirIPCore.done
│ │ │ ├── FirIPCore.eda.rpt
│ │ │ ├── FirIPCore.fit.rpt
│ │ │ ├── FirIPCore.fit.smsg
│ │ │ ├── FirIPCore.fit.summary
│ │ │ ├── FirIPCore.flow.rpt
│ │ │ ├── FirIPCore.jdi
│ │ │ ├── FirIPCore.map.rpt
│ │ │ ├── FirIPCore.map.summary
│ │ │ ├── FirIPCore.pin
│ │ │ ├── FirIPCore.sta.rpt
│ │ │ ├── FirIPCore.sta.summary
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│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── E4_5_FpgaData.txt
│ │ │ ├── E4_5_TestData.txt
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak
│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak1
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│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak3
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│ │ │ ├── FirIPCore_run_msim_rtl_verilog.do.bak9
│ │ │ ├── FirIPCore.vt
│ │ │ ├── FirIPCore.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── fir
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fir@i@p@core
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fir@i@p@core_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── FirIPCore.v
│ │ │ └── FirIPCore.v.bak
│ │ ├── tb_fir.vhd
│ │ └── velocity.log
│ └── E4_6_IIRCas
│ ├── E4_6_dir2cas.m
│ ├── E4_6_LpfDesign.m
│ ├── E4_6_Qcoe.m
│ └── IIRCas
│ ├── db
│ │ ├── IIRCas.db_info
│ │ ├── IIRCas.qns
│ │ ├── IIRCas.sas
│ │ └── IIRCas.sld_design_entry.sci
│ ├── IIRCas.jdi
│ ├── IIRCas_nativelink_simulation.rpt
│ ├── IIRCas.qpf
│ ├── IIRCas.qsf
│ ├── IIRCas.qws
│ ├── IIRCas.sdc
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── IIRCas.db_info
│ │ │ ├── IIRCas.root_partition.cmp.ammdb
│ │ │ ├── IIRCas.root_partition.cmp.cdb
│ │ │ ├── IIRCas.root_partition.cmp.dfp
│ │ │ ├── IIRCas.root_partition.cmp.hdb
│ │ │ ├── IIRCas.root_partition.cmp.kpt
│ │ │ ├── IIRCas.root_partition.cmp.logdb
│ │ │ ├── IIRCas.root_partition.cmp.rcfdb
│ │ │ ├── IIRCas.root_partition.map.cdb
│ │ │ ├── IIRCas.root_partition.map.dpi
│ │ │ ├── IIRCas.root_partition.map.hbdb.cdb
│ │ │ ├── IIRCas.root_partition.map.hbdb.hb_info
│ │ │ ├── IIRCas.root_partition.map.hbdb.hdb
│ │ │ ├── IIRCas.root_partition.map.hbdb.sig
│ │ │ ├── IIRCas.root_partition.map.hdb
│ │ │ └── IIRCas.root_partition.map.kpt
│ │ └── README
│ ├── output_files
│ │ ├── IIRCas.asm.rpt
│ │ ├── IIRCas.done
│ │ ├── IIRCas.eda.rpt
│ │ ├── IIRCas.fit.rpt
│ │ ├── IIRCas.fit.smsg
│ │ ├── IIRCas.fit.summary
│ │ ├── IIRCas.flow.rpt
│ │ ├── IIRCas.jdi
│ │ ├── IIRCas.map.rpt
│ │ ├── IIRCas.map.summary
│ │ ├── IIRCas.pin
│ │ ├── IIRCas.sof
│ │ ├── IIRCas.sta.rpt
│ │ └── IIRCas.sta.summary
│ ├── simulation
│ │ └── modelsim
│ │ ├── Bin_noise.txt
│ │ ├── Bin_s.txt
│ │ ├── E4_5_TestData.txt
│ │ ├── E4_6_FpgaData.txt
│ │ ├── IIRCas_8_1200mv_0c_slow.vo
│ │ ├── IIRCas_8_1200mv_0c_v_slow.sdo
│ │ ├── IIRCas_8_1200mv_85c_slow.vo
│ │ ├── IIRCas_8_1200mv_85c_v_slow.sdo
│ │ ├── IIRCas_min_1200mv_0c_fast.vo
│ │ ├── IIRCas_min_1200mv_0c_v_fast.sdo
│ │ ├── IIRCas_modelsim.xrf
│ │ ├── IIRCas_run_msim_rtl_verilog.do
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak1
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak10
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak11
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak2
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak3
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak4
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak5
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak6
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak7
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak8
│ │ ├── IIRCas_run_msim_rtl_verilog.do.bak9
│ │ ├── IIRCas.sft
│ │ ├── IIRCas.vo
│ │ ├── IIRCas_v.sdo
│ │ ├── IIRCas.vt
│ │ ├── IIRCas.vt.bak
│ │ ├── Int_noise.txt
│ │ ├── Int_s.txt
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── Noiseout.txt
│ │ ├── rtl_work
│ │ │ ├── @first@tap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @i@i@r@cas
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @i@i@r@cas_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @second@tap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── Sout.txt
│ │ └── vsim.wlf
│ └── source
│ ├── FirstTap.v
│ ├── FirstTap.v.bak
│ ├── IIRCas.v
│ ├── IIRCas.v.bak
│ ├── SecondTap.v
│ └── SecondTap.v.bak
├── Chapter_5
│ ├── E5_1_ASKMod
│ │ ├── ASK2_filter.txt
│ │ ├── ASK2.txt
│ │ ├── ASK4_filter.txt
│ │ ├── ASK4.txt
│ │ └── E5_1_AskMod.m
│ ├── E5_2_FpgaASKMod
│ │ └── ASKMod
│ │ ├── ASKMod.jdi
│ │ ├── ASKMod_nativelink_simulation.rpt
│ │ ├── ASKMod.qpf
│ │ ├── ASKMod.qsf
│ │ ├── ASKMod.qws
│ │ ├── ASKMod.sdc
│ │ ├── db
│ │ │ ├── ASKMod.db_info
│ │ │ ├── ASKMod.qns
│ │ │ ├── ASKMod.sas
│ │ │ ├── ASKMod.sld_design_entry.sci
│ │ │ └── ASKMod.tmw_info
│ │ ├── dds_bb.v
│ │ ├── dds.bsf
│ │ ├── dds_cos.hex
│ │ ├── dds.html
│ │ ├── dds_model.m
│ │ ├── dds_nativelink.tcl
│ │ ├── dds.qip
│ │ ├── dds_sin.hex
│ │ ├── dds_st.inc
│ │ ├── dds_st.v
│ │ ├── dds_tb.m
│ │ ├── dds_tb.v
│ │ ├── dds_tb.vhd
│ │ ├── dds.v
│ │ ├── dds.vec
│ │ ├── dds_vho_msim.tcl
│ │ ├── dds.vo
│ │ ├── dds_vo_msim.tcl
│ │ ├── dds_wave.do
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── ASKMod.autoh_e40e1.map.cdb
│ │ │ │ ├── ASKMod.autoh_e40e1.map.dpi
│ │ │ │ ├── ASKMod.autoh_e40e1.map.hdb
│ │ │ │ ├── ASKMod.autoh_e40e1.map.kpt
│ │ │ │ ├── ASKMod.autoh_e40e1.map.logdb
│ │ │ │ ├── ASKMod.db_info
│ │ │ │ ├── ASKMod.nabbo_fd801.map.cdb
│ │ │ │ ├── ASKMod.nabbo_fd801.map.dpi
│ │ │ │ ├── ASKMod.nabbo_fd801.map.hdb
│ │ │ │ ├── ASKMod.nabbo_fd801.map.kpt
│ │ │ │ ├── ASKMod.nabbo_fd801.map.logdb
│ │ │ │ ├── ASKMod.root_partition.cmp.ammdb
│ │ │ │ ├── ASKMod.root_partition.cmp.cdb
│ │ │ │ ├── ASKMod.root_partition.cmp.dfp
│ │ │ │ ├── ASKMod.root_partition.cmp.hdb
│ │ │ │ ├── ASKMod.root_partition.cmp.kpt
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│ │ │ │ ├── ASKMod.root_partition.map.cdb
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│ │ │ │ ├── ASKMod.root_partition.map.hbdb.cdb
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│ │ │ │ ├── ASKMod.root_partition.map.hdb
│ │ │ │ └── ASKMod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_gal.v
│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mady.v
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│ │ │ ├── asj_nco_mob_sw.v
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
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│ │ │ ├── cordic_sxor_ser.v
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│ │ │ ├── cord_init.v
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│ │ │ ├── cord_lut.v
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│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
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│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASKMod_run_msim_rtl_verilog.do
│ │ │ ├── ASKMod_run_msim_rtl_verilog.do.bak
│ │ │ ├── ASKMod_run_msim_rtl_verilog.do.bak1
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│ │ │ ├── dds_sin.ver
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│ │ │ ├── rtl_work
│ │ │ │ ├── @a@s@k@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @a@s@k@mod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── ASKMod.v
│ │ ├── ASKMod.v.bak
│ │ ├── lpf.xml
│ │ └── velocity.log
│ ├── E5_3_ASKDemod
│ │ ├── E5_3_AskDeMod.m
│ │ └── lpf.txt
│ ├── E5_4_FpgaASKDemod
│ │ └── AskDemod
│ │ ├── AskDemod.jdi
│ │ ├── AskDemod_nativelink_simulation.rpt
│ │ ├── AskDemod.qpf
│ │ ├── AskDemod.qsf
│ │ ├── AskDemod.qws
│ │ ├── AskDemod.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
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│ │ │ ├── at_sink_mod_bin.v
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│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
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│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
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│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
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│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
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│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
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│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
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│ │ │ ├── rom_6_lut.v
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│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
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│ │ │ ├── sadd_reg_top.v
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│ │ │ ├── sadd.v
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│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
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│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
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│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── AskDemod.autoh_e40e1.map.cdb
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│ │ │ │ ├── AskDemod.autoh_e40e1.map.kpt
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│ │ │ │ ├── AskDemod.db_info
│ │ │ │ ├── AskDemod.nabbo_fd801.map.cdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.dpi
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│ │ │ │ ├── AskDemod.root_partition.cmp.ammdb
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│ │ │ │ ├── AskDemod.root_partition.map.cdb
│ │ │ │ ├── AskDemod.root_partition.map.dpi
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│ │ │ │ ├── AskDemod.root_partition.map.hbdb.sig
│ │ │ │ ├── AskDemod.root_partition.map.hdb
│ │ │ │ └── AskDemod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASK2_filter.txt
│ │ │ ├── ASK2.txt
│ │ │ ├── ASK4_filter.txt
│ │ │ ├── ASK4.txt
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak
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│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ ├── AskDemod.vht
│ │ │ ├── AskDemod.vht.bak
│ │ │ ├── AskDemod.vt
│ │ │ ├── AskDemod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @ask@demod
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @ask@demod_vlg_tst
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── _info
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│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── AskDemod.v
│ │ │ └── AskDemod.v.bak
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E5_5_FpgaASKDemodGate
│ │ └── AskDemod
│ │ ├── AskDemod.jdi
│ │ ├── AskDemod_nativelink_simulation.rpt
│ │ ├── AskDemod.qpf
│ │ ├── AskDemod.qsf
│ │ ├── AskDemod.qws
│ │ ├── AskDemod.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
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│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── AskDemod.autoh_e40e1.map.cdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.dpi
│ │ │ │ ├── AskDemod.autoh_e40e1.map.hdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.kpt
│ │ │ │ ├── AskDemod.autoh_e40e1.map.logdb
│ │ │ │ ├── AskDemod.db_info
│ │ │ │ ├── AskDemod.nabbo_fd801.map.cdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.dpi
│ │ │ │ ├── AskDemod.nabbo_fd801.map.hdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.kpt
│ │ │ │ ├── AskDemod.nabbo_fd801.map.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.ammdb
│ │ │ │ ├── AskDemod.root_partition.cmp.cdb
│ │ │ │ ├── AskDemod.root_partition.cmp.dfp
│ │ │ │ ├── AskDemod.root_partition.cmp.hdb
│ │ │ │ ├── AskDemod.root_partition.cmp.kpt
│ │ │ │ ├── AskDemod.root_partition.cmp.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.rcfdb
│ │ │ │ ├── AskDemod.root_partition.map.cdb
│ │ │ │ ├── AskDemod.root_partition.map.dpi
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.cdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.sig
│ │ │ │ ├── AskDemod.root_partition.map.hdb
│ │ │ │ └── AskDemod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASK2_filter.txt
│ │ │ ├── ASK2.txt
│ │ │ ├── ASK4_filter.txt
│ │ │ ├── ASK4.txt
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak3
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak4
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak6
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak7
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak8
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak9
│ │ │ ├── AskDemod.vht
│ │ │ ├── AskDemod.vht.bak
│ │ │ ├── AskDemod.vt
│ │ │ ├── AskDemod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @ask@demod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @ask@demod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @gate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── AskDemod.v
│ │ │ ├── AskDemod.v.bak
│ │ │ ├── Gate.v
│ │ │ └── Gate.v.bak
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E5_6_BitSync
│ │ ├── BitSync
│ │ │ ├── BitSync.jdi
│ │ │ ├── BitSync_nativelink_simulation.rpt
│ │ │ ├── BitSync.qpf
│ │ │ ├── BitSync.qsf
│ │ │ ├── BitSync.qws
│ │ │ ├── BitSync.sdc
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── BitSync.db_info
│ │ │ │ │ ├── BitSync.root_partition.cmp.ammdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.cdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.dfp
│ │ │ │ │ ├── BitSync.root_partition.cmp.hdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.kpt
│ │ │ │ │ ├── BitSync.root_partition.cmp.logdb
│ │ │ │ │ ├── BitSync.root_partition.cmp.rcfdb
│ │ │ │ │ ├── BitSync.root_partition.map.cdb
│ │ │ │ │ ├── BitSync.root_partition.map.dpi
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── BitSync.root_partition.map.hbdb.sig
│ │ │ │ │ ├── BitSync.root_partition.map.hdb
│ │ │ │ │ └── BitSync.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── output_files
│ │ │ │ ├── BitSync.asm.rpt
│ │ │ │ ├── BitSync.done
│ │ │ │ ├── BitSync.eda.rpt
│ │ │ │ ├── BitSync.fit.rpt
│ │ │ │ ├── BitSync.fit.smsg
│ │ │ │ ├── BitSync.fit.summary
│ │ │ │ ├── BitSync.flow.rpt
│ │ │ │ ├── BitSync.jdi
│ │ │ │ ├── BitSync.map.rpt
│ │ │ │ ├── BitSync.map.smsg
│ │ │ │ ├── BitSync.map.summary
│ │ │ │ ├── BitSync.pin
│ │ │ │ ├── BitSync.sof
│ │ │ │ ├── BitSync.sta.rpt
│ │ │ │ └── BitSync.sta.summary
│ │ │ └── simulation
│ │ │ └── modelsim
│ │ │ ├── BitSync_8_1200mv_0c_slow.vo
│ │ │ ├── BitSync_8_1200mv_0c_v_slow.sdo
│ │ │ ├── BitSync_8_1200mv_85c_slow.vo
│ │ │ ├── BitSync_8_1200mv_85c_v_slow.sdo
│ │ │ ├── BitSync_min_1200mv_0c_fast.vo
│ │ │ ├── BitSync_min_1200mv_0c_v_fast.sdo
│ │ │ ├── BitSync_modelsim.xrf
│ │ │ ├── BitSync_run_msim_rtl_verilog.do
│ │ │ ├── BitSync_run_msim_rtl_verilog.do.bak
│ │ │ ├── BitSync.sft
│ │ │ ├── BitSync.vo
│ │ │ ├── BitSync_v.sdo
│ │ │ ├── BitSync.vt
│ │ │ ├── BitSync.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @bit@sync_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── BitSync.v
│ │ ├── BitSync.v.bak
│ │ ├── clktrans.v
│ │ ├── clktrans.v.bak
│ │ ├── controldivfreq.v
│ │ ├── DifBitSync.v
│ │ ├── DifBitSync.v.bak
│ │ ├── differpd.v
│ │ ├── differpd.v.bak
│ │ ├── DinProduce.v
│ │ ├── DinProduce.v.bak
│ │ ├── FrequencyD.v
│ │ ├── monostable.v
│ │ └── syncout.v
│ ├── E5_7_AskDemodSync
│ │ └── AskDemod
│ │ ├── AskDemod.jdi
│ │ ├── AskDemod_nativelink_simulation.rpt
│ │ ├── AskDemod.qpf
│ │ ├── AskDemod.qsf
│ │ ├── AskDemod.qws
│ │ ├── AskDemod.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── AskDemod.autoh_e40e1.map.cdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.dpi
│ │ │ │ ├── AskDemod.autoh_e40e1.map.hdb
│ │ │ │ ├── AskDemod.autoh_e40e1.map.kpt
│ │ │ │ ├── AskDemod.autoh_e40e1.map.logdb
│ │ │ │ ├── AskDemod.db_info
│ │ │ │ ├── AskDemod.nabbo_fd801.map.cdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.dpi
│ │ │ │ ├── AskDemod.nabbo_fd801.map.hdb
│ │ │ │ ├── AskDemod.nabbo_fd801.map.kpt
│ │ │ │ ├── AskDemod.nabbo_fd801.map.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.ammdb
│ │ │ │ ├── AskDemod.root_partition.cmp.cdb
│ │ │ │ ├── AskDemod.root_partition.cmp.dfp
│ │ │ │ ├── AskDemod.root_partition.cmp.hdb
│ │ │ │ ├── AskDemod.root_partition.cmp.kpt
│ │ │ │ ├── AskDemod.root_partition.cmp.logdb
│ │ │ │ ├── AskDemod.root_partition.cmp.rcfdb
│ │ │ │ ├── AskDemod.root_partition.map.cdb
│ │ │ │ ├── AskDemod.root_partition.map.dpi
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.cdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.hdb
│ │ │ │ ├── AskDemod.root_partition.map.hbdb.sig
│ │ │ │ ├── AskDemod.root_partition.map.hdb
│ │ │ │ └── AskDemod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── ASK2_filter.txt
│ │ │ ├── ASK2.txt
│ │ │ ├── ASK4_filter.txt
│ │ │ ├── ASK4.txt
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak10
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak11
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak3
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak4
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak5
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak6
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak7
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak8
│ │ │ ├── AskDemod_run_msim_rtl_verilog.do.bak9
│ │ │ ├── AskDemod.vht
│ │ │ ├── AskDemod.vht.bak
│ │ │ ├── AskDemod.vt
│ │ │ ├── AskDemod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @ask@demod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @ask@demod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @gate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── AskDemod.v
│ │ │ ├── AskDemod.v.bak
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── clktrans.v
│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
│ │ │ ├── DifBitSync.v
│ │ │ ├── DifBitSync.v.bak
│ │ │ ├── differpd.v
│ │ │ ├── differpd.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
│ │ │ ├── FrequencyD.v
│ │ │ ├── Gate.v
│ │ │ ├── Gate.v.bak
│ │ │ ├── monostable.v
│ │ │ └── syncout.v
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E5_AskDemodPe.m
│ └── E5_JudgeGate.m
├── Chapter_6
│ ├── E6_1_FskMod.m
│ ├── E6_2_NoncoherentFskDemod.m
│ ├── E6_3_CoherentFskDemod.m
│ ├── E6_4_FpgaFskMod
│ │ └── fsk
│ │ ├── dds_bb.v
│ │ ├── dds.bsf
│ │ ├── dds_cos.hex
│ │ ├── dds.html
│ │ ├── dds_model.m
│ │ ├── dds_nativelink.tcl
│ │ ├── dds.qip
│ │ ├── dds_sin.hex
│ │ ├── dds_st.inc
│ │ ├── dds_st.v
│ │ ├── dds_tb.m
│ │ ├── dds_tb.v
│ │ ├── dds_tb.vhd
│ │ ├── dds.v
│ │ ├── dds.vec
│ │ ├── dds_vho_msim.tcl
│ │ ├── dds.vo
│ │ ├── dds_vo_msim.tcl
│ │ ├── dds_wave.do
│ │ ├── FskMod.jdi
│ │ ├── FskMod_nativelink_simulation.rpt
│ │ ├── FskMod.qpf
│ │ ├── FskMod.qsf
│ │ ├── FskMod.qws
│ │ ├── FskMod.sdc
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── FskMod.autoh_e40e1.map.cdb
│ │ │ │ ├── FskMod.autoh_e40e1.map.dpi
│ │ │ │ ├── FskMod.autoh_e40e1.map.hdb
│ │ │ │ ├── FskMod.autoh_e40e1.map.kpt
│ │ │ │ ├── FskMod.autoh_e40e1.map.logdb
│ │ │ │ ├── FskMod.db_info
│ │ │ │ ├── FskMod.nabbo_fd801.map.cdb
│ │ │ │ ├── FskMod.nabbo_fd801.map.dpi
│ │ │ │ ├── FskMod.nabbo_fd801.map.hdb
│ │ │ │ ├── FskMod.nabbo_fd801.map.kpt
│ │ │ │ ├── FskMod.nabbo_fd801.map.logdb
│ │ │ │ ├── FskMod.root_partition.cmp.ammdb
│ │ │ │ ├── FskMod.root_partition.cmp.cdb
│ │ │ │ ├── FskMod.root_partition.cmp.dfp
│ │ │ │ ├── FskMod.root_partition.cmp.hdb
│ │ │ │ ├── FskMod.root_partition.cmp.kpt
│ │ │ │ ├── FskMod.root_partition.cmp.logdb
│ │ │ │ ├── FskMod.root_partition.cmp.rcfdb
│ │ │ │ ├── FskMod.root_partition.map.cdb
│ │ │ │ ├── FskMod.root_partition.map.dpi
│ │ │ │ ├── FskMod.root_partition.map.hbdb.cdb
│ │ │ │ ├── FskMod.root_partition.map.hbdb.hb_info
│ │ │ │ ├── FskMod.root_partition.map.hbdb.hdb
│ │ │ │ ├── FskMod.root_partition.map.hbdb.sig
│ │ │ │ ├── FskMod.root_partition.map.hdb
│ │ │ │ └── FskMod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_gal.v
│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mady.v
│ │ │ ├── asj_nco_mcin.v
│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
│ │ │ ├── asj_nco_mob_rw.v
│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_pmd2gam.v
│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pxx.v
│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cordic_10_m.v
│ │ │ ├── cordic_11_m.v
│ │ │ ├── cordic_12_m.v
│ │ │ ├── cordic_13_m.v
│ │ │ ├── cordic_14_m.v
│ │ │ ├── cordic_15_m.v
│ │ │ ├── cordic_16_m.v
│ │ │ ├── cordic_17_m.v
│ │ │ ├── cordic_18_m.v
│ │ │ ├── cordic_19_m.v
│ │ │ ├── cordic_20_m.v
│ │ │ ├── cordic_21_m.v
│ │ │ ├── cordic_22_m.v
│ │ │ ├── cordic_23_m.v
│ │ │ ├── cordic_24_m.v
│ │ │ ├── cordic_25_m.v
│ │ │ ├── cordic_26_m.v
│ │ │ ├── cordic_27_m.v
│ │ │ ├── cordic_28_m.v
│ │ │ ├── cordic_29_m.v
│ │ │ ├── cordic_30_m.v
│ │ │ ├── cordic_31_m.v
│ │ │ ├── cordic_32_m.v
│ │ │ ├── cordic_3_m.v
│ │ │ ├── cordic_4_m.v
│ │ │ ├── cordic_5_m.v
│ │ │ ├── cordic_6_m.v
│ │ │ ├── cordic_7_m.v
│ │ │ ├── cordic_8_m.v
│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_sin.ver
│ │ │ ├── FskMod_run_msim_rtl_verilog.do
│ │ │ ├── FskMod_run_msim_rtl_verilog.do.bak
│ │ │ ├── FskMod_run_msim_rtl_verilog.do.bak1
│ │ │ ├── FskMod_run_msim_rtl_verilog.do.bak2
│ │ │ ├── FskMod.vt
│ │ │ ├── FskMod.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fsk@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fsk@mod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── FskMod.v
│ │ │ ├── FskMod.v.bak
│ │ │ └── velocity.log
│ │ └── velocity.log
│ ├── E6_5_FpgaFskDemod
│ │ ├── bpf1.txt
│ │ ├── bpf2.txt
│ │ ├── E6_5_FilterDesign.m
│ │ ├── fsk
│ │ │ ├── bpf1_ast.vhd
│ │ │ ├── bpf1_bb.v
│ │ │ ├── bpf1.bsf
│ │ │ ├── bpf1_coef_int.txt
│ │ │ ├── bpf1_constraints.tcl
│ │ │ ├── bpf1.html
│ │ │ ├── bpf1_input.txt
│ │ │ ├── bpf1_mlab.m
│ │ │ ├── bpf1_model.m
│ │ │ ├── bpf1_msim.tcl
│ │ │ ├── bpf1_nativelink.tcl
│ │ │ ├── bpf1_param.txt
│ │ │ ├── bpf1.qip
│ │ │ ├── bpf1_silent_param.txt
│ │ │ ├── bpf1_st.v
│ │ │ ├── bpf1.v
│ │ │ ├── bpf1.vec
│ │ │ ├── bpf1.vo
│ │ │ ├── bpf2_ast.vhd
│ │ │ ├── bpf2_bb.v
│ │ │ ├── bpf2.bsf
│ │ │ ├── bpf2_coef_int.txt
│ │ │ ├── bpf2_constraints.tcl
│ │ │ ├── bpf2.html
│ │ │ ├── bpf2_input.txt
│ │ │ ├── bpf2_mlab.m
│ │ │ ├── bpf2_model.m
│ │ │ ├── bpf2_msim.tcl
│ │ │ ├── bpf2_nativelink.tcl
│ │ │ ├── bpf2_param.txt
│ │ │ ├── bpf2.qip
│ │ │ ├── bpf2_silent_param.txt
│ │ │ ├── bpf2_st.v
│ │ │ ├── bpf2.v
│ │ │ ├── bpf2.vec
│ │ │ ├── bpf2.vo
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── mcv_ctrl_deci.v
│ │ │ │ ├── mcv_ctrl_nc.v
│ │ │ │ ├── mlu_dly1.v
│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ │ ├── mlu_inf_1reg.v
│ │ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mlu_nd.v
│ │ │ │ ├── mlu.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ │ ├── mr_accum_wr.v
│ │ │ │ ├── mr_decoder_we_wr.v
│ │ │ │ ├── mr_del_coef_set.v
│ │ │ │ ├── mr_dnc_wr.v
│ │ │ │ ├── mr_lcdelay_wr.v
│ │ │ │ ├── mr_lcstore_wr.v
│ │ │ │ ├── mr_lrdy_wr.v
│ │ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ │ ├── mr_mux_2to1_wr.v
│ │ │ │ ├── mr_ser_shift_wr.v
│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
│ │ │ │ ├── msft_data.v
│ │ │ │ ├── msft_lt_128.v
│ │ │ │ ├── msft_lt_32.v
│ │ │ │ ├── msft_mcv.v
│ │ │ │ ├── msft_mem_coef.v
│ │ │ │ ├── msft_mem_hc.v
│ │ │ │ ├── msft_mem_mcoef.v
│ │ │ │ ├── msft_mem_reseq_hc.v
│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_mem_reseq.v
│ │ │ │ ├── msft_mem.v
│ │ │ │ ├── msft_reseq_mc.v
│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
│ │ │ │ ├── mul_add.v
│ │ │ │ ├── mux_16_cen.v
│ │ │ │ ├── mux_16.v
│ │ │ │ ├── mux_2to1_cen.v
│ │ │ │ ├── mux_2to1_comb.v
│ │ │ │ ├── mux_2to1.v
│ │ │ │ ├── mux_nc.v
│ │ │ │ ├── para_tdl.v
│ │ │ │ ├── par_ctrl.v
│ │ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ │ ├── pll_fir.v
│ │ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ │ ├── poly_mac_ctrl_int.v
│ │ │ │ ├── ram_2pt_mram_cen.v
│ │ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ │ ├── ram_2pt_var_cen.v
│ │ │ │ ├── ram_2pt_var.v
│ │ │ │ ├── ram_inf.v
│ │ │ │ ├── ram_lut_cen.v
│ │ │ │ ├── ram_lut.v
│ │ │ │ ├── rnd_dat.v
│ │ │ │ ├── rom_6_lut_r.v
│ │ │ │ ├── rom_6_lut.v
│ │ │ │ ├── rom_lut_cen.v
│ │ │ │ ├── rom_lut_r_cen.v
│ │ │ │ ├── rom_lut_r.v
│ │ │ │ ├── rom_lut.v
│ │ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ │ ├── rom_mset_lut_r.v
│ │ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ │ ├── rom_mset_lut.v
│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
│ │ │ │ ├── sadd_load.v
│ │ │ │ ├── sadd_lpm_cen.v
│ │ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ │ ├── sadd_lpm.v
│ │ │ │ ├── sadd_reg_top_cen.v
│ │ │ │ ├── sadd_reg_top.v
│ │ │ │ ├── sadd_sub.v
│ │ │ │ ├── sadd.v
│ │ │ │ ├── sat_dat.v
│ │ │ │ ├── sc_add.v
│ │ │ │ ├── scale_accum_cen.v
│ │ │ │ ├── scale_accum.v
│ │ │ │ ├── scale_shft_comb_cen.v
│ │ │ │ ├── scale_shft_comb.v
│ │ │ │ ├── scv_ctrl_deci.v
│ │ │ │ ├── scv_ctrl.v
│ │ │ │ ├── ser_ctrl_cen.v
│ │ │ │ ├── ser_shft_cen.v
│ │ │ │ ├── ser_shft.v
│ │ │ │ ├── ser_shift.v
│ │ │ │ ├── sgn_ext.v
│ │ │ │ ├── shift_in.v
│ │ │ │ ├── shift_out.v
│ │ │ │ ├── slave2slave.v
│ │ │ │ ├── ssub_cen.v
│ │ │ │ ├── ssub_c.v
│ │ │ │ ├── ssub_lpm_cen.v
│ │ │ │ ├── ssub_lpm.v
│ │ │ │ ├── ssub.v
│ │ │ │ ├── sym_add_ser_cen.v
│ │ │ │ ├── sym_add_ser.v
│ │ │ │ ├── sym_sub_ser_cen.v
│ │ │ │ ├── tdl_da_lc.v
│ │ │ │ ├── trig_buf_l.v
│ │ │ │ ├── trig_buf_r.v
│ │ │ │ ├── trig_buf.v
│ │ │ │ ├── tsadd_c_cen.v
│ │ │ │ ├── tsadd_cen.v
│ │ │ │ ├── tsadd_c.v
│ │ │ │ ├── tsadd_lpm_cen.v
│ │ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ │ ├── tsadd_lpm.v
│ │ │ │ ├── tsadd_reg_top_cen.v
│ │ │ │ ├── tsadd.v
│ │ │ │ ├── u2ssub_cen.v
│ │ │ │ ├── u2ssub.v
│ │ │ │ ├── uadd_cen.v
│ │ │ │ ├── uadd.v
│ │ │ │ └── wr_en_gen.v
│ │ │ ├── FskDemod.jdi
│ │ │ ├── FskDemod.qpf
│ │ │ ├── FskDemod.qsf
│ │ │ ├── FskDemod.qws
│ │ │ ├── FskDemod.sdc
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.cdb
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.dpi
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.hdb
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.kpt
│ │ │ │ │ ├── FskDemod.autoh_e40e1.map.logdb
│ │ │ │ │ ├── FskDemod.db_info
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.cdb
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.dpi
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.hdb
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.kpt
│ │ │ │ │ ├── FskDemod.nabbo_fd801.map.logdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.ammdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.cdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.dfp
│ │ │ │ │ ├── FskDemod.root_partition.cmp.hdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.kpt
│ │ │ │ │ ├── FskDemod.root_partition.cmp.logdb
│ │ │ │ │ ├── FskDemod.root_partition.cmp.rcfdb
│ │ │ │ │ ├── FskDemod.root_partition.map.cdb
│ │ │ │ │ ├── FskDemod.root_partition.map.dpi
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── FskDemod.root_partition.map.hbdb.sig
│ │ │ │ │ ├── FskDemod.root_partition.map.hdb
│ │ │ │ │ └── FskDemod.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── lpf_ast.vhd
│ │ │ ├── lpf_bb.v
│ │ │ ├── lpf.bsf
│ │ │ ├── lpf_coef_int.txt
│ │ │ ├── lpf_constraints.tcl
│ │ │ ├── lpf.html
│ │ │ ├── lpf_input.txt
│ │ │ ├── lpf_mlab.m
│ │ │ ├── lpf_model.m
│ │ │ ├── lpf_msim.tcl
│ │ │ ├── lpf_nativelink.tcl
│ │ │ ├── lpf_param.txt
│ │ │ ├── lpf.qip
│ │ │ ├── lpf_silent_param.txt
│ │ │ ├── lpf_st.v
│ │ │ ├── lpf.v
│ │ │ ├── lpf.vec
│ │ │ ├── lpf.vo
│ │ │ ├── source
│ │ │ │ ├── FskDemod.v
│ │ │ │ └── FskDemod.v.bak
│ │ │ ├── tb_bpf1.vhd
│ │ │ ├── tb_bpf2.vhd
│ │ │ └── tb_lpf.vhd
│ │ ├── fskmodem
│ │ │ ├── bpf1_ast.vhd
│ │ │ ├── bpf1_bb.v
│ │ │ ├── bpf1.bsf
│ │ │ ├── bpf1_coef_int.txt
│ │ │ ├── bpf1_constraints.tcl
│ │ │ ├── bpf1.html
│ │ │ ├── bpf1_input.txt
│ │ │ ├── bpf1_mlab.m
│ │ │ ├── bpf1_model.m
│ │ │ ├── bpf1_msim.tcl
│ │ │ ├── bpf1_nativelink.tcl
│ │ │ ├── bpf1_param.txt
│ │ │ ├── bpf1.qip
│ │ │ ├── bpf1_silent_param.txt
│ │ │ ├── bpf1_st.v
│ │ │ ├── bpf1.v
│ │ │ ├── bpf1.vec
│ │ │ ├── bpf1.vo
│ │ │ ├── bpf2_ast.vhd
│ │ │ ├── bpf2_bb.v
│ │ │ ├── bpf2.bsf
│ │ │ ├── bpf2_coef_int.txt
│ │ │ ├── bpf2_constraints.tcl
│ │ │ ├── bpf2.html
│ │ │ ├── bpf2_input.txt
│ │ │ ├── bpf2_mlab.m
│ │ │ ├── bpf2_model.m
│ │ │ ├── bpf2_msim.tcl
│ │ │ ├── bpf2_nativelink.tcl
│ │ │ ├── bpf2_param.txt
│ │ │ ├── bpf2.qip
│ │ │ ├── bpf2_silent_param.txt
│ │ │ ├── bpf2_st.v
│ │ │ ├── bpf2.v
│ │ │ ├── bpf2.vec
│ │ │ ├── bpf2.vo
│ │ │ ├── dds_bb.v
│ │ │ ├── dds.bsf
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds.html
│ │ │ ├── dds_model.m
│ │ │ ├── dds_nativelink.tcl
│ │ │ ├── dds.qip
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_st.inc
│ │ │ ├── dds_st.v
│ │ │ ├── dds_tb.m
│ │ │ ├── dds_tb.v
│ │ │ ├── dds_tb.vhd
│ │ │ ├── dds.v
│ │ │ ├── dds.vec
│ │ │ ├── dds_vho_msim.tcl
│ │ │ ├── dds.vo
│ │ │ ├── dds_vo_msim.tcl
│ │ │ ├── dds_wave.do
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── mcv_ctrl_deci.v
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│ │ │ │ ├── mlu_inf_2reg.v
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│ │ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ │ ├── mux_16.v
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│ │ │ │ ├── mux_2to1.v
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│ │ │ │ ├── rom_6_lut.v
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│ │ │ │ ├── rom_mset_lut_r.v
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│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
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│ │ │ │ ├── u2ssub.v
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│ │ │ ├── FskDemod.jdi
│ │ │ ├── FskDemod_nativelink_simulation.rpt
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│ │ │ │ └── README
│ │ │ ├── lpf_ast.vhd
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│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── dds_cos.hex
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│ │ │ │ ├── FskDemod_run_msim_rtl_verilog.do
│ │ │ │ ├── FskDemod.vt
│ │ │ │ ├── FskDemod.vt.bak
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│ │ │ │ ├── msim_transcript
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── bpf2
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── dds
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @fsk@demod
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @fsk@demod_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @fsk@mod
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── lpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vsim.wlf
│ │ │ ├── source
│ │ │ │ ├── FskDemod.v
│ │ │ │ ├── FskDemod.v.bak
│ │ │ │ └── FskMod.v
│ │ │ ├── tb_bpf1.vhd
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│ │ └── lpf.txt
│ ├── E6_6_FpgaMskMod
│ │ └── MskMod
│ │ ├── db
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│ │ │ └── MskMod.sld_design_entry.sci
│ │ ├── dds_bb.v
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│ │ │ │ ├── MskMod.root_partition.map.hdb
│ │ │ │ └── MskMod.root_partition.map.kpt
│ │ │ └── README
│ │ ├── MskMod.jdi
│ │ ├── MskMod_nativelink_simulation.rpt
│ │ ├── MskMod.qpf
│ │ ├── MskMod.qsf
│ │ ├── MskMod.qws
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
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│ │ │ ├── cord_2c.v
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│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cordic_10_m.v
│ │ │ ├── cordic_11_m.v
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│ │ │ ├── cordic_20_m.v
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│ │ │ ├── cordic_sxor_ser.v
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│ │ │ ├── cord_init_ser_pm.v
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│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
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│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
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│ │ │ ├── segment_arr_tdl.v
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│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_sin.ver
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── MskMod_run_msim_rtl_verilog.do
│ │ │ ├── MskMod.vt
│ │ │ ├── MskMod.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @code
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fsk@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @msk@mod
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @msk@mod_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── Code.v
│ │ │ ├── Code.v.bak
│ │ │ ├── FskMod.v
│ │ │ ├── FskMod.v.bak
│ │ │ ├── MskMod.v
│ │ │ └── MskMod.v.bak
│ │ └── velocity.log
│ ├── E6_7_MskModem.m
│ ├── E6_8_FpgaSquare
│ │ ├── E6_8_locklpf.m
│ │ ├── E6_8_LoopDesign.m
│ │ ├── E6_8_MskProduce.m
│ │ ├── FpgaSquare
│ │ │ ├── db
│ │ │ │ ├── SquareLoop.db_info
│ │ │ │ ├── SquareLoop.qns
│ │ │ │ ├── SquareLoop.sas
│ │ │ │ └── SquareLoop.sld_design_entry.sci
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
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│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
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│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
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│ │ │ │ ├── delay_mul.v
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│ │ │ │ ├── delay_mux_mch_odd.v
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│ │ │ │ ├── delay_trig.v
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│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── mac_tl.ocp
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│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
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│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
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│ │ │ │ ├── mlu.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ │ ├── mr_accum_wr.v
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│ │ │ │ ├── mr_lcstore_wr.v
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│ │ │ │ ├── mr_mux_2to1_wr.v
│ │ │ │ ├── mr_ser_shift_wr.v
│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
│ │ │ │ ├── msft_data.v
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│ │ │ │ ├── msft_reseq_mc.v
│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
│ │ │ │ ├── mul_add.v
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│ │ │ │ ├── mux_16.v
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│ │ │ │ ├── rom_6_lut.v
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│ │ │ │ ├── rom_mset_lut_r.v
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│ │ │ │ ├── rom_mset_lut.v
│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
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│ │ │ │ ├── sadd_lpm_cen.v
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│ │ │ │ ├── scale_accum.v
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│ │ │ │ ├── scale_shft_comb.v
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│ │ │ │ ├── u2ssub.v
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│ │ │ │ └── wr_en_gen.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── SquareLoop.autoh_e40e1.map.cdb
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│ │ │ │ │ ├── SquareLoop.db_info
│ │ │ │ │ ├── SquareLoop.nabbo_fd801.map.cdb
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│ │ │ │ │ ├── SquareLoop.root_partition.map.hdb
│ │ │ │ │ └── SquareLoop.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── locklpf_ast.vhd
│ │ │ ├── locklpf_bb.v
│ │ │ ├── locklpf.bsf
│ │ │ ├── locklpf_coef_int.txt
│ │ │ ├── locklpf_constraints.tcl
│ │ │ ├── locklpf.html
│ │ │ ├── locklpf_input.txt
│ │ │ ├── locklpf_mlab.m
│ │ │ ├── locklpf_model.m
│ │ │ ├── locklpf_msim.tcl
│ │ │ ├── locklpf_nativelink.tcl
│ │ │ ├── locklpf_param.txt
│ │ │ ├── locklpf.qip
│ │ │ ├── locklpf_silent_param.txt
│ │ │ ├── locklpf_st.v
│ │ │ ├── locklpf.v
│ │ │ ├── locklpf.vec
│ │ │ ├── locklpf.vo
│ │ │ ├── mult1206_bb.v
│ │ │ ├── mult1206.qip
│ │ │ ├── mult1206.v
│ │ │ ├── mult15_15_bb.v
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│ │ │ ├── mult15_15.v
│ │ │ ├── mult1948_bb.v
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│ │ │ ├── mult1948.v
│ │ │ ├── mult250_bb.v
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│ │ │ ├── mult2881_bb.v
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│ │ │ ├── mult2881.v
│ │ │ ├── mult3660_bb.v
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│ │ │ ├── mult4085_bb.v
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│ │ │ ├── mult4085.v
│ │ │ ├── mult8_8_bb.v
│ │ │ ├── mult8_8.qip
│ │ │ ├── mult8_8.v
│ │ │ ├── nco_bb.v
│ │ │ ├── nco.bsf
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco.html
│ │ │ ├── nco-library
│ │ │ │ ├── asj_altqmcash.ocp
│ │ │ │ ├── asj_altqmcash.v
│ │ │ │ ├── asj_altqmcpipe.ocp
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│ │ │ │ ├── asj_nco_apr_dxx.v
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│ │ │ │ ├── asj_nco_as_m_cen.v
│ │ │ │ ├── asj_nco_as_m_dp_cen.v
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│ │ │ │ ├── cord_en.v
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│ │ │ │ ├── cordic_10_m.v
│ │ │ │ ├── cordic_11_m.v
│ │ │ │ ├── cordic_12_m.v
│ │ │ │ ├── cordic_13_m.v
│ │ │ │ ├── cordic_14_m.v
│ │ │ │ ├── cordic_15_m.v
│ │ │ │ ├── cordic_16_m.v
│ │ │ │ ├── cordic_17_m.v
│ │ │ │ ├── cordic_18_m.v
│ │ │ │ ├── cordic_19_m.v
│ │ │ │ ├── cordic_20_m.v
│ │ │ │ ├── cordic_21_m.v
│ │ │ │ ├── cordic_22_m.v
│ │ │ │ ├── cordic_23_m.v
│ │ │ │ ├── cordic_24_m.v
│ │ │ │ ├── cordic_25_m.v
│ │ │ │ ├── cordic_26_m.v
│ │ │ │ ├── cordic_27_m.v
│ │ │ │ ├── cordic_28_m.v
│ │ │ │ ├── cordic_29_m.v
│ │ │ │ ├── cordic_30_m.v
│ │ │ │ ├── cordic_31_m.v
│ │ │ │ ├── cordic_32_m.v
│ │ │ │ ├── cordic_3_m.v
│ │ │ │ ├── cordic_4_m.v
│ │ │ │ ├── cordic_5_m.v
│ │ │ │ ├── cordic_6_m.v
│ │ │ │ ├── cordic_7_m.v
│ │ │ │ ├── cordic_8_m.v
│ │ │ │ ├── cordic_9_m.v
│ │ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ │ ├── cordic_axor_ser.v
│ │ │ │ ├── cordic_cnt_sig.v
│ │ │ │ ├── cordic_cnt.v
│ │ │ │ ├── cordic_reg_ser.v
│ │ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ │ ├── cordic_sxor_ser.v
│ │ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ │ ├── cordic_zxor_ser.v
│ │ │ │ ├── cord_init_pm.v
│ │ │ │ ├── cord_init_ser_pm.v
│ │ │ │ ├── cord_init_ser.v
│ │ │ │ ├── cord_init.v
│ │ │ │ ├── cord_lut_1p.v
│ │ │ │ ├── cord_lut.v
│ │ │ │ ├── cord_rot_dual.v
│ │ │ │ ├── cord_rot_sgl.v
│ │ │ │ ├── cord_seg_sel.v
│ │ │ │ ├── dop_reg.v
│ │ │ │ ├── freq_sel_st.v
│ │ │ │ ├── las.v
│ │ │ │ ├── lmsd.v
│ │ │ │ ├── lms.v
│ │ │ │ ├── mac_i_lpmd.v
│ │ │ │ ├── mac_i_lpm.v
│ │ │ │ ├── m_output_blk_reg.v
│ │ │ │ ├── m_output_blk_rw.v
│ │ │ │ ├── m_output_blk_w.v
│ │ │ │ ├── segment_arr_tdl.v
│ │ │ │ ├── segment_sel_sgl.v
│ │ │ │ ├── segment_sel.v
│ │ │ │ ├── sid_2c_1p.v
│ │ │ │ └── sop_reg.v
│ │ │ ├── nco_model.m
│ │ │ ├── nco_nativelink.tcl
│ │ │ ├── nco.qip
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_st.inc
│ │ │ ├── nco_st.v
│ │ │ ├── nco_tb.m
│ │ │ ├── nco_tb.v
│ │ │ ├── nco_tb.vhd
│ │ │ ├── nco.v
│ │ │ ├── nco.vec
│ │ │ ├── nco_vho_msim.tcl
│ │ │ ├── nco.vo
│ │ │ ├── nco_vo_msim.tcl
│ │ │ ├── nco_wave.do
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── msk.txt
│ │ │ │ ├── msk_up.txt
│ │ │ │ ├── nco_cos.hex
│ │ │ │ ├── nco_cos.ver
│ │ │ │ ├── nco_sin.hex
│ │ │ │ ├── nco_sin.ver
│ │ │ │ ├── oc.txt
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── locklpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── mult8_8
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── nco
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @square@loop
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @square@loop_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak1
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak10
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak11
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak2
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak4
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak5
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak6
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak7
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak8
│ │ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── SquareLoop.vt
│ │ │ │ ├── SquareLoop.vt.bak
│ │ │ │ ├── vsim.wlf
│ │ │ │ └── wlft6byz4z
│ │ │ ├── source
│ │ │ │ ├── bandpass.v
│ │ │ │ ├── bandpass.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── iir_lpf.v
│ │ │ │ ├── iir_lpf.v.bak
│ │ │ │ ├── LoopFilter.v
│ │ │ │ ├── LoopFilter.v.bak
│ │ │ │ ├── mult1206.qip
│ │ │ │ ├── mult1948.qip
│ │ │ │ ├── mult250.qip
│ │ │ │ ├── mult2881.qip
│ │ │ │ ├── mult3660.qip
│ │ │ │ ├── mult4085.qip
│ │ │ │ ├── PoleParallel.v
│ │ │ │ ├── PoleParallel.v.bak
│ │ │ │ ├── SquareLoop.v
│ │ │ │ ├── SquareLoop.v.bak
│ │ │ │ ├── ZeroParallel.v
│ │ │ │ └── ZeroParallel.v.bak
│ │ │ ├── SquareLoop.jdi
│ │ │ ├── SquareLoop_nativelink_simulation.rpt
│ │ │ ├── SquareLoop.qpf
│ │ │ ├── SquareLoop.qsf
│ │ │ ├── SquareLoop.qws
│ │ │ ├── SquareLoop.sdc
│ │ │ ├── tb_locklpf.vhd
│ │ │ └── velocity.log
│ │ ├── locklpf.txt
│ │ └── msk_bit.txt
│ ├── E6_9_FpgaMskDemod
│ │ ├── E6_9_msklpf.m
│ │ ├── FpgaMskDemod
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── mcv_ctrl_deci.v
│ │ │ │ ├── mcv_ctrl_nc.v
│ │ │ │ ├── mlu_dly1.v
│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ │ ├── mlu_inf_1reg.v
│ │ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mlu_nd.v
│ │ │ │ ├── mlu.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ │ ├── mr_accum_wr.v
│ │ │ │ ├── mr_decoder_we_wr.v
│ │ │ │ ├── mr_del_coef_set.v
│ │ │ │ ├── mr_dnc_wr.v
│ │ │ │ ├── mr_lcdelay_wr.v
│ │ │ │ ├── mr_lcstore_wr.v
│ │ │ │ ├── mr_lrdy_wr.v
│ │ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ │ ├── mr_mux_2to1_wr.v
│ │ │ │ ├── mr_ser_shift_wr.v
│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft_data_reseq_mc.v
│ │ │ │ ├── msft_data_reseq.v
│ │ │ │ ├── msft_data.v
│ │ │ │ ├── msft_lt_128.v
│ │ │ │ ├── msft_lt_32.v
│ │ │ │ ├── msft_mcv.v
│ │ │ │ ├── msft_mem_coef.v
│ │ │ │ ├── msft_mem_hc.v
│ │ │ │ ├── msft_mem_mcoef.v
│ │ │ │ ├── msft_mem_reseq_hc.v
│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_mem_reseq.v
│ │ │ │ ├── msft_mem.v
│ │ │ │ ├── msft_reseq_mc.v
│ │ │ │ ├── msft_scv.v
│ │ │ │ ├── msft.v
│ │ │ │ ├── mul_add.v
│ │ │ │ ├── mux_16_cen.v
│ │ │ │ ├── mux_16.v
│ │ │ │ ├── mux_2to1_cen.v
│ │ │ │ ├── mux_2to1_comb.v
│ │ │ │ ├── mux_2to1.v
│ │ │ │ ├── mux_nc.v
│ │ │ │ ├── para_tdl.v
│ │ │ │ ├── par_ctrl.v
│ │ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ │ ├── pll_fir.v
│ │ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ │ ├── poly_mac_ctrl_int.v
│ │ │ │ ├── ram_2pt_mram_cen.v
│ │ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ │ ├── ram_2pt_var_cen.v
│ │ │ │ ├── ram_2pt_var.v
│ │ │ │ ├── ram_inf.v
│ │ │ │ ├── ram_lut_cen.v
│ │ │ │ ├── ram_lut.v
│ │ │ │ ├── rnd_dat.v
│ │ │ │ ├── rom_6_lut_r.v
│ │ │ │ ├── rom_6_lut.v
│ │ │ │ ├── rom_lut_cen.v
│ │ │ │ ├── rom_lut_r_cen.v
│ │ │ │ ├── rom_lut_r.v
│ │ │ │ ├── rom_lut.v
│ │ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ │ ├── rom_mset_lut_r.v
│ │ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ │ ├── rom_mset_lut.v
│ │ │ │ ├── sadd_c_cen.v
│ │ │ │ ├── sadd_cen.v
│ │ │ │ ├── sadd_c.v
│ │ │ │ ├── sadd_load.v
│ │ │ │ ├── sadd_lpm_cen.v
│ │ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ │ ├── sadd_lpm.v
│ │ │ │ ├── sadd_reg_top_cen.v
│ │ │ │ ├── sadd_reg_top.v
│ │ │ │ ├── sadd_sub.v
│ │ │ │ ├── sadd.v
│ │ │ │ ├── sat_dat.v
│ │ │ │ ├── sc_add.v
│ │ │ │ ├── scale_accum_cen.v
│ │ │ │ ├── scale_accum.v
│ │ │ │ ├── scale_shft_comb_cen.v
│ │ │ │ ├── scale_shft_comb.v
│ │ │ │ ├── scv_ctrl_deci.v
│ │ │ │ ├── scv_ctrl.v
│ │ │ │ ├── ser_ctrl_cen.v
│ │ │ │ ├── ser_shft_cen.v
│ │ │ │ ├── ser_shft.v
│ │ │ │ ├── ser_shift.v
│ │ │ │ ├── sgn_ext.v
│ │ │ │ ├── shift_in.v
│ │ │ │ ├── shift_out.v
│ │ │ │ ├── slave2slave.v
│ │ │ │ ├── ssub_cen.v
│ │ │ │ ├── ssub_c.v
│ │ │ │ ├── ssub_lpm_cen.v
│ │ │ │ ├── ssub_lpm.v
│ │ │ │ ├── ssub.v
│ │ │ │ ├── sym_add_ser_cen.v
│ │ │ │ ├── sym_add_ser.v
│ │ │ │ ├── sym_sub_ser_cen.v
│ │ │ │ ├── tdl_da_lc.v
│ │ │ │ ├── trig_buf_l.v
│ │ │ │ ├── trig_buf_r.v
│ │ │ │ ├── trig_buf.v
│ │ │ │ ├── tsadd_c_cen.v
│ │ │ │ ├── tsadd_cen.v
│ │ │ │ ├── tsadd_c.v
│ │ │ │ ├── tsadd_lpm_cen.v
│ │ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ │ ├── tsadd_lpm.v
│ │ │ │ ├── tsadd_reg_top_cen.v
│ │ │ │ ├── tsadd.v
│ │ │ │ ├── u2ssub_cen.v
│ │ │ │ ├── u2ssub.v
│ │ │ │ ├── uadd_cen.v
│ │ │ │ ├── uadd.v
│ │ │ │ └── wr_en_gen.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── compiled_partitions
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.cdb
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.dpi
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.hdb
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.kpt
│ │ │ │ │ ├── MskDemod.autoh_e40e1.map.logdb
│ │ │ │ │ ├── MskDemod.db_info
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.cdb
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.dpi
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.hdb
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.kpt
│ │ │ │ │ ├── MskDemod.nabbo_fd801.map.logdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.ammdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.cdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.dfp
│ │ │ │ │ ├── MskDemod.root_partition.cmp.hdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.kpt
│ │ │ │ │ ├── MskDemod.root_partition.cmp.logdb
│ │ │ │ │ ├── MskDemod.root_partition.cmp.rcfdb
│ │ │ │ │ ├── MskDemod.root_partition.map.cdb
│ │ │ │ │ ├── MskDemod.root_partition.map.dpi
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.cdb
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.hb_info
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.hdb
│ │ │ │ │ ├── MskDemod.root_partition.map.hbdb.sig
│ │ │ │ │ ├── MskDemod.root_partition.map.hdb
│ │ │ │ │ └── MskDemod.root_partition.map.kpt
│ │ │ │ └── README
│ │ │ ├── locklpf_ast.vhd
│ │ │ ├── locklpf_bb.v
│ │ │ ├── locklpf.bsf
│ │ │ ├── locklpf_coef_int.txt
│ │ │ ├── locklpf_constraints.tcl
│ │ │ ├── locklpf.html
│ │ │ ├── locklpf_input.txt
│ │ │ ├── locklpf_mlab.m
│ │ │ ├── locklpf_model.m
│ │ │ ├── locklpf_msim.tcl
│ │ │ ├── locklpf_nativelink.tcl
│ │ │ ├── locklpf_param.txt
│ │ │ ├── locklpf.qip
│ │ │ ├── locklpf_silent_param.txt
│ │ │ ├── locklpf_st.v
│ │ │ ├── locklpf.v
│ │ │ ├── locklpf.vec
│ │ │ ├── locklpf.vo
│ │ │ ├── MskDemod.jdi
│ │ │ ├── MskDemod_nativelink_simulation.rpt
│ │ │ ├── MskDemod.qpf
│ │ │ ├── MskDemod.qsf
│ │ │ ├── MskDemod.qws
│ │ │ ├── MskDemod.sdc
│ │ │ ├── msklpf_ast.vhd
│ │ │ ├── msklpf_bb.v
│ │ │ ├── msklpf.bsf
│ │ │ ├── msklpf_coef_int.txt
│ │ │ ├── msklpf_constraints.tcl
│ │ │ ├── msklpf.html
│ │ │ ├── msklpf_input.txt
│ │ │ ├── msklpf_mlab.m
│ │ │ ├── msklpf_model.m
│ │ │ ├── msklpf_msim.tcl
│ │ │ ├── msklpf_nativelink.tcl
│ │ │ ├── msklpf_param.txt
│ │ │ ├── msklpf.qip
│ │ │ ├── msklpf_silent_param.txt
│ │ │ ├── msklpf_st.v
│ │ │ ├── msklpf.v
│ │ │ ├── msklpf.vec
│ │ │ ├── msklpf.vo
│ │ │ ├── mult8_8_bb.v
│ │ │ ├── mult8_8.qip
│ │ │ ├── mult8_8.v
│ │ │ ├── nco_bb.v
│ │ │ ├── nco.bsf
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco.html
│ │ │ ├── nco-library
│ │ │ │ ├── asj_altqmcash.ocp
│ │ │ │ ├── asj_altqmcash.v
│ │ │ │ ├── asj_altqmcpipe.ocp
│ │ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ │ ├── asj_altqmcpipe.v
│ │ │ │ ├── asj_altq.ocp
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│ │ │ │ ├── asj_crd.v
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│ │ │ │ ├── cord_init.v
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│ │ │ │ ├── cord_lut.v
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│ │ │ │ ├── lms.v
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│ │ │ │ ├── m_output_blk_reg.v
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│ │ │ │ ├── segment_sel.v
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│ │ │ │ ├── modelsim.ini
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│ │ │ │ ├── msk_bit.txt
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do
│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak
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│ │ │ │ ├── MskDemod_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── MskDemod.vt
│ │ │ │ ├── MskDemod.vt.bak
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│ │ │ │ ├── msk_up.txt
│ │ │ │ ├── nco_cos.hex
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│ │ │ │ ├── nco_sin.ver
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│ │ │ │ │ ├── @demod@out
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│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── locklpf
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @msk@demod
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @msk@demod_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── msklpf
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── verilog.psm
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│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ ├── @square@loop
│ │ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vsim.wlf
│ │ │ ├── source
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│ │ │ │ ├── DemodOut.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── LoopFilter.v
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│ │ │ │ ├── MskDemod.v
│ │ │ │ ├── MskDemod.v.bak
│ │ │ │ ├── mult8_8.qip
│ │ │ │ ├── Shape.v
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│ │ │ │ ├── SquareLoop.v.bak
│ │ │ │ └── velocity.log
│ │ │ ├── tb_locklpf.vhd
│ │ │ ├── tb_msklpf.vhd
│ │ │ └── velocity.log
│ │ └── msklpf.txt
│ └── E6_MskPskSpec.m
├── Chapter_7
│ ├── E7_10_PiQpskCode
│ │ └── PiQpskCode
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── PiQpskCode.db_info
│ │ │ │ ├── PiQpskCode.root_partition.cmp.ammdb
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│ │ │ │ ├── PiQpskCode.root_partition.cmp.kpt
│ │ │ │ ├── PiQpskCode.root_partition.cmp.logdb
│ │ │ │ ├── PiQpskCode.root_partition.cmp.rcfdb
│ │ │ │ ├── PiQpskCode.root_partition.map.cdb
│ │ │ │ ├── PiQpskCode.root_partition.map.dpi
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.cdb
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.hb_info
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.hdb
│ │ │ │ ├── PiQpskCode.root_partition.map.hbdb.sig
│ │ │ │ ├── PiQpskCode.root_partition.map.hdb
│ │ │ │ └── PiQpskCode.root_partition.map.kpt
│ │ │ └── README
│ │ ├── PiQpskCode.jdi
│ │ ├── PiQpskCode.qpf
│ │ ├── PiQpskCode.qsf
│ │ ├── PiQpskCode.qws
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── PiQpskCode_8_1200mv_0c_slow.vo
│ │ │ ├── PiQpskCode_8_1200mv_0c_v_slow.sdo
│ │ │ ├── PiQpskCode_8_1200mv_85c_slow.vo
│ │ │ ├── PiQpskCode_8_1200mv_85c_v_slow.sdo
│ │ │ ├── PiQpskCode_min_1200mv_0c_fast.vo
│ │ │ ├── PiQpskCode_min_1200mv_0c_v_fast.sdo
│ │ │ ├── PiQpskCode_modelsim.xrf
│ │ │ ├── PiQpskCode.sft
│ │ │ ├── PiQpskCode.vo
│ │ │ └── PiQpskCode_v.sdo
│ │ └── source
│ │ ├── PiQpskCode.v
│ │ └── PiQpskCode.v.bak
│ ├── E7_11FpgaPiQpskModem
│ │ └── FpgaPiQpskModem
│ │ ├── aPiQpskModem.asm.rpt
│ │ ├── aPiQpskModem_description.txt
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│ │ ├── aPiQpskModem.map.rpt
│ │ ├── aPiQpskModem.map.smsg
│ │ ├── aPiQpskModem.map.summary
│ │ ├── aPiQpskModem_nativelink_simulation.rpt
│ │ ├── aPiQpskModem.pin
│ │ ├── aPiQpskModem.qsf
│ │ ├── aPiQpskModem.qws
│ │ ├── aPiQpskModem.sta.rpt
│ │ ├── aPiQpskModem.sta.summary
│ │ ├── aPiQpskModem_time_limited.sof
│ │ ├── bpf_ast.vhd
│ │ ├── bpf_bb.v
│ │ ├── bpf.bsf
│ │ ├── bpf_coef_int.txt
│ │ ├── bpf_constraints.tcl
│ │ ├── bpf.html
│ │ ├── bpf_input.txt
│ │ ├── bpf_mlab.m
│ │ ├── bpf_model.m
│ │ ├── bpf_msim.tcl
│ │ ├── bpf_nativelink.tcl
│ │ ├── bpf_param.txt
│ │ ├── bpf.qip
│ │ ├── bpf_silent_param.txt
│ │ ├── bpf_st.v
│ │ ├── bpf.v
│ │ ├── bpf.vec
│ │ ├── bpf.vo
│ │ ├── db
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│ │ │ ├── aPiQpskModem.sld_design_entry.sci
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│ │ │ ├── PiQpskModem.map_bb.logdb
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│ │ │ ├── PiQpskModem.smp_dump.txt
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│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
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│ │ │ ├── auk_dspip_pfc_fir_121.vhd
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│ │ │ ├── coef_in_conv.v
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│ │ │ ├── decoder_we.v
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│ │ │ ├── lc_store.v
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│ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ ├── mr_decoder_we_wr.v
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│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── h_bpf_ast.vhd
│ │ ├── h_bpf_bb.v
│ │ ├── h_bpf.bsf
│ │ ├── h_bpf_coef_int.txt
│ │ ├── h_bpf_constraints.tcl
│ │ ├── h_bpf.html
│ │ ├── h_bpf_input.txt
│ │ ├── h_bpf_mlab.m
│ │ ├── h_bpf_model.m
│ │ ├── h_bpf_msim.tcl
│ │ ├── h_bpf_nativelink.tcl
│ │ ├── h_bpf_param.txt
│ │ ├── h_bpf.qip
│ │ ├── h_bpf_silent_param.txt
│ │ ├── h_bpf_st.v
│ │ ├── h_bpf.v
│ │ ├── h_bpf.vec
│ │ ├── h_bpf.vo
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.cdb
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.dpi
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.hdb
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.kpt
│ │ │ │ ├── aPiQpskModem.autoh_e40e1.map.logdb
│ │ │ │ ├── aPiQpskModem.db_info
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.cdb
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.dpi
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.hdb
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.kpt
│ │ │ │ ├── aPiQpskModem.nabbo_fd801.map.logdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.ammdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.cdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.dfp
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.hdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.kpt
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.logdb
│ │ │ │ ├── aPiQpskModem.root_partition.cmp.rcfdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.cdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.dpi
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.cdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.hb_info
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.hdb
│ │ │ │ ├── aPiQpskModem.root_partition.map.hbdb.sig
│ │ │ │ ├── aPiQpskModem.root_partition.map.hdb
│ │ │ │ └── aPiQpskModem.root_partition.map.kpt
│ │ │ └── README
│ │ ├── lpf_ast.vhd
│ │ ├── lpf_bb.v
│ │ ├── lpf.bsf
│ │ ├── lpf_coef_int.txt
│ │ ├── lpf_constraints.tcl
│ │ ├── lpf.html
│ │ ├── lpf_input.txt
│ │ ├── lpf_mlab.m
│ │ ├── lpf_model.m
│ │ ├── lpf_msim.tcl
│ │ ├── lpf_nativelink.tcl
│ │ ├── lpf_param.txt
│ │ ├── lpf.qip
│ │ ├── lpf_silent_param.txt
│ │ ├── lpf_st.v
│ │ ├── lpf.v
│ │ ├── lpf.vec
│ │ ├── lpf.vo
│ │ ├── mult16_18_bb.v
│ │ ├── mult16_18.qip
│ │ ├── mult16_18.v
│ │ ├── PiQpskModem.qpf
│ │ ├── PiQpskModem.qsf
│ │ ├── PiQpskModem.qws
│ │ ├── PiQpskModem.sdc
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak1
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak2
│ │ │ ├── aPiQpskModem_run_msim_rtl_verilog.do.bak3
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── pi4_Qpsk_bit.txt
│ │ │ ├── pi4_Qpsk.txt
│ │ │ ├── PiQpskModem.vt
│ │ │ ├── PiQpskModem.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── bpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @delay8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── h_bpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult16_18
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @pi@qpsk@modem
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @pi@qpsk@modem_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── clktrans.v
│ │ │ ├── controldivfreq.v
│ │ │ ├── DifBitSync.v
│ │ │ ├── differpd.v
│ │ │ ├── FrequencyD.v
│ │ │ ├── monostable.v
│ │ │ ├── PiQpskModem.v
│ │ │ └── PiQpskModem.v.bak
│ │ ├── tb_bpf.vhd
│ │ ├── tb_h_bpf.vhd
│ │ ├── tb_lpf.vhd
│ │ └── velocity.log
│ ├── E7_1_DpskModem
│ │ ├── Dpsk.txt
│ │ ├── E7_1_DPSKModem.m
│ │ ├── rec_lpf.txt
│ │ └── tra_lpf.txt
│ ├── E7_2_FpgaCostas
│ │ ├── CostasLoop.jdi
│ │ ├── CostasLoop_nativelink_simulation.rpt
│ │ ├── CostasLoop.qpf
│ │ ├── CostasLoop.qsf
│ │ ├── CostasLoop.qws
│ │ ├── CostasLoop.sdc
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf_ast.vhd
│ │ ├── fir_lpf_bb.v
│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf_silent_param.txt
│ │ ├── fir_lpf_st.v
│ │ ├── fir_lpf.v
│ │ ├── fir_lpf.vec
│ │ ├── fir_lpf.vo
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.cdb
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.dpi
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.hdb
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.kpt
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.logdb
│ │ │ │ ├── CostasLoop.db_info
│ │ │ │ ├── CostasLoop.nabbo_fd801.map.cdb
│ │ │ │ ├── CostasLoop.nabbo_fd801.map.dpi
│ │ │ │ ├── CostasLoop.nabbo_fd801.map.hdb
│ │ │ │ ├── CostasLoop.nabbo_fd801.map.kpt
│ │ │ │ ├── CostasLoop.nabbo_fd801.map.logdb
│ │ │ │ ├── CostasLoop.root_partition.cmp.ammdb
│ │ │ │ ├── CostasLoop.root_partition.cmp.cdb
│ │ │ │ ├── CostasLoop.root_partition.cmp.dfp
│ │ │ │ ├── CostasLoop.root_partition.cmp.hdb
│ │ │ │ ├── CostasLoop.root_partition.cmp.kpt
│ │ │ │ ├── CostasLoop.root_partition.cmp.logdb
│ │ │ │ ├── CostasLoop.root_partition.cmp.rcfdb
│ │ │ │ ├── CostasLoop.root_partition.map.cdb
│ │ │ │ ├── CostasLoop.root_partition.map.dpi
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.cdb
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.hb_info
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.hdb
│ │ │ │ ├── CostasLoop.root_partition.map.hbdb.sig
│ │ │ │ ├── CostasLoop.root_partition.map.hdb
│ │ │ │ └── CostasLoop.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
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│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_d1gam.v
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│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mady.v
│ │ │ ├── asj_nco_mcin.v
│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
│ │ │ ├── asj_nco_mob_rw.v
│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_pmd2gam.v
│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pxx.v
│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cordic_10_m.v
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│ │ │ ├── cordic_13_m.v
│ │ │ ├── cordic_14_m.v
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│ │ │ ├── cordic_3_m.v
│ │ │ ├── cordic_4_m.v
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│ │ │ ├── cordic_6_m.v
│ │ │ ├── cordic_7_m.v
│ │ │ ├── cordic_8_m.v
│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
│ │ ├── nco.qip
│ │ ├── nco_sin.hex
│ │ ├── nco_st.inc
│ │ ├── nco_st.v
│ │ ├── nco_tb.m
│ │ ├── nco_tb.v
│ │ ├── nco_tb.vhd
│ │ ├── nco.v
│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco.vo
│ │ ├── nco_vo_msim.tcl
│ │ ├── nco_wave.do
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak1
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak10
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak11
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak2
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak3
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak4
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak5
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak6
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak7
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak8
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak9
│ │ │ ├── CostasLoop.vt
│ │ │ ├── CostasLoop.vt.bak
│ │ │ ├── Dpsk.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── oc.txt
│ │ │ └── rtl_work
│ │ │ ├── @costas@loop
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @costas@loop_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── fir_lpf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @loop@filter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult8_8
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── source
│ │ │ ├── CostasLoop.v
│ │ │ ├── CostasLoop.v.bak
│ │ │ ├── fir_lpf.xml
│ │ │ ├── LoopFilter.v
│ │ │ └── LoopFilter.v.bak
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E7_2_LoopDesign.m
│ ├── E7_3_DqpskModem
│ │ ├── Dqpsk_bit.txt
│ │ ├── Dqpsk.txt
│ │ ├── E7_3_DQPSKModem.m
│ │ ├── rec_Lpf.txt
│ │ └── tra_Lpf.txt
│ ├── E7_4_QpskCodeTrans
│ │ ├── CodeModem.jdi
│ │ ├── CodeModem_nativelink_simulation.rpt
│ │ ├── CodeModem.qpf
│ │ ├── CodeModem.qsf
│ │ ├── CodeModem.qws
│ │ ├── db
│ │ │ ├── CodeModem.(0).cnf.cdb
│ │ │ ├── CodeModem.(0).cnf.hdb
│ │ │ ├── CodeModem.(1).cnf.cdb
│ │ │ ├── CodeModem.(1).cnf.hdb
│ │ │ ├── CodeModem.(2).cnf.cdb
│ │ │ ├── CodeModem.(2).cnf.hdb
│ │ │ ├── CodeModem.ae.hdb
│ │ │ ├── CodeModem.asm_labs.ddb
│ │ │ ├── CodeModem.asm.qmsg
│ │ │ ├── CodeModem.asm.rdb
│ │ │ ├── CodeModem.cbx.xml
│ │ │ ├── CodeModem.cmp.bpm
│ │ │ ├── CodeModem.cmp.cdb
│ │ │ ├── CodeModem.cmp.hdb
│ │ │ ├── CodeModem.cmp.idb
│ │ │ ├── CodeModem.cmp.kpt
│ │ │ ├── CodeModem.cmp.logdb
│ │ │ ├── CodeModem.cmp_merge.kpt
│ │ │ ├── CodeModem.cmp.rdb
│ │ │ ├── CodeModem.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│ │ │ ├── CodeModem.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│ │ │ ├── CodeModem.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│ │ │ ├── CodeModem.db_info
│ │ │ ├── CodeModem.eda.qmsg
│ │ │ ├── CodeModem.fit.qmsg
│ │ │ ├── CodeModem.hier_info
│ │ │ ├── CodeModem.hif
│ │ │ ├── CodeModem.ipinfo
│ │ │ ├── CodeModem.lpc.html
│ │ │ ├── CodeModem.lpc.rdb
│ │ │ ├── CodeModem.lpc.txt
│ │ │ ├── CodeModem.map_bb.cdb
│ │ │ ├── CodeModem.map_bb.hdb
│ │ │ ├── CodeModem.map_bb.logdb
│ │ │ ├── CodeModem.map.bpm
│ │ │ ├── CodeModem.map.cdb
│ │ │ ├── CodeModem.map.hdb
│ │ │ ├── CodeModem.map.kpt
│ │ │ ├── CodeModem.map.logdb
│ │ │ ├── CodeModem.map.qmsg
│ │ │ ├── CodeModem.map.rdb
│ │ │ ├── CodeModem.pre_map.cdb
│ │ │ ├── CodeModem.pre_map.hdb
│ │ │ ├── CodeModem.qns
│ │ │ ├── CodeModem.root_partition.map.reg_db.cdb
│ │ │ ├── CodeModem.routing.rdb
│ │ │ ├── CodeModem.rpp.qmsg
│ │ │ ├── CodeModem.rtlv.hdb
│ │ │ ├── CodeModem.rtlv_sg.cdb
│ │ │ ├── CodeModem.rtlv_sg_swap.cdb
│ │ │ ├── CodeModem.sas
│ │ │ ├── CodeModem.sgate.rvd
│ │ │ ├── CodeModem.sgate_sm.rvd
│ │ │ ├── CodeModem.sgdiff.cdb
│ │ │ ├── CodeModem.sgdiff.hdb
│ │ │ ├── CodeModem.sld_design_entry_dsc.sci
│ │ │ ├── CodeModem.sld_design_entry.sci
│ │ │ ├── CodeModem.smart_action.txt
│ │ │ ├── CodeModem.smp_dump.txt
│ │ │ ├── CodeModem.sta.qmsg
│ │ │ ├── CodeModem.sta.rdb
│ │ │ ├── CodeModem.syn_hier_info
│ │ │ ├── CodeModem.tiscmp.fast_1200mv_0c.ddb
│ │ │ ├── CodeModem.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ │ ├── CodeModem.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ │ ├── CodeModem.tiscmp.slow_1200mv_0c.ddb
│ │ │ ├── CodeModem.tiscmp.slow_1200mv_85c.ddb
│ │ │ ├── CodeModem.tis_db_list.ddb
│ │ │ ├── CodeModem.tmw_info
│ │ │ ├── CodeModem.vpr.ammdb
│ │ │ ├── logic_util_heursitic.dat
│ │ │ └── prev_cmp_CodeModem.qmsg
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── CodeModem.db_info
│ │ │ │ ├── CodeModem.root_partition.cmp.ammdb
│ │ │ │ ├── CodeModem.root_partition.cmp.cdb
│ │ │ │ ├── CodeModem.root_partition.cmp.dfp
│ │ │ │ ├── CodeModem.root_partition.cmp.hdb
│ │ │ │ ├── CodeModem.root_partition.cmp.kpt
│ │ │ │ ├── CodeModem.root_partition.cmp.logdb
│ │ │ │ ├── CodeModem.root_partition.cmp.rcfdb
│ │ │ │ ├── CodeModem.root_partition.map.cdb
│ │ │ │ ├── CodeModem.root_partition.map.dpi
│ │ │ │ ├── CodeModem.root_partition.map.hbdb.cdb
│ │ │ │ ├── CodeModem.root_partition.map.hbdb.hb_info
│ │ │ │ ├── CodeModem.root_partition.map.hbdb.hdb
│ │ │ │ ├── CodeModem.root_partition.map.hbdb.sig
│ │ │ │ ├── CodeModem.root_partition.map.hdb
│ │ │ │ └── CodeModem.root_partition.map.kpt
│ │ │ └── README
│ │ ├── output_files
│ │ │ ├── CodeModem.asm.rpt
│ │ │ ├── CodeModem.done
│ │ │ ├── CodeModem.eda.rpt
│ │ │ ├── CodeModem.fit.rpt
│ │ │ ├── CodeModem.fit.smsg
│ │ │ ├── CodeModem.fit.summary
│ │ │ ├── CodeModem.flow.rpt
│ │ │ ├── CodeModem.jdi
│ │ │ ├── CodeModem.map.rpt
│ │ │ ├── CodeModem.map.summary
│ │ │ ├── CodeModem.pin
│ │ │ ├── CodeModem.sof
│ │ │ ├── CodeModem.sta.rpt
│ │ │ └── CodeModem.sta.summary
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── CodeModem_8_1200mv_0c_slow.vo
│ │ │ ├── CodeModem_8_1200mv_0c_v_slow.sdo
│ │ │ ├── CodeModem_8_1200mv_85c_slow.vo
│ │ │ ├── CodeModem_8_1200mv_85c_v_slow.sdo
│ │ │ ├── CodeModem_min_1200mv_0c_fast.vo
│ │ │ ├── CodeModem_min_1200mv_0c_v_fast.sdo
│ │ │ ├── CodeModem_modelsim.xrf
│ │ │ ├── CodeModem_run_msim_rtl_verilog.do
│ │ │ ├── CodeModem_run_msim_rtl_verilog.do.bak
│ │ │ ├── CodeModem.sft
│ │ │ ├── CodeModem.vo
│ │ │ ├── CodeModem_v.sdo
│ │ │ ├── CodeModem.vt
│ │ │ ├── CodeModem.vt.bak
│ │ │ ├── Dqpsk_bit.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── ab2cd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cd2ab
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @code@modem
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @code@modem_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── ab2cd.v
│ │ ├── ab2cd.v.bak
│ │ ├── cd2ab.v
│ │ ├── cd2ab.v.bak
│ │ ├── CodeModem.v
│ │ └── CodeModem.v.bak
│ ├── E7_5_FpgaDqpsk
│ │ ├── DqpskMod.jdi
│ │ ├── DqpskMod.qpf
│ │ ├── DqpskMod.qsf
│ │ ├── DqpskMod.qws
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
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│ │ │ ├── delay_trig.v
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│ │ │ ├── eab_tdl_strat.v
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│ │ │ ├── lc_store.v
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│ │ │ ├── maccum.v
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│ │ │ ├── u2ssub.v
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│ │ │ └── README
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│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
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│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
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│ │ │ ├── decoder_we.v
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│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
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│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
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│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
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│ │ │ ├── rom_lut_r.v
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│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
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│ │ │ ├── sadd_cen.v
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│ │ │ ├── sadd_reg_top.v
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│ │ │ ├── sadd.v
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│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
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│ │ │ ├── ser_shft.v
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│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
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│ │ │ ├── sym_add_ser.v
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│ │ │ ├── trig_buf.v
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│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
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│ │ │ ├── tsadd_lpm.v
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│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf_ast.vhd
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│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf_silent_param.txt
│ │ ├── fir_lpf_st.v
│ │ ├── fir_lpf.v
│ │ ├── fir_lpf.vec
│ │ ├── fir_lpf.vo
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
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│ │ │ │ ├── PolarCostas.autoh_e40e1.map.cdb
│ │ │ │ ├── PolarCostas.autoh_e40e1.map.dpi
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│ │ │ │ ├── PolarCostas.nabbo_fd801.map.dpi
│ │ │ │ ├── PolarCostas.nabbo_fd801.map.hdb
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│ │ │ │ ├── PolarCostas.root_partition.map.cdb
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│ │ │ │ ├── PolarCostas.root_partition.map.hbdb.hdb
│ │ │ │ ├── PolarCostas.root_partition.map.hbdb.sig
│ │ │ │ ├── PolarCostas.root_partition.map.hdb
│ │ │ │ └── PolarCostas.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
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│ │ │ ├── auk_dspip_lib_pkg.vhd
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│ │ │ ├── lms.v
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│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
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│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
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│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
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│ │ ├── nco_vo_msim.tcl
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│ │ ├── PolarCostas.jdi
│ │ ├── PolarCostas_nativelink_simulation.rpt
│ │ ├── PolarCostas.qpf
│ │ ├── PolarCostas.qsf
│ │ ├── PolarCostas.qws
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── Dqpsk_bit.txt
│ │ │ ├── Dqpsk.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
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│ │ │ ├── nco_sin.ver
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak1
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│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak2
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│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak4
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak5
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak6
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak7
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak8
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak9
│ │ │ ├── PolarCostas.vt
│ │ │ ├── PolarCostas.vt.bak
│ │ │ └── rtl_work
│ │ │ ├── fir_lpf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @loop@filter
│ │ │ │ ├── _primary.dat
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│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult8_8
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @phase@detect
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @polar@costas
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @polar@costas_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── source
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── mult8_8.qip
│ │ │ ├── nco.xml
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarCostas111.v
│ │ │ ├── PolarCostas.v
│ │ │ ├── PolarCostas.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E7_7_FpgaDqpskDemod
│ │ ├── db
│ │ │ ├── PolarCostas.db_info
│ │ │ ├── PolarCostas.qns
│ │ │ ├── PolarCostas.sas
│ │ │ └── PolarCostas.sld_design_entry.sci
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
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│ │ │ ├── at_sink_mod_bin.v
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│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
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│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
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│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
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│ │ │ ├── delay_mux_mch_odd.v
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│ │ │ ├── eab_tdl_hc.v
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│ │ │ ├── eab_tdl_strat.v
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│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
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│ │ │ ├── mac_tl.v
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│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
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│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
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│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
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│ │ │ ├── mlu_nd.v
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│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
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│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
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│ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
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│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
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│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
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│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
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│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
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│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf_ast.vhd
│ │ ├── fir_lpf_bb.v
│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf_silent_param.txt
│ │ ├── fir_lpf_st.v
│ │ ├── fir_lpf.v
│ │ ├── fir_lpf.vec
│ │ ├── fir_lpf.vo
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── PolarCostas.autoh_e40e1.map.cdb
│ │ │ │ ├── PolarCostas.autoh_e40e1.map.dpi
│ │ │ │ ├── PolarCostas.autoh_e40e1.map.hdb
│ │ │ │ ├── PolarCostas.autoh_e40e1.map.kpt
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│ │ │ │ ├── PolarCostas.db_info
│ │ │ │ ├── PolarCostas.nabbo_fd801.map.cdb
│ │ │ │ ├── PolarCostas.nabbo_fd801.map.dpi
│ │ │ │ ├── PolarCostas.nabbo_fd801.map.hdb
│ │ │ │ ├── PolarCostas.nabbo_fd801.map.kpt
│ │ │ │ ├── PolarCostas.nabbo_fd801.map.logdb
│ │ │ │ ├── PolarCostas.root_partition.cmp.ammdb
│ │ │ │ ├── PolarCostas.root_partition.cmp.cdb
│ │ │ │ ├── PolarCostas.root_partition.cmp.dfp
│ │ │ │ ├── PolarCostas.root_partition.cmp.hdb
│ │ │ │ ├── PolarCostas.root_partition.cmp.kpt
│ │ │ │ ├── PolarCostas.root_partition.cmp.logdb
│ │ │ │ ├── PolarCostas.root_partition.cmp.rcfdb
│ │ │ │ ├── PolarCostas.root_partition.map.cdb
│ │ │ │ ├── PolarCostas.root_partition.map.dpi
│ │ │ │ ├── PolarCostas.root_partition.map.hbdb.cdb
│ │ │ │ ├── PolarCostas.root_partition.map.hbdb.hb_info
│ │ │ │ ├── PolarCostas.root_partition.map.hbdb.hdb
│ │ │ │ ├── PolarCostas.root_partition.map.hbdb.sig
│ │ │ │ ├── PolarCostas.root_partition.map.hdb
│ │ │ │ └── PolarCostas.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
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│ │ │ ├── asj_crs.v
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│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
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│ │ │ ├── asj_nco_isdr.v
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│ │ │ ├── asj_nco_madx.v
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│ │ │ ├── asj_nco_mady.v
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│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
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│ │ │ ├── asj_nco_pmd2.v
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
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│ │ │ ├── cordic_axor_ser.v
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│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
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│ │ │ ├── cord_init.v
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│ │ │ ├── cord_lut.v
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│ │ │ ├── lms.v
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│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
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│ │ │ ├── segment_arr_tdl.v
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│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
│ │ ├── nco.qip
│ │ ├── nco_sin.hex
│ │ ├── nco_st.inc
│ │ ├── nco_st.v
│ │ ├── nco_tb.m
│ │ ├── nco_tb.v
│ │ ├── nco_tb.vhd
│ │ ├── nco.v
│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco.vo
│ │ ├── nco_vo_msim.tcl
│ │ ├── nco_wave.do
│ │ ├── PolarCostas.jdi
│ │ ├── PolarCostas_nativelink_simulation.rpt
│ │ ├── PolarCostas.qpf
│ │ ├── PolarCostas.qsf
│ │ ├── PolarCostas.qws
│ │ ├── PolarCostas.sdc
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── bpf.xml
│ │ │ ├── Dqpsk_bit.txt
│ │ │ ├── Dqpsk.txt
│ │ │ ├── h_bpf.xml
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak1
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak10
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak11
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak2
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak3
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak4
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak5
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak6
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak7
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak8
│ │ │ ├── PolarCostas_run_msim_rtl_verilog.do.bak9
│ │ │ ├── PolarCostas.vt
│ │ │ ├── PolarCostas.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cd2ab
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── differpd
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── nco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @phase@detect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar@costas
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar@costas_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── velocity.log
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── cd2ab.v
│ │ │ ├── clktrans.v
│ │ │ ├── controldivfreq.v
│ │ │ ├── DifBitSync.v
│ │ │ ├── differpd.v
│ │ │ ├── DinProduce.v
│ │ │ ├── FrequencyD.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── monostable.v
│ │ │ ├── mult8_8.qip
│ │ │ ├── nco.xml
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarCostas111.v
│ │ │ ├── PolarCostas.v
│ │ │ ├── PolarCostas.v.bak
│ │ │ ├── Polar.v
│ │ │ ├── Polar.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E7_8_MatchFilter.m
│ └── E7_9_PiQpskModem
│ ├── bpf.coe
│ ├── bpf.txt
│ ├── E7_9_PiQpskModem.m
│ ├── h_bpf.coe
│ ├── h_bpf.txt
│ ├── pi4_Qpsk_bit.txt
│ ├── pi4_Qpsk.txt
│ ├── Shape_lpf.coe
│ └── Shape_lpf.txt
├── Chapter_8
│ ├── E8_1_QAMModem
│ │ ├── E8_1_QAMModem.m
│ │ └── Shape_lpf.txt
│ ├── E8_2_QamCodeModem
│ │ └── QamCodeModem
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── QamCodeModem.db_info
│ │ │ │ ├── QamCodeModem.root_partition.cmp.ammdb
│ │ │ │ ├── QamCodeModem.root_partition.cmp.cdb
│ │ │ │ ├── QamCodeModem.root_partition.cmp.dfp
│ │ │ │ ├── QamCodeModem.root_partition.cmp.hdb
│ │ │ │ ├── QamCodeModem.root_partition.cmp.kpt
│ │ │ │ ├── QamCodeModem.root_partition.cmp.logdb
│ │ │ │ ├── QamCodeModem.root_partition.cmp.rcfdb
│ │ │ │ ├── QamCodeModem.root_partition.map.cdb
│ │ │ │ ├── QamCodeModem.root_partition.map.dpi
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.cdb
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.hb_info
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.hdb
│ │ │ │ ├── QamCodeModem.root_partition.map.hbdb.sig
│ │ │ │ ├── QamCodeModem.root_partition.map.hdb
│ │ │ │ └── QamCodeModem.root_partition.map.kpt
│ │ │ └── README
│ │ ├── QamCodeModem.jdi
│ │ ├── QamCodeModem_nativelink_simulation.rpt
│ │ ├── QamCodeModem.qpf
│ │ ├── QamCodeModem.qsf
│ │ ├── QamCodeModem.qws
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── QAM_bit.txt
│ │ │ ├── QamCodeModem_8_1200mv_0c_slow.vo
│ │ │ ├── QamCodeModem_8_1200mv_0c_v_slow.sdo
│ │ │ ├── QamCodeModem_8_1200mv_85c_slow.vo
│ │ │ ├── QamCodeModem_8_1200mv_85c_v_slow.sdo
│ │ │ ├── QamCodeModem_min_1200mv_0c_fast.vo
│ │ │ ├── QamCodeModem_min_1200mv_0c_v_fast.sdo
│ │ │ ├── QamCodeModem_modelsim.xrf
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do.bak
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do.bak1
│ │ │ ├── QamCodeModem_run_msim_rtl_verilog.do.bak2
│ │ │ ├── QamCodeModem.sft
│ │ │ ├── QamCodeModem.vo
│ │ │ ├── QamCodeModem_v.sdo
│ │ │ ├── QamCodeModem.vt
│ │ │ ├── QamCodeModem.vt.bak
│ │ │ ├── rtl_work
│ │ │ │ ├── @code@map
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @de@code@map
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @qam@code@modem
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@code@modem_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── CodeMap.v
│ │ ├── CodeMap.v.bak
│ │ ├── DeCodeMap.v
│ │ ├── DeCodeMap.v.bak
│ │ ├── QamCodeModem.v
│ │ └── QamCodeModem.v.bak
│ ├── E8_3_QamCarrier
│ │ ├── E8_3_LoopDesignDD.m
│ │ ├── E8_3_LoopDesignPolar.m
│ │ ├── E8_3_SigAnalysisDD.m
│ │ ├── E8_3_SigAnalysisPolar.m
│ │ ├── QamCarrierDD
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
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│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── _vmake
│ │ │ │ └── vish_stacktrace.vstf
│ │ │ ├── source
│ │ │ │ ├── DD.v
│ │ │ │ ├── DD.v.bak
│ │ │ │ ├── Gate.v
│ │ │ │ ├── Gate.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ ├── LoopFilter.v
│ │ │ │ ├── LoopFilter.v.bak
│ │ │ │ ├── mgate.v
│ │ │ │ ├── mgate.v.bak
│ │ │ │ ├── mult8_8.qip
│ │ │ │ ├── PhaseDetect.v
│ │ │ │ ├── PhaseDetect.v.bak
│ │ │ │ ├── PolarDetect.v
│ │ │ │ ├── PolarDetect.v.bak
│ │ │ │ ├── QamCarrier.v
│ │ │ │ ├── QamCarrier.v.bak
│ │ │ │ └── velocity.log
│ │ │ ├── tb_fir_lpf.vhd
│ │ │ └── velocity.log
│ │ └── QamCarrierPolar
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
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│ │ │ ├── at_sink_mod.v
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│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
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│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
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│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
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│ │ │ ├── dat_store.v
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│ │ │ ├── decoder_we.v
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│ │ │ ├── delay_mul.v
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│ │ │ ├── delay_mux_mch_odd.v
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│ │ │ ├── delay_trig.v
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│ │ │ ├── lc_store.v
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│ │ │ ├── maccum.v
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│ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ ├── msft_data_reseq.v
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│ │ │ ├── mux_16.v
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│ │ │ ├── rom_6_lut.v
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│ │ │ ├── sadd_cen.v
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│ │ │ ├── scale_accum.v
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│ │ │ ├── scale_shft_comb.v
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│ │ │ ├── ssub_lpm.v
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│ │ │ ├── u2ssub.v
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│ │ │ └── wr_en_gen.v
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│ │ ├── fir_lpf_coef_int.txt
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│ │ ├── fir_lpf_input.txt
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│ │ │ │ ├── QamCarrier.root_partition.map.cdb
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│ │ │ └── README
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│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @polar@detect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vish_stacktrace.vstf
│ │ ├── source
│ │ │ ├── DD.v
│ │ │ ├── DD.v.bak
│ │ │ ├── Gate.v
│ │ │ ├── Gate.v.bak
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── mgate.v
│ │ │ ├── mgate.v.bak
│ │ │ ├── mult8_8.qip
│ │ │ ├── nco.xml
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarDetect.v
│ │ │ ├── PolarDetect.v.bak
│ │ │ ├── QamCarrier.v
│ │ │ ├── QamCarrier.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ ├── E8_4_Gardner
│ │ ├── E8_41_gardner.m
│ │ └── E8_42_gardner.m
│ └── E8_5_FpgaGardner
│ ├── E8_5_SigAnalysisDD.m
│ ├── E8_5_SigAnalysisPolar.m
│ ├── FpgaGardner
│ │ ├── FpgaGardner.jdi
│ │ ├── FpgaGardner_nativelink_simulation.rpt
│ │ ├── FpgaGardner.qpf
│ │ ├── FpgaGardner.qsf
│ │ ├── FpgaGardner.qws
│ │ ├── FpgaGardner.sdc
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── FpgaGardner.db_info
│ │ │ │ ├── FpgaGardner.root_partition.cmp.ammdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.cdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.dfp
│ │ │ │ ├── FpgaGardner.root_partition.cmp.hdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.kpt
│ │ │ │ ├── FpgaGardner.root_partition.cmp.logdb
│ │ │ │ ├── FpgaGardner.root_partition.cmp.rcfdb
│ │ │ │ ├── FpgaGardner.root_partition.map.cdb
│ │ │ │ ├── FpgaGardner.root_partition.map.dpi
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.cdb
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.hb_info
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.hdb
│ │ │ │ ├── FpgaGardner.root_partition.map.hbdb.sig
│ │ │ │ ├── FpgaGardner.root_partition.map.hdb
│ │ │ │ └── FpgaGardner.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult18_16_bb.v
│ │ ├── mult18_16.qip
│ │ ├── mult18_16.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── di.txt
│ │ │ ├── dq.txt
│ │ │ ├── FpgaGardner_8_1200mv_0c_slow.vo
│ │ │ ├── FpgaGardner_8_1200mv_0c_v_slow.sdo
│ │ │ ├── FpgaGardner_8_1200mv_85c_slow.vo
│ │ │ ├── FpgaGardner_8_1200mv_85c_v_slow.sdo
│ │ │ ├── FpgaGardner_min_1200mv_0c_fast.vo
│ │ │ ├── FpgaGardner_min_1200mv_0c_v_fast.sdo
│ │ │ ├── FpgaGardner_modelsim.xrf
│ │ │ ├── FpgaGardner_run_msim_rtl_verilog.do
│ │ │ ├── FpgaGardner_run_msim_rtl_verilog.do.bak
│ │ │ ├── FpgaGardner.sft
│ │ │ ├── FpgaGardner.vo
│ │ │ ├── FpgaGardner_v.sdo
│ │ │ ├── FpgaGardner.vt
│ │ │ ├── FpgaGardner.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @error@lp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fpga@gardner
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fpga@gardner_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── gnco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @interpolate@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult18_16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ └── source
│ │ ├── ErrorLp.v
│ │ ├── ErrorLp.v.bak
│ │ ├── FpgaGardner.v
│ │ ├── FpgaGardner.v.bak
│ │ ├── gnco.v
│ │ ├── gnco.v.bak
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── InterpolateFilter.v
│ │ ├── InterpolateFilter.v.bak
│ │ └── mult18_16.qip
│ ├── QamCarrierDD
│ │ ├── BitSync.v
│ │ ├── BitSync.v.bak
│ │ ├── db
│ │ │ ├── QamCarrier.db_info
│ │ │ └── QamCarrier.sld_design_entry.sci
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── dat_store.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── decoder_we.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_store.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── maccum.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── msft.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_nc.v
│ │ │ ├── para_tdl.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── ram_lut.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sadd.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── trig_buf.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── tsadd.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── uadd_cen.v
│ │ │ ├── uadd.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf_ast.vhd
│ │ ├── fir_lpf_bb.v
│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf_silent_param.txt
│ │ ├── fir_lpf_st.v
│ │ ├── fir_lpf.v
│ │ ├── fir_lpf.vec
│ │ ├── fir_lpf.vo
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── compiled_partitions
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.cdb
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.dpi
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.hdb
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.kpt
│ │ │ │ ├── QamCarrier.autoh_e40e1.map.logdb
│ │ │ │ ├── QamCarrier.db_info
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.cdb
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.dpi
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.hdb
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.kpt
│ │ │ │ ├── QamCarrier.nabbo_fd801.map.logdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.ammdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.cdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.dfp
│ │ │ │ ├── QamCarrier.root_partition.cmp.hdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.kpt
│ │ │ │ ├── QamCarrier.root_partition.cmp.logdb
│ │ │ │ ├── QamCarrier.root_partition.cmp.rcfdb
│ │ │ │ ├── QamCarrier.root_partition.map.cdb
│ │ │ │ ├── QamCarrier.root_partition.map.dpi
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.cdb
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.hb_info
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.hdb
│ │ │ │ ├── QamCarrier.root_partition.map.hbdb.sig
│ │ │ │ ├── QamCarrier.root_partition.map.hdb
│ │ │ │ └── QamCarrier.root_partition.map.kpt
│ │ │ └── README
│ │ ├── mult18_16_bb.v
│ │ ├── mult18_16.qip
│ │ ├── mult18_16.v
│ │ ├── mult8_8_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── nco_bb.v
│ │ ├── nco.bsf
│ │ ├── nco_cos.hex
│ │ ├── nco.html
│ │ ├── nco-library
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_gal.v
│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mady.v
│ │ │ ├── asj_nco_mcin.v
│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
│ │ │ ├── asj_nco_mob_rw.v
│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_pmd2gam.v
│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pxx.v
│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cordic_10_m.v
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│ │ │ ├── cordic_23_m.v
│ │ │ ├── cordic_24_m.v
│ │ │ ├── cordic_25_m.v
│ │ │ ├── cordic_26_m.v
│ │ │ ├── cordic_27_m.v
│ │ │ ├── cordic_28_m.v
│ │ │ ├── cordic_29_m.v
│ │ │ ├── cordic_30_m.v
│ │ │ ├── cordic_31_m.v
│ │ │ ├── cordic_32_m.v
│ │ │ ├── cordic_3_m.v
│ │ │ ├── cordic_4_m.v
│ │ │ ├── cordic_5_m.v
│ │ │ ├── cordic_6_m.v
│ │ │ ├── cordic_7_m.v
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│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lmsd.v
│ │ │ ├── lms.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
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│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
│ │ ├── nco.qip
│ │ ├── nco_sin.hex
│ │ ├── nco_st.inc
│ │ ├── nco_st.v
│ │ ├── nco_tb.m
│ │ ├── nco_tb.v
│ │ ├── nco_tb.vhd
│ │ ├── nco.v
│ │ ├── nco.vec
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco.vo
│ │ ├── nco_vo_msim.tcl
│ │ ├── nco_wave.do
│ │ ├── QamCarrier.jdi
│ │ ├── QamCarrier_nativelink_simulation.rpt
│ │ ├── QamCarrier.qpf
│ │ ├── QamCarrier.qsf
│ │ ├── QamCarrier.qws
│ │ ├── QamCarrier.sdc
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── QAM_bit.txt
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak1
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak10
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak11
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak2
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak3
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak4
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak5
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak6
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak7
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak8
│ │ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak9
│ │ │ ├── QamCarrier.vt
│ │ │ ├── QamCarrier.vt.bak
│ │ │ ├── QAM.txt
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @d@d
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @error@lp
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── fir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @fpga@gardner
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── gnco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── @interpolate@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult18_16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── nco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── _vmake
│ │ │ └── vish_stacktrace.vstf
│ │ ├── source
│ │ │ ├── DD.v
│ │ │ ├── DD.v.bak
│ │ │ ├── ErrorLp.v
│ │ │ ├── ErrorLp.v.bak
│ │ │ ├── FpgaGardner.v
│ │ │ ├── FpgaGardner.v.bak
│ │ │ ├── Gate.v
│ │ │ ├── Gate.v.bak
│ │ │ ├── gnco.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── InterpolateFilter.v
│ │ │ ├── InterpolateFilter.v.bak
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── mgate.v
│ │ │ ├── mgate.v.bak
│ │ │ ├── mult18_16.qip
│ │ │ ├── mult8_8.qip
│ │ │ ├── PhaseDetect.v
│ │ │ ├── PhaseDetect.v.bak
│ │ │ ├── PolarDetect.v
│ │ │ ├── PolarDetect.v.bak
│ │ │ ├── QamCarrier.v
│ │ │ ├── QamCarrier.v.bak
│ │ │ └── velocity.log
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ └── QamModemPolar
│ ├── fir_compiler-library
│ │ ├── accum.v
│ │ ├── addr_cnt_dn_poly.v
│ │ ├── addr_cnt_dn.v
│ │ ├── addr_cnt_up.v
│ │ ├── at_sink_mod_bin.v
│ │ ├── at_sink_mod_par.v
│ │ ├── at_sink_mod.v
│ │ ├── at_src_mod_par.v
│ │ ├── at_src_mod.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ ├── auk_dspip_delay_fir_121.vhd
│ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ ├── coef_in_conv.v
│ │ ├── data_cnt_dn_stat.v
│ │ ├── data_cnt_up.v
│ │ ├── data_sel_dec.v
│ │ ├── dat_mm_brg.v
│ │ ├── dat_store_c.v
│ │ ├── dat_store.v
│ │ ├── decoder_we_cen.v
│ │ ├── decoder_we.v
│ │ ├── delay_cen.v
│ │ ├── delay_mul_cen.v
│ │ ├── delay_mul.v
│ │ ├── delay_mux_mch_odd_mcv.v
│ │ ├── delay_mux_mch_odd.v
│ │ ├── delay_mux.v
│ │ ├── delay_trig_cen.v
│ │ ├── delay_trig.v
│ │ ├── delay.v
│ │ ├── eab_tdl_hc.v
│ │ ├── eab_tdl_strat_mram.v
│ │ ├── eab_tdl_strat.v
│ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ ├── lc_store_cen.v
│ │ ├── lc_store.v
│ │ ├── lc_tdl_strat_cen.v
│ │ ├── lc_tdl_strat.v
│ │ ├── maccum_cen.v
│ │ ├── maccum.v
│ │ ├── mac_tl.ocp
│ │ ├── mac_tl.v
│ │ ├── mcv_ctrl_deci.v
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│ │ ├── mlu_inf_1reg.v
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│ │ ├── mlu_inf_2reg.v
│ │ ├── mlu_nd_cen.v
│ │ ├── mlu_nd_lc.v
│ │ ├── mlu_nd.v
│ │ ├── mlu.v
│ │ ├── mr_acc_ctrl_cen_wr.v
│ │ ├── mr_acc_ctrl_wr.v
│ │ ├── mr_accum_wr.v
│ │ ├── mr_decoder_we_wr.v
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│ │ ├── mr_dnc_wr.v
│ │ ├── mr_lcdelay_wr.v
│ │ ├── mr_lcstore_wr.v
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│ │ ├── mr_mux_2to1_cen_wr.v
│ │ ├── mr_mux_2to1_wr.v
│ │ ├── mr_ser_shift_wr.v
│ │ ├── mr_upc_reload_wr.v
│ │ ├── mr_upc_wr.v
│ │ ├── msft_data_reseq_mc.v
│ │ ├── msft_data_reseq.v
│ │ ├── msft_data.v
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│ │ ├── msft_mem_hc.v
│ │ ├── msft_mem_mcoef.v
│ │ ├── msft_mem_reseq_hc.v
│ │ ├── msft_mem_reseq_mcycle.v
│ │ ├── msft_mem_reseq.v
│ │ ├── msft_mem.v
│ │ ├── msft_reseq_mc.v
│ │ ├── msft_scv.v
│ │ ├── msft.v
│ │ ├── mul_add.v
│ │ ├── mux_16_cen.v
│ │ ├── mux_16.v
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│ │ ├── ram_2pt_var.v
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│ │ ├── ram_lut_cen.v
│ │ ├── ram_lut.v
│ │ ├── rnd_dat.v
│ │ ├── rom_6_lut_r.v
│ │ ├── rom_6_lut.v
│ │ ├── rom_lut_cen.v
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│ │ ├── rom_lut.v
│ │ ├── rom_mset_lut_r_cen.v
│ │ ├── rom_mset_lut_r_cen_wr.v
│ │ ├── rom_mset_lut_r.v
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│ │ ├── rom_mset_lut.v
│ │ ├── sadd_c_cen.v
│ │ ├── sadd_cen.v
│ │ ├── sadd_c.v
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│ │ ├── sadd_lpm_cen.v
│ │ ├── sadd_lpm_reg_top_cen.v
│ │ ├── sadd_lpm.v
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│ │ ├── sadd_reg_top.v
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│ │ ├── sadd.v
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│ │ ├── scale_accum.v
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│ │ ├── scale_shft_comb.v
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│ │ ├── ssub_lpm.v
│ │ ├── ssub.v
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│ │ ├── tsadd_c.v
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│ │ ├── tsadd_lpm.v
│ │ ├── tsadd_reg_top_cen.v
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│ │ └── wr_en_gen.v
│ ├── fir_lpf_ast.vhd
│ ├── fir_lpf_bb.v
│ ├── fir_lpf.bsf
│ ├── fir_lpf_coef_int.txt
│ ├── fir_lpf_constraints.tcl
│ ├── fir_lpf.html
│ ├── fir_lpf_input.txt
│ ├── fir_lpf_mlab.m
│ ├── fir_lpf_model.m
│ ├── fir_lpf_msim.tcl
│ ├── fir_lpf_nativelink.tcl
│ ├── fir_lpf_param.txt
│ ├── fir_lpf.qip
│ ├── fir_lpf_silent_param.txt
│ ├── fir_lpf_st.v
│ ├── fir_lpf.v
│ ├── fir_lpf.vec
│ ├── fir_lpf.vo
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── QamCarrier.autoh_e40e1.map.cdb
│ │ │ ├── QamCarrier.autoh_e40e1.map.dpi
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│ │ │ ├── QamCarrier.db_info
│ │ │ ├── QamCarrier.nabbo_fd801.map.cdb
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│ │ │ └── QamCarrier.root_partition.map.kpt
│ │ └── README
│ ├── mult18_16_bb.v
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│ ├── mult8_8_bb.v
│ ├── mult8_8.qip
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│ ├── nco-library
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│ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ ├── auk_dspip_delay.vhd
│ │ ├── auk_dspip_lib_pkg.vhd
│ │ ├── auk_dspip_math_pkg.vhd
│ │ ├── auk_dspip_text_pkg.vhd
│ │ ├── cord_2c.v
│ │ ├── cord_acc_ena.v
│ │ ├── cord_en.v
│ │ ├── cord_fs.v
│ │ ├── cordic_10_m.v
│ │ ├── cordic_11_m.v
│ │ ├── cordic_12_m.v
│ │ ├── cordic_13_m.v
│ │ ├── cordic_14_m.v
│ │ ├── cordic_15_m.v
│ │ ├── cordic_16_m.v
│ │ ├── cordic_17_m.v
│ │ ├── cordic_18_m.v
│ │ ├── cordic_19_m.v
│ │ ├── cordic_20_m.v
│ │ ├── cordic_21_m.v
│ │ ├── cordic_22_m.v
│ │ ├── cordic_23_m.v
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│ │ ├── cordic_25_m.v
│ │ ├── cordic_26_m.v
│ │ ├── cordic_27_m.v
│ │ ├── cordic_28_m.v
│ │ ├── cordic_29_m.v
│ │ ├── cordic_30_m.v
│ │ ├── cordic_31_m.v
│ │ ├── cordic_32_m.v
│ │ ├── cordic_3_m.v
│ │ ├── cordic_4_m.v
│ │ ├── cordic_5_m.v
│ │ ├── cordic_6_m.v
│ │ ├── cordic_7_m.v
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│ │ ├── cordic_9_m.v
│ │ ├── cordic_axor_0p_lpm.v
│ │ ├── cordic_axor_1p_lpm.v
│ │ ├── cordic_axor_2p_lpm.v
│ │ ├── cordic_axor_ser.v
│ │ ├── cordic_cnt_sig.v
│ │ ├── cordic_cnt.v
│ │ ├── cordic_reg_ser.v
│ │ ├── cordic_sxor_0p_lpm.v
│ │ ├── cordic_sxor_1p_lpm.v
│ │ ├── cordic_sxor_2p_lpm.v
│ │ ├── cordic_sxor_ser.v
│ │ ├── cordic_zxor_0p_lpm.v
│ │ ├── cordic_zxor_1p_lpm.v
│ │ ├── cordic_zxor_2p_lpm.v
│ │ ├── cordic_zxor_ser.v
│ │ ├── cord_init_pm.v
│ │ ├── cord_init_ser_pm.v
│ │ ├── cord_init_ser.v
│ │ ├── cord_init.v
│ │ ├── cord_lut_1p.v
│ │ ├── cord_lut.v
│ │ ├── cord_rot_dual.v
│ │ ├── cord_rot_sgl.v
│ │ ├── cord_seg_sel.v
│ │ ├── dop_reg.v
│ │ ├── freq_sel_st.v
│ │ ├── las.v
│ │ ├── lmsd.v
│ │ ├── lms.v
│ │ ├── mac_i_lpmd.v
│ │ ├── mac_i_lpm.v
│ │ ├── m_output_blk_reg.v
│ │ ├── m_output_blk_rw.v
│ │ ├── m_output_blk_w.v
│ │ ├── segment_arr_tdl.v
│ │ ├── segment_sel_sgl.v
│ │ ├── segment_sel.v
│ │ ├── sid_2c_1p.v
│ │ └── sop_reg.v
│ ├── nco_model.m
│ ├── nco_nativelink.tcl
│ ├── nco.qip
│ ├── nco_sin.hex
│ ├── nco_st.inc
│ ├── nco_st.v
│ ├── nco_tb.m
│ ├── nco_tb.v
│ ├── nco_tb.vhd
│ ├── nco.v
│ ├── nco.vec
│ ├── nco_vho_msim.tcl
│ ├── nco.vo
│ ├── nco_vo_msim.tcl
│ ├── nco_wave.do
│ ├── QamCarrier.jdi
│ ├── QamCarrier_nativelink_simulation.rpt
│ ├── QamCarrier.qpf
│ ├── QamCarrier.qsf
│ ├── QamCarrier.qws
│ ├── simulation
│ │ └── modelsim
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── nco_cos.hex
│ │ ├── nco_cos.ver
│ │ ├── nco_sin.hex
│ │ ├── nco_sin.ver
│ │ ├── QAM_bit.txt
│ │ ├── QamCarrier_run_msim_rtl_verilog.do
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak1
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak10
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak11
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak2
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak3
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak4
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak5
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak6
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak7
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak8
│ │ ├── QamCarrier_run_msim_rtl_verilog.do.bak9
│ │ ├── QamCarrier.vt
│ │ ├── QamCarrier.vt.bak
│ │ ├── QAM.txt
│ │ ├── rtl_work
│ │ │ ├── @error@lp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── fir_lpf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @fpga@gardner
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── gnco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── @interpolate@filter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @loop@filter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult18_16
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── mult8_8
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @polar@detect
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @qam@carrier
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @qam@carrier_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── _vmake
│ │ ├── vish_stacktrace.vstf
│ │ └── wlft9b0cwh
│ ├── source
│ │ ├── DD.v
│ │ ├── DD.v.bak
│ │ ├── ErrorLp.v
│ │ ├── ErrorLp.v.bak
│ │ ├── FpgaGardner.v
│ │ ├── FpgaGardner.v.bak
│ │ ├── Gate.v
│ │ ├── Gate.v.bak
│ │ ├── gnco.v
│ │ ├── gnco.v.bak
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── InterpolateFilter.v
│ │ ├── InterpolateFilter.v.bak
│ │ ├── LoopFilter.v
│ │ ├── LoopFilter.v.bak
│ │ ├── mgate.v
│ │ ├── mgate.v.bak
│ │ ├── mult18_16.qip
│ │ ├── mult8_8.qip
│ │ ├── nco.xml
│ │ ├── PhaseDetect.v
│ │ ├── PhaseDetect.v.bak
│ │ ├── PolarDetect.v
│ │ ├── PolarDetect.v.bak
│ │ ├── QamCarrier.v
│ │ ├── QamCarrier.v.bak
│ │ └── velocity.log
│ ├── tb_fir_lpf.vhd
│ └── velocity.log
└── Chapter_9
├── E9_1
│ ├── E9_1_DSSProduce.m
│ ├── E9_1_PnCode.m
│ └── tra_lpf.txt
├── E9_2
│ └── DssMod
│ ├── DssMod.jdi
│ ├── DssMod_nativelink_simulation.rpt
│ ├── DssMod.qpf
│ ├── DssMod.qsf
│ ├── DssMod.qws
│ ├── fir_compiler-library
│ │ ├── accum.v
│ │ ├── addr_cnt_dn_poly.v
│ │ ├── addr_cnt_dn.v
│ │ ├── addr_cnt_up.v
│ │ ├── at_sink_mod_bin.v
│ │ ├── at_sink_mod_par.v
│ │ ├── at_sink_mod.v
│ │ ├── at_src_mod_par.v
│ │ ├── at_src_mod.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ ├── auk_dspip_delay_fir_121.vhd
│ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ ├── coef_in_conv.v
│ │ ├── data_cnt_dn_stat.v
│ │ ├── data_cnt_up.v
│ │ ├── data_sel_dec.v
│ │ ├── dat_mm_brg.v
│ │ ├── dat_store_c.v
│ │ ├── dat_store.v
│ │ ├── decoder_we_cen.v
│ │ ├── decoder_we.v
│ │ ├── delay_cen.v
│ │ ├── delay_mul_cen.v
│ │ ├── delay_mul.v
│ │ ├── delay_mux_mch_odd_mcv.v
│ │ ├── delay_mux_mch_odd.v
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│ │ ├── delay_trig_cen.v
│ │ ├── delay_trig.v
│ │ ├── delay.v
│ │ ├── eab_tdl_hc.v
│ │ ├── eab_tdl_strat_mram.v
│ │ ├── eab_tdl_strat.v
│ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ ├── lc_store_cen.v
│ │ ├── lc_store.v
│ │ ├── lc_tdl_strat_cen.v
│ │ ├── lc_tdl_strat.v
│ │ ├── maccum_cen.v
│ │ ├── maccum.v
│ │ ├── mac_tl.ocp
│ │ ├── mac_tl.v
│ │ ├── mcv_ctrl_deci.v
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│ │ ├── mlu_dly1.v
│ │ ├── mlu_dly2.v
│ │ ├── mlu_inf_1reg_cen.v
│ │ ├── mlu_inf_1reg.v
│ │ ├── mlu_inf_2reg_cen.v
│ │ ├── mlu_inf_2reg.v
│ │ ├── mlu_nd_cen.v
│ │ ├── mlu_nd_lc.v
│ │ ├── mlu_nd.v
│ │ ├── mlu.v
│ │ ├── mr_acc_ctrl_cen_wr.v
│ │ ├── mr_acc_ctrl_wr.v
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│ │ ├── mr_del_coef_set.v
│ │ ├── mr_dnc_wr.v
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│ │ ├── mr_lcstore_wr.v
│ │ ├── mr_lrdy_wr.v
│ │ ├── mr_mux_2to1_cen_wr.v
│ │ ├── mr_mux_2to1_wr.v
│ │ ├── mr_ser_shift_wr.v
│ │ ├── mr_upc_reload_wr.v
│ │ ├── mr_upc_wr.v
│ │ ├── msft_data_reseq_mc.v
│ │ ├── msft_data_reseq.v
│ │ ├── msft_data.v
│ │ ├── msft_lt_128.v
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│ │ ├── msft_mcv.v
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│ │ ├── msft_mem_hc.v
│ │ ├── msft_mem_mcoef.v
│ │ ├── msft_mem_reseq_hc.v
│ │ ├── msft_mem_reseq_mcycle.v
│ │ ├── msft_mem_reseq.v
│ │ ├── msft_mem.v
│ │ ├── msft_reseq_mc.v
│ │ ├── msft_scv.v
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│ │ ├── mul_add.v
│ │ ├── mux_16_cen.v
│ │ ├── mux_16.v
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│ │ ├── mux_2to1.v
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│ │ ├── para_tdl.v
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│ │ ├── par_ld_ser_tdl_nc.v
│ │ ├── par_ld_ser_tdl_wr.v
│ │ ├── pll_fir.v
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│ │ ├── ram_2pt_mram_cen.v
│ │ ├── ram_2pt_var_cen_hc.v
│ │ ├── ram_2pt_var_cen.v
│ │ ├── ram_2pt_var.v
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│ │ ├── ram_lut_cen.v
│ │ ├── ram_lut.v
│ │ ├── rnd_dat.v
│ │ ├── rom_6_lut_r.v
│ │ ├── rom_6_lut.v
│ │ ├── rom_lut_cen.v
│ │ ├── rom_lut_r_cen.v
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│ │ ├── rom_mset_lut_r_cen.v
│ │ ├── rom_mset_lut_r_cen_wr.v
│ │ ├── rom_mset_lut_r.v
│ │ ├── rom_mset_lut_r_wr.v
│ │ ├── rom_mset_lut.v
│ │ ├── sadd_c_cen.v
│ │ ├── sadd_cen.v
│ │ ├── sadd_c.v
│ │ ├── sadd_load.v
│ │ ├── sadd_lpm_cen.v
│ │ ├── sadd_lpm_reg_top_cen.v
│ │ ├── sadd_lpm.v
│ │ ├── sadd_reg_top_cen.v
│ │ ├── sadd_reg_top.v
│ │ ├── sadd_sub.v
│ │ ├── sadd.v
│ │ ├── sat_dat.v
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│ │ ├── scale_accum_cen.v
│ │ ├── scale_accum.v
│ │ ├── scale_shft_comb_cen.v
│ │ ├── scale_shft_comb.v
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│ │ ├── shift_in.v
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│ │ ├── ssub_lpm.v
│ │ ├── ssub.v
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│ │ ├── tsadd_reg_top_cen.v
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│ │ ├── u2ssub.v
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│ │ ├── uadd.v
│ │ └── wr_en_gen.v
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── DssMod.autoh_e40e1.map.cdb
│ │ │ ├── DssMod.autoh_e40e1.map.dpi
│ │ │ ├── DssMod.autoh_e40e1.map.hdb
│ │ │ ├── DssMod.autoh_e40e1.map.kpt
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│ │ │ ├── DssMod.db_info
│ │ │ ├── DssMod.nabbo_fd801.map.cdb
│ │ │ ├── DssMod.nabbo_fd801.map.dpi
│ │ │ ├── DssMod.nabbo_fd801.map.hdb
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│ │ │ ├── DssMod.root_partition.cmp.ammdb
│ │ │ ├── DssMod.root_partition.cmp.cdb
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│ │ │ ├── DssMod.root_partition.cmp.hdb
│ │ │ ├── DssMod.root_partition.cmp.kpt
│ │ │ ├── DssMod.root_partition.cmp.logdb
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│ │ │ ├── DssMod.root_partition.map.cdb
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│ │ │ ├── DssMod.root_partition.map.hbdb.cdb
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│ │ │ ├── DssMod.root_partition.map.hbdb.sig
│ │ │ ├── DssMod.root_partition.map.hdb
│ │ │ └── DssMod.root_partition.map.kpt
│ │ └── README
│ ├── mult8_8_bb.v
│ ├── mult8_8.qip
│ ├── mult8_8.v
│ ├── nco8m_bb.v
│ ├── nco8m.bsf
│ ├── nco8m_cos.hex
│ ├── nco8m.html
│ ├── nco8m_model.m
│ ├── nco8m_nativelink.tcl
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│ ├── nco8m_vho_msim.tcl
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│ ├── nco-library
│ │ ├── asj_altqmcash.ocp
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│ │ ├── asj_nco_mciosel.v
│ │ ├── asj_nco_mcout.v
│ │ ├── asj_nco_mob_rw.v
│ │ ├── asj_nco_mob_sw.v
│ │ ├── asj_nco_mob_w.v
│ │ ├── asj_nco_m.v
│ │ ├── asj_nco_pmd2gam.v
│ │ ├── asj_nco_pmd2.v
│ │ ├── asj_nco_pxx.v
│ │ ├── asj_xnqg.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ ├── auk_dspip_delay.vhd
│ │ ├── auk_dspip_lib_pkg.vhd
│ │ ├── auk_dspip_math_pkg.vhd
│ │ ├── auk_dspip_text_pkg.vhd
│ │ ├── cord_2c.v
│ │ ├── cord_acc_ena.v
│ │ ├── cord_en.v
│ │ ├── cord_fs.v
│ │ ├── cordic_10_m.v
│ │ ├── cordic_11_m.v
│ │ ├── cordic_12_m.v
│ │ ├── cordic_13_m.v
│ │ ├── cordic_14_m.v
│ │ ├── cordic_15_m.v
│ │ ├── cordic_16_m.v
│ │ ├── cordic_17_m.v
│ │ ├── cordic_18_m.v
│ │ ├── cordic_19_m.v
│ │ ├── cordic_20_m.v
│ │ ├── cordic_21_m.v
│ │ ├── cordic_22_m.v
│ │ ├── cordic_23_m.v
│ │ ├── cordic_24_m.v
│ │ ├── cordic_25_m.v
│ │ ├── cordic_26_m.v
│ │ ├── cordic_27_m.v
│ │ ├── cordic_28_m.v
│ │ ├── cordic_29_m.v
│ │ ├── cordic_30_m.v
│ │ ├── cordic_31_m.v
│ │ ├── cordic_32_m.v
│ │ ├── cordic_3_m.v
│ │ ├── cordic_4_m.v
│ │ ├── cordic_5_m.v
│ │ ├── cordic_6_m.v
│ │ ├── cordic_7_m.v
│ │ ├── cordic_8_m.v
│ │ ├── cordic_9_m.v
│ │ ├── cordic_axor_0p_lpm.v
│ │ ├── cordic_axor_1p_lpm.v
│ │ ├── cordic_axor_2p_lpm.v
│ │ ├── cordic_axor_ser.v
│ │ ├── cordic_cnt_sig.v
│ │ ├── cordic_cnt.v
│ │ ├── cordic_reg_ser.v
│ │ ├── cordic_sxor_0p_lpm.v
│ │ ├── cordic_sxor_1p_lpm.v
│ │ ├── cordic_sxor_2p_lpm.v
│ │ ├── cordic_sxor_ser.v
│ │ ├── cordic_zxor_0p_lpm.v
│ │ ├── cordic_zxor_1p_lpm.v
│ │ ├── cordic_zxor_2p_lpm.v
│ │ ├── cordic_zxor_ser.v
│ │ ├── cord_init_pm.v
│ │ ├── cord_init_ser_pm.v
│ │ ├── cord_init_ser.v
│ │ ├── cord_init.v
│ │ ├── cord_lut_1p.v
│ │ ├── cord_lut.v
│ │ ├── cord_rot_dual.v
│ │ ├── cord_rot_sgl.v
│ │ ├── cord_seg_sel.v
│ │ ├── dop_reg.v
│ │ ├── freq_sel_st.v
│ │ ├── las.v
│ │ ├── lmsd.v
│ │ ├── lms.v
│ │ ├── mac_i_lpmd.v
│ │ ├── mac_i_lpm.v
│ │ ├── m_output_blk_reg.v
│ │ ├── m_output_blk_rw.v
│ │ ├── m_output_blk_w.v
│ │ ├── segment_arr_tdl.v
│ │ ├── segment_sel_sgl.v
│ │ ├── segment_sel.v
│ │ ├── sid_2c_1p.v
│ │ └── sop_reg.v
│ ├── shape_fir_ast.vhd
│ ├── shape_fir_bb.v
│ ├── shape_fir.bsf
│ ├── shape_fir_coef_int.txt
│ ├── shape_fir_constraints.tcl
│ ├── shape_fir.html
│ ├── shape_fir_input.txt
│ ├── shape_fir_mlab.m
│ ├── shape_fir_model.m
│ ├── shape_fir_msim.tcl
│ ├── shape_fir_nativelink.tcl
│ ├── shape_fir_param.txt
│ ├── shape_fir.qip
│ ├── shape_fir_silent_param.txt
│ ├── shape_fir_st.v
│ ├── shape_fir.v
│ ├── shape_fir.vec
│ ├── shape_fir.vo
│ ├── simulation
│ │ └── modelsim
│ │ ├── DssMod_8_1200mv_0c_slow.vo
│ │ ├── DssMod_8_1200mv_0c_v_slow.sdo
│ │ ├── DssMod_8_1200mv_85c_slow.vo
│ │ ├── DssMod_8_1200mv_85c_v_slow.sdo
│ │ ├── DssMod_min_1200mv_0c_fast.vo
│ │ ├── DssMod_min_1200mv_0c_v_fast.sdo
│ │ ├── DssMod_modelsim.xrf
│ │ ├── DssMod_run_msim_rtl_verilog.do
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak1
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak10
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak11
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak2
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak3
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak4
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak5
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak6
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak7
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak8
│ │ ├── DssMod_run_msim_rtl_verilog.do.bak9
│ │ ├── DssMod.sft
│ │ ├── DssMod.vo
│ │ ├── DssMod_v.sdo
│ │ ├── DssMod.vt
│ │ ├── DssMod.vt.bak
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── nco8m_cos.hex
│ │ ├── nco8m_cos.ver
│ │ ├── nco8m_sin.hex
│ │ ├── nco8m_sin.ver
│ │ └── rtl_work
│ │ ├── @dss@mod
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @dss@mod_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── _info
│ │ ├── mult8_8
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── nco8m
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @pn@code
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── shape_fir
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── _vmake
│ ├── source
│ │ ├── DssMod.v
│ │ ├── DssMod.v.bak
│ │ ├── PnCode.v
│ │ └── PnCode.v.bak
│ ├── tb_shape_fir.vhd
│ └── velocity.log
├── E9_3
│ ├── E9_3_PnAcquisition.m
│ ├── pncode.mif
│ ├── pncoderom.m
│ └── PnSync
│ ├── counter_bb.v
│ ├── counter.qip
│ ├── counter.v
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── incremental_db
│ │ ├── compiled_partitions
│ │ │ ├── PnSync.db_info
│ │ │ ├── PnSync.root_partition.cmp.ammdb
│ │ │ ├── PnSync.root_partition.cmp.cdb
│ │ │ ├── PnSync.root_partition.cmp.dfp
│ │ │ ├── PnSync.root_partition.cmp.hdb
│ │ │ ├── PnSync.root_partition.cmp.kpt
│ │ │ ├── PnSync.root_partition.cmp.logdb
│ │ │ ├── PnSync.root_partition.cmp.rcfdb
│ │ │ ├── PnSync.root_partition.map.cdb
│ │ │ ├── PnSync.root_partition.map.dpi
│ │ │ ├── PnSync.root_partition.map.hbdb.cdb
│ │ │ ├── PnSync.root_partition.map.hbdb.hb_info
│ │ │ ├── PnSync.root_partition.map.hbdb.hdb
│ │ │ ├── PnSync.root_partition.map.hbdb.sig
│ │ │ ├── PnSync.root_partition.map.hdb
│ │ │ └── PnSync.root_partition.map.kpt
│ │ └── README
│ ├── mult18_18_bb.v
│ ├── mult18_18.qip
│ ├── mult18_18.v
│ ├── pn_bb.v
│ ├── pncode.mif
│ ├── pncode.ver
│ ├── pn.qip
│ ├── PnSync.jdi
│ ├── PnSync_nativelink_simulation.rpt
│ ├── PnSync.qpf
│ ├── PnSync.qsf
│ ├── PnSync.qws
│ ├── PnSync.sdc
│ ├── pn.v
│ ├── simulation
│ │ └── modelsim
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── pncode.mif
│ │ ├── pncode.ver
│ │ ├── PnSync_8_1200mv_0c_slow.vo
│ │ ├── PnSync_8_1200mv_0c_v_slow.sdo
│ │ ├── PnSync_8_1200mv_85c_slow.vo
│ │ ├── PnSync_8_1200mv_85c_v_slow.sdo
│ │ ├── PnSync_min_1200mv_0c_fast.vo
│ │ ├── PnSync_min_1200mv_0c_v_fast.sdo
│ │ ├── PnSync_modelsim.xrf
│ │ ├── PnSync_run_msim_rtl_verilog.do
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak1
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak10
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak11
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak2
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak3
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak4
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak5
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak6
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak7
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak8
│ │ ├── PnSync_run_msim_rtl_verilog.do.bak9
│ │ ├── PnSync.sft
│ │ ├── PnSync.vo
│ │ ├── PnSync_v.sdo
│ │ ├── PnSync.vt
│ │ ├── PnSync.vt.bak
│ │ └── rtl_work
│ │ ├── counter
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── _info
│ │ ├── integrator
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── integrator_col
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── mult18_18
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── pn
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @p@n_adjust
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── pn_code
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @pn@sync
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ ├── @pn@sync_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── _vmake
│ └── source
│ ├── greybox_tmp
│ │ └── cbx_args.txt
│ ├── integrator_col.v
│ ├── integrator_col.v.bak
│ ├── integrator.v
│ ├── integrator.v.bak
│ ├── mult18_18.qip
│ ├── PN_adjust.v
│ ├── PN_adjust.v.bak
│ ├── pncode.mif
│ ├── pn_code.v
│ ├── pn_code.v.bak
│ ├── pn.qip
│ ├── PnSync.v
│ └── PnSync.v.bak
└── E9_4
├── DsssDemod
│ ├── counter_bb.v
│ ├── counter.qip
│ ├── counter.v
│ ├── DsssDemod.jdi
│ ├── DsssDemod_nativelink_simulation.rpt
│ ├── DsssDemod.qpf
│ ├── DsssDemod.qsf
│ ├── DsssDemod.qws
│ ├── DsssDemod.sdc
│ ├── fir_compiler-library
│ │ ├── accum.v
│ │ ├── addr_cnt_dn_poly.v
│ │ ├── addr_cnt_dn.v
│ │ ├── addr_cnt_up.v
│ │ ├── at_sink_mod_bin.v
│ │ ├── at_sink_mod_par.v
│ │ ├── at_sink_mod.v
│ │ ├── at_src_mod_par.v
│ │ ├── at_src_mod.v
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ ├── auk_dspip_delay_fir_121.vhd
│ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ ├── coef_in_conv.v
│ │ ├── data_cnt_dn_stat.v
│ │ ├── data_cnt_up.v
│ │ ├── data_sel_dec.v
│ │ ├── dat_mm_brg.v
│ │ ├── dat_store_c.v
│ │ ├── dat_store.v
│ │ ├── decoder_we_cen.v
│ │ ├── decoder_we.v
│ │ ├── delay_cen.v
│ │ ├── delay_mul_cen.v
│ │ ├── delay_mul.v
│ │ ├── delay_mux_mch_odd_mcv.v
│ │ ├── delay_mux_mch_odd.v
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│ │ ├── delay_trig_cen.v
│ │ ├── delay_trig.v
│ │ ├── delay.v
│ │ ├── eab_tdl_hc.v
│ │ ├── eab_tdl_strat_mram.v
│ │ ├── eab_tdl_strat.v
│ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ ├── lc_store_cen.v
│ │ ├── lc_store.v
│ │ ├── lc_tdl_strat_cen.v
│ │ ├── lc_tdl_strat.v
│ │ ├── maccum_cen.v
│ │ ├── maccum.v
│ │ ├── mac_tl.ocp
│ │ ├── mac_tl.v
│ │ ├── mcv_ctrl_deci.v
│ │ ├── mcv_ctrl_nc.v
│ │ ├── mlu_dly1.v
│ │ ├── mlu_dly2.v
│ │ ├── mlu_inf_1reg_cen.v
│ │ ├── mlu_inf_1reg.v
│ │ ├── mlu_inf_2reg_cen.v
│ │ ├── mlu_inf_2reg.v
│ │ ├── mlu_nd_cen.v
│ │ ├── mlu_nd_lc.v
│ │ ├── mlu_nd.v
│ │ ├── mlu.v
│ │ ├── mr_acc_ctrl_cen_wr.v
│ │ ├── mr_acc_ctrl_wr.v
│ │ ├── mr_accum_wr.v
│ │ ├── mr_decoder_we_wr.v
│ │ ├── mr_del_coef_set.v
│ │ ├── mr_dnc_wr.v
│ │ ├── mr_lcdelay_wr.v
│ │ ├── mr_lcstore_wr.v
│ │ ├── mr_lrdy_wr.v
│ │ ├── mr_mux_2to1_cen_wr.v
│ │ ├── mr_mux_2to1_wr.v
│ │ ├── mr_ser_shift_wr.v
│ │ ├── mr_upc_reload_wr.v
│ │ ├── mr_upc_wr.v
│ │ ├── msft_data_reseq_mc.v
│ │ ├── msft_data_reseq.v
│ │ ├── msft_data.v
│ │ ├── msft_lt_128.v
│ │ ├── msft_lt_32.v
│ │ ├── msft_mcv.v
│ │ ├── msft_mem_coef.v
│ │ ├── msft_mem_hc.v
│ │ ├── msft_mem_mcoef.v
│ │ ├── msft_mem_reseq_hc.v
│ │ ├── msft_mem_reseq_mcycle.v
│ │ ├── msft_mem_reseq.v
│ │ ├── msft_mem.v
│ │ ├── msft_reseq_mc.v
│ │ ├── msft_scv.v
│ │ ├── msft.v
│ │ ├── mul_add.v
│ │ ├── mux_16_cen.v
│ │ ├── mux_16.v
│ │ ├── mux_2to1_cen.v
│ │ ├── mux_2to1_comb.v
│ │ ├── mux_2to1.v
│ │ ├── mux_nc.v
│ │ ├── para_tdl.v
│ │ ├── par_ctrl.v
│ │ ├── par_ld_ser_tdl_nc.v
│ │ ├── par_ld_ser_tdl_wr.v
│ │ ├── pll_fir.v
│ │ ├── poly_mac_ctrl_dec.v
│ │ ├── poly_mac_ctrl_int.v
│ │ ├── ram_2pt_mram_cen.v
│ │ ├── ram_2pt_var_cen_hc.v
│ │ ├── ram_2pt_var_cen.v
│ │ ├── ram_2pt_var.v
│ │ ├── ram_inf.v
│ │ ├── ram_lut_cen.v
│ │ ├── ram_lut.v
│ │ ├── rnd_dat.v
│ │ ├── rom_6_lut_r.v
│ │ ├── rom_6_lut.v
│ │ ├── rom_lut_cen.v
│ │ ├── rom_lut_r_cen.v
│ │ ├── rom_lut_r.v
│ │ ├── rom_lut.v
│ │ ├── rom_mset_lut_r_cen.v
│ │ ├── rom_mset_lut_r_cen_wr.v
│ │ ├── rom_mset_lut_r.v
│ │ ├── rom_mset_lut_r_wr.v
│ │ ├── rom_mset_lut.v
│ │ ├── sadd_c_cen.v
│ │ ├── sadd_cen.v
│ │ ├── sadd_c.v
│ │ ├── sadd_load.v
│ │ ├── sadd_lpm_cen.v
│ │ ├── sadd_lpm_reg_top_cen.v
│ │ ├── sadd_lpm.v
│ │ ├── sadd_reg_top_cen.v
│ │ ├── sadd_reg_top.v
│ │ ├── sadd_sub.v
│ │ ├── sadd.v
│ │ ├── sat_dat.v
│ │ ├── sc_add.v
│ │ ├── scale_accum_cen.v
│ │ ├── scale_accum.v
│ │ ├── scale_shft_comb_cen.v
│ │ ├── scale_shft_comb.v
│ │ ├── scv_ctrl_deci.v
│ │ ├── scv_ctrl.v
│ │ ├── ser_ctrl_cen.v
│ │ ├── ser_shft_cen.v
│ │ ├── ser_shft.v
│ │ ├── ser_shift.v
│ │ ├── sgn_ext.v
│ │ ├── shift_in.v
│ │ ├── shift_out.v
│ │ ├── slave2slave.v
│ │ ├── ssub_cen.v
│ │ ├── ssub_c.v
│ │ ├── ssub_lpm_cen.v
│ │ ├── ssub_lpm.v
│ │ ├── ssub.v
│ │ ├── sym_add_ser_cen.v
│ │ ├── sym_add_ser.v
│ │ ├── sym_sub_ser_cen.v
│ │ ├── tdl_da_lc.v
│ │ ├── trig_buf_l.v
│ │ ├── trig_buf_r.v
│ │ ├── trig_buf.v
│ │ ├── tsadd_c_cen.v
│ │ ├── tsadd_cen.v
│ │ ├── tsadd_c.v
│ │ ├── tsadd_lpm_cen.v
│ │ ├── tsadd_lpm_reg_top_cen.v
│ │ ├── tsadd_lpm.v
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│ │ ├── u2ssub.v
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│ │ ├── uadd.v
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│ │ ├── DsssDemod.vt
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│ │ └── _vmake
│ ├── source
│ │ ├── counter.qip
│ │ ├── DsssDemod.v
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│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── integrator_col.v
│ │ ├── integrator_col.v.bak
│ │ ├── integrator.v
│ │ ├── integrator.v.bak
│ │ ├── LoopFilter.v
│ │ ├── LoopFilter.v.bak
│ │ ├── mult18_18.qip
│ │ ├── mult8_8.qip
│ │ ├── PhaseDetect.v
│ │ ├── PhaseDetect.v.bak
│ │ ├── PN_adjust.v
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│ │ ├── pncode.mif
│ │ ├── pn_code.v
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│ │ ├── pn.qip
│ │ ├── PnSync.v
│ │ ├── PnSync.v.bak
│ │ └── velocity.log
│ └── tb_fir_lpf.vhd
├── E9_4_RecLpf.m
└── rec_lpf.txt
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